CN106951382B - 支持ddr数据格式的lvds接收电路 - Google Patents

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Abstract

本发明涉及一种电路，尤其是一种支持DDR数据格式的LVDS接收电路，属于集成电路的技术领域。按照本发明提供的技术方案，所述支持DDR数据格式的LVDS接收电路，包括用于接收若干路LVDS差分数据的LVDS接口接收电路以及与所述LVDS接口接收的电路连接的DDR格式转换电路；LVDS接口接收电路能将接收每路的LVDS差分数据转换为对应的CMOS信号，DDR格式转换电路能将LVDS接口接收的电路转换得到每一路的CMOS信号转换为两路SDR信号。本发明结构紧凑，能实现失效保护，能在宽共模电压输入范围内工作，支持DDR格式的数据输入，提高数据传输速率，安全可靠。

Description

支持DDR数据格式的LVDS接收电路
技术领域
本发明涉及一种电路，尤其是一种支持DDR数据格式的LVDS接收电路，属于集成电路的技术领域。
背景技术
随着计算机性能的提高和大规模集成电路产业的进步，人们对网络性能的要求越来越高，使得数据传输朝着低成本、低误码率和高速传输的方向发展。由于时钟抖动、偏斜、队列间同步以及串扰噪声等的影响，并行传输速率的进一步提高遇到了难以逾越的障碍，串行传输方式逐渐成为深亚微米下高速数据传输系统的主要传输方式。但是常规的CMOS(Complementary Metal Oxide Semiconductor)和TTL(Transistor-Transistor Logic)由于自身的电路特性和信号特点，很难在芯片外部实现200MHz以上的信号传输，芯片内外的数据传输速度差异已成为影响系统性能的一个重要的瓶颈。
为了实现高速信号传输，节省功耗和降低成本，采用串行的、小摆幅的信号传输逐渐成为一种趋势。国际上也提出了低电压低摆幅的信号传输技术，开发了LVDS(Low-voltage differential signal)电平标准的传输接口用来代替传统全摆幅的TTL和CMOS电平的传输接口。
LVDS的传输方式需要相应的发送电路和接收电路，而且传输一路信号需要两个管脚，但是它有着高的传输能力、低噪声、低功耗、集成能力强的优点，因此非常适用于高频、高速的传输环境下。
在单倍数据速率(SDR)LVDS中，发送电路在一个时钟沿传送数据，接收器在另外一个时钟沿接收数据。而在双倍数据速率(DDR)LVDS中，发送电路在每一个时钟沿传送数据，因此，在相同时间内，DDR传输的数据量是SDR的两倍，可以最大化发挥LVDS传输技术的数据吞吐率优势。此时，LVDS接收电路正确采样的时序更加复杂。此外，对于LVDS的DDR传输，尚无法进行DDR数据格式的传输，也无法在无效状态下提供保护。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种支持DDR数据格式的LVDS接收电路，其结构紧凑，能实现失效保护，能在宽共模电压输入范围内工作，支持DDR格式的数据输入，提高数据传输速率，安全可靠。
按照本发明提供的技术方案，所述支持DDR数据格式的LVDS接收电路，包括用于接收若干路LVDS差分数据的LVDS接口接收电路以及与所述LVDS接口接收的电路连接的DDR格式转换电路；LVDS接口接收电路能将接收每路的LVDS差分数据转换为对应的CMOS信号，DDR格式转换电路能将LVDS接口接收的电路转换得到每一路的CMOS信号转换为两路SDR信号。
所述LVDS接口接收电路内包括若干并列的LVDS接收器，LVDS接口接收电路通过一个LVDS接收器接收一路LVDS差分数据，且LVDS接口接收电路通过一个LVDS接收器接收同步时钟；LVDS接收器在接收一路LVDS差分数据后，能将所述LVDS差分数据转化为对应的CMOS信号。
所述LVDS接收器包括对LVDS差分数据进行预放大的预放大器以及对所述LVDS差分数据进行检测的失效保护模块，所述预放大器通过电流选择模块与电压比较器连接，失效保护模块根据接收的LVDS差分数据输出数据状态信息，且能将所述数据状态信息传输至电压比较器；
电流选择模块能将预放大器放大后的LVDS差分数据转换为对应的电流，并选择较大的电流，且将所述选择较大的电流转换为电压并将所述转换的电压送至电压比较器内，电压比较器将差分电压信号转换为CMOS信号，并能根据失效保护模块的数据状态信息，确定输出为转换的CMOS信号或输出失效保护信号。
所述电压比较器的输出端通过整形缓冲电路与DDR格式转化电路连接。
所述预放大器包括NMOS差分对以及PMOS差分对，NMOS差分对包括NMOS管N1以及NMOS管N2，PMOS差分对包括PMOS管P1以及PMOS管P2；
NMOS管N1的栅极端与PMOS管P3的栅极端连接，NMOS管N2的栅极端与PMOS管P4的栅极端连接，NMOS管N1的栅极端、NMOS管N2的栅极端分别接收LVDS差分数据中的两路数据；
NMOS管N1的源极端、NMOS管N2的源极端与NMOS管N9的漏极端连接，NMOS管N9的源极端接地；NMOS管N1的漏极端与PMOS管P1的源极端以及PMOS管P1的栅极端连接，NMOS管N2的漏极端与PMOS管P2的源极端以及PMOS管P2的栅极端连接，PMOS管P1的漏极端以及PMOS管P2的漏极端均与电压VDD连接；
PMOS管P3的漏极端以及PMOS管P4的漏极端均与PMOS管P5的源极端连接，PMOS管P5的漏极端与电压VDD连接，PMOS管P5的栅极端接偏置电压Va；PMOS管P3的源极端与NMOS管N3的漏极端以及NMOS管N6的栅极端连接，NMOS管N3的栅极端以及NMOS管的源极端均接地；PMOS管P4的源极端与NMOS管N4的漏极端、NMOS管N4的栅极端以及NMOS管N5的栅极端连接，NMOS管N4的源极端、NMOS管N5的源极端以及NMOS管N6的源极端均接地；
NMOS管N1的漏极端、NMOS管N2的漏极端与电流选择模块的输入端连接，电流选择模块的输出端与NMOS管N5的漏极端、NMOS管N6的漏极端连接，且电流选择模块的输出端通过电流电压转化模块与电压比较器的输入端连接。
所述电流选择模块包括第一电流选择电路以及与所述第一电流选择电路结构相同的第二电流选择电路；电流电压转化模块包括NMOS管N7以及NMOS管N8，NMOS管N1的漏极端与第一电流选择电路的输入端连接，第一电流选择电路的一输出端与NMOS管N5的漏极端连接，第一电流选择电路的另一输出端与NMOS管N7的漏极端、NMOS管N7的栅极端以及电压比较器的一输入端连接；
NMOS管N2的漏极端与第二电流选择电路的输入端连接，第二电流选择电路的一输出端与NMOS管N6的漏极端连接，第二电流选择电路的另一输出端与NMOS管N8的漏极端、NMOS管N8的栅极端以及电压比较器的另一输入端连接；NMOS管N7的源极端以及NMOS管N8的源极端均接地。
所述第一电流选择电路包括PMOS管P6、PMOS管P7、PMOS管P8以及PMOS管P9；PMOS管P6的栅极端与PMOS管P7的栅极端相连，且PMOS管P6的栅极端形成第一电流选择电路的输入端；PMOS管P6的漏极端、PMOS管P7的漏极端、PMOS管P8的漏极端以及PMOS管P9的漏极端均与电压VDD连接；PMOS管P7的漏极端与PMOS管P8的栅极端以及PMOS管P8的漏极端相互连接，以形成第一电流选择电路的一输出端；PMOS管P8的栅极端与PMOS管P9的栅极端连接，且PMOS管P6的漏极端与PMOS管P9的漏极端相互连接，以形成第一的电流选择电路的另一输出端。
所述电压比较器包括NMOS差分对，所述NMOS差分对包括NMOS管N10以及NMOS管N11，NMOS管N10的栅极端、NMOS管N11的栅极端分别形成电压比较器的两个输入端，NMOS管N10的源极端、NMOS管N11的源极端与NMOS管N16的漏极端连接，NMOS管N16的漏极端接地，NMOS管N16的栅极端接偏置电压Vb；
NMOS管N10的漏极端与PMOS管P10的源极端、PMOS管P10的栅极端以及PMOS管P11的栅极端连接，NMOS管N11的漏极端与PMOS管P13的源极端、PMOS管P13的栅极端以及PMOS管P12的栅极端连接，PMOS管P10的漏极端、PMOS管P11的漏极端、PMOS管P12的漏极端以及PMOS管P13的漏极端均与电压VDD连接；
PMOS管P11的源极端与NMOS管N12的漏极端、NMOS管N14的漏极端、NMOS管N14的栅极端以及NMOS管N13的栅极端连接，PMOS管P12的源极端与NMOS管N13的漏极端、NMOS管N12的栅极端、NMOS管N15的栅极端以及NMOS管N15的漏极端连接，NMOS管N12的源极端、NMOS管N13的源极端、NMOS管N14的源极端以及NMOS管N15的源极端均接地。
所述失效保护电路包括用于接收LVDS差分数据的窗口比较器及与所述窗口比较器输出端连接的或门，或门的输出端与第一反相器的输入端连接，第一反相器的输出端与电容C1的一端以及输出驱动器的输入端连接，电容C1的另一端接地。
所述DDR格式转换电路包括若干数据转换电路，DDR格式转换电路内数据转换电路的数量比LVDS接口接收电路内LVDS接收器的数量少一个，数据转换电路与LVDS接收器一一对应，以便仅对CMOS信号转换为两路SDR信号；
数据转换电路包括第一D触发器、第二D触发器、第三D触发器以及第四D触发器；第一D触发器的D端以及第三D触发器的D端与LVDS接收器的输出端连接，第二D触发器的D端与第一D触发器的Q端连接，第四D触发器的D端与第三D触发器的Q端连接，第一D触发器的CLK端、第二D触发器的CLK端以及第四D触发器的CLK端均与同步时钟信号连接，所述同步时钟信号通过第二反相器与第三D触发器的CLK端连接。
本发明的优点：LVDS接口接收电路能将接收每路的LVDS差分数据转换为对应的CMOS信号，DDR格式转换电路能将LVDS接口接收电路转换得到每一路的CMOS信号转换为两路SDR信号，LVD接收器包括预放大器、电流选择模块、电压比较器、整形缓冲模块以及失效保护模块，从而能实现失效保护，能在宽共模电压输入范围内工作，支持DDR格式的数据输入，提高数据传输速率，安全可靠。
附图说明
图1为本发明SDR/DDR数据格式的时序图。
图2为本发明的电路框图。
图3为本发明LVDS数据转换至CMOS信号的示意图。
图4为本发明LVDS接收器的电路框图。
图5为本发明预放大器、电流选择模块以及电压比较器的电路原理图。
图6为本发明第一电流选择电路的电路原理图。
图7为本发明电压比较器的电路原理图。
图8为本发明失效保护电路的电路原理图。
图9为本发明DDR数据转换电路的框图。
图10为本发明DDR数据转换电路的转换时序图。
附图标记说明：1-LVDS接口接收电路、2-LVDS接收器、3-DDR格式转换电路、4-预放大器、5-电流选择模块、6-电压比较器、7-整形缓冲模块、8-失效保护模块、9-窗口比较器、10-第一信号比较器、11-第二信号比较器、12-或门、13-第一反相器、14-输出驱动器、15-第一D触发器、16-第二D触发器、17-第三D触发器、18-第四D触发器、19-第一电路选择电路、20-第二电流选择电路以及21-第二反相器。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1、图2和图3所示：为了支持DDR格式的数据输入，提高数据传输速率，本发明包括用于接收若干路LVDS差分数据的LVDS接口接收电路1以及与所述LVDS接口接收的电路1连接的DDR格式转换电路3；LVDS接口接收电路1能将接收每路的LVDS差分数据转换为对应的CMOS信号，DDR格式转换电路3能将LVDS接口接收的电路1转换得到每一路的CMOS信号转换为两路SDR信号。
具体地，所述LVDS接口接收电路1内包括若干并列的LVDS接收器2，LVDS接口接收电路1通过一个LVDS接收器2接收一路LVDS差分数据，且LVDS接口接收电路1通过一个LVDS接收器2接收同步时钟；LVDS接收器2在接收一路LVDS差分数据后，能将所述LVDS差分数据转化为对应的CMOS信号。
本发明实施例中，LVDS接口接收电路1内LVDS接收器2内的数量可以根据需要进行设定，通过一个LVDS接收器2能接收一路LVDS差分数据，具体实施时，LVDS接口接收电路1内设置25个LVDS接收器2，其中，利用一个LVDS接收器2接收同步时钟信号，其余24个LVDS接收器2接收24路LVDS差分数据，LVDS接收器2接收的同步时钟信号也呈差分形式，所述接收时钟差分信号的LVDS接收器2能将差分形式的同步时钟信号转换为一路的CMOS信号，LVDS接收器2接收LVDS差分数据后，能将接收的LVDS差分数据转换至对应的CMOS数据，DDR格式转换电路3将每一路的CMOS信号再转换为两路的SDR信号，以便于后续的电路对SDR信号的处理。具体实施时，通过LVDS接口接收电路1同时接收24路LVDS差分数据，一般LVDS发送器和LVDS接收器可以稳定工作在800MHz，本发明采用DDR数据速率格式，因此，数据传输速率为：800×2×24*1bit＝38.4Gbps的接口速率，从而大大的提高数据传输效率。
如图4所示，所述LVDS接收器2包括对LVDS差分数据进行预放大的预放大器4以及对所述LVDS差分数据进行检测的失效保护模块8，所述预放大器4通过电流选择模块5与电压比较器6连接，失效保护模块8根据接收的LVDS差分数据输出数据状态信息，且能将所述数据状态信息传输至电压比较器6；
电流选择模块5能将预放大器4放大后的LVDS差分数据转换为对应的电流，并选择较大的电流，且将所述选择较大的电流转换为电压并将所述转换的电压送至电压比较器6内，电压比较器6将差分电压信号转换为CMOS信号，并能根据失效保护模块8的数据状态信息，确定输出为转换的CMOS信号或输出失效保护信号。
本发明实施例中，LVDS接口接收电路1内所有的LVDS接收器2结构相同，LVDS接收器2接收的LVDS差分数据由LVDS发送器发送，一般地，LVDS发送器与LVDS接口接收电路1分别在不同的设备中，寄LVDS接口接收电路1与LVDS发送器在应用中不共地。
预放大器4能对LVDS差分数据进行预放大，LVDS差分数据经过长的传输线或较重的负载后，衰减得很厉害，因此，通过预放大器4对LVDS差分数据进行放大，可以增加整个LVDS接收电路的灵敏度。
电路选择模块5能将LVDS差分数据先转换为电流，然后选择出较大电流，再将选择较大的电路转换为电压，最后再通过电压比较器6进行比较。LVDS差分数据经过预放大器4放大后，若直接将放大后的LVDS差分数据接到电压比较器6上进行比较，这样会对预放大器4的带宽、增益等参数要求很高，因此，在预放大器4和电压比较器4之间设置电流选择模块5，这样既减少了预放大器4的设计难度，而且能使整个LVDS接收电路工作在更高的频率下。
电压比较器6可以选用高分辨率的迟滞电压比较器，电压比较器6能对差分电压信号进行比较，然后将差分电压信号转换成CMOS数字信号。失效保护电路8能对LVDS差分数据进行检测，确保在总线故障时(包括线空闲、线悬空、短路和开路等)，LVDS接口接收电路1输出一个固定状态，从而保证信号输出的可靠性。
本发明实施例中，所述电压比较器6的输出端通过整形缓冲电路7与DDR格式转化电路3连接。整形缓冲电路7能对电压比较器6输出的CMOS数字信号进行整形，由于电压比较器6输出的CMOS信号无论占空比、上升下降时间，还是信号摆幅均达不到数字内核逻辑的要求，所以需要对电压比较器6的输出波形进行整形，使其达到使用要求，整形缓冲电路7可以采用本技术领域常用的电路形式，具体为本技术领域人员所熟知，此处不再赘述。DDR格式转换电路3接收整形缓冲电路整形后的CMOS信号，通过将与DDR数据信号对应的CMOS信号分解为两路普通SDR速率信号输出，送入后端处理器以进行所需的处理。
如图5所示，所述预放大器4包括NMOS差分对以及PMOS差分对，NMOS差分对包括NMOS管N1以及NMOS管N2，PMOS差分对包括PMOS管P1以及PMOS管P2；
NMOS管N1的栅极端与PMOS管P3的栅极端连接，NMOS管N2的栅极端与PMOS管P4的栅极端连接，NMOS管N1的栅极端、NMOS管N2的栅极端分别接收LVDS差分数据中的两路数据；
NMOS管N1的源极端、NMOS管N2的源极端与NMOS管N9的漏极端连接，NMOS管N9的源极端接地；NMOS管N1的漏极端与PMOS管P1的源极端以及PMOS管P1的栅极端连接，NMOS管N2的漏极端与PMOS管P2的源极端以及PMOS管P2的栅极端连接，PMOS管P1的漏极端以及PMOS管P2的漏极端均与电压VDD连接；
PMOS管P3的漏极端以及PMOS管P4的漏极端均与PMOS管P5的源极端连接，PMOS管P5的漏极端与电压VDD连接，PMOS管P5的栅极端接偏置电压Va；PMOS管P3的源极端与NMOS管N3的漏极端以及NMOS管N6的栅极端连接，NMOS管N3的栅极端以及NMOS管的源极端均接地；PMOS管P4的源极端与NMOS管N4的漏极端、NMOS管N4的栅极端以及NMOS管N5的栅极端连接，NMOS管N4的源极端、NMOS管N5的源极端以及NMOS管N6的源极端均接地；
NMOS管N1的漏极端、NMOS管N2的漏极端与电流选择模块5的输入端连接，电流选择模块5的输出端与NMOS管N5的漏极端、NMOS管N6的漏极端连接，且电流选择模块5的输出端通过电流电压转化模块与电压比较器6的输入端连接。
具体地，LVDS接口接收电路1支持最低100mv的差分输入电压，要想具有如此高的灵敏度，就需要在高增益的预放大器4，通过预放大器4能够将极低的LVDS差分数据进行放大，然后再进行识别、比较。此外，预放大器4除了要求具有高的增益外，还需要具有很宽的共模输入范围，很宽的带宽。这是由于LVDS接收器和LVDS发送器使用不同的参考地时，他们之间的地电平可能存在偏移。LVDS标准规定接收器至少要能容忍±1V的地电平偏移，通常LVDS发送器的共模电平一般为1.2V，如果LVDS发送器和LVDS接收器的参考地有±1V的偏移，那么LVDS接口接收电路1的共模电平范围就应该是0.2V-2.2V。
为了满足上述要求，本发明实施例中，预放大器4混合使用NMOS差分对和PMOS差分对，这样一个不工作时，另外一个就开始工作，如当共模输入电平Vcm接近地电位时，NMOS差分对的跨导下降，最终为零。尽管如此，PMOS差分对还在正常工作。相反，如果共模输入电平Vcm接近VDD时，则PMOS差分对开始关断，但是NMOS差分对还在正常工作。这样，理想情况下，在GND-VDD整个共模输入范围内，该放大器均能正常工作。此模块中使用了跨阻放大器，这样不仅可以较小跨导的变化，而且可以输出电流信号，便于电流选择模块5进行选择。本发明实施例中，电流选择模块5主要是在预放大器4的四条输出电流IN1、电流IP1和电流IN2、电流IP2中，两两比较，选出两个最大的输出电流，然后该所选择的电流再转换为电压信号送至电压比较器5进行比较。
如图6所示，所述电流选择模块5包括第一电流选择电路19以及与所述第一电流选择电路19结构相同的第二电流选择电路20；电流电压转化模块包括NMOS管N7以及NMOS管N8，NMOS管N1的漏极端与第一电流选择电路19的输入端连接，第一电流选择电路19的一输出端与NMOS管N5的漏极端连接，第一电流选择电路19的另一输出端与NMOS管N7的漏极端、NMOS管N7的栅极端以及电压比较器6的一输入端连接；
NMOS管N2的漏极端与第二电流选择电路20的输入端连接，第二电流选择电路20的一输出端与NMOS管N6的漏极端连接，第二电流选择电路20的另一输出端与NMOS管N8的漏极端、NMOS管N8的栅极端以及电压比较器6的另一输入端连接；NMOS管N7的源极端以及NMOS管N8的源极端均接地。
其中，所述第一电流选择电路19包括PMOS管P6、PMOS管P7、PMOS管P8以及PMOS管P9；PMOS管P6的栅极端与PMOS管P7的栅极端相连，且PMOS管P6的栅极端形成第一电流选择电路19的输入端；PMOS管P6的漏极端、PMOS管P7的漏极端、PMOS管P8的漏极端以及PMOS管P9的漏极端均与电压VDD连接；PMOS管P7的漏极端与PMOS管P8的栅极端以及PMOS管P8的漏极端相互连接，以形成第一电流选择电路19的一输出端；PMOS管P8的栅极端与PMOS管P9的栅极端连接，且PMOS管P6的漏极端与PMOS管P9的漏极端相互连接，以形成第一电流选择电路19的另一输出端。
本发明实施例中，通过NMOS管N7以及NMOS管N8能将第一电流选择电路19、第二电流选择电路20选择的电流转换为相应的电压，以便后后续的电压比较器6进行比较。PMOS管P7的漏极端与PMOS管P8的栅极端以及PMOS管P8的漏极端相互连接后形成第一电流选择电路19的输出端与NMOS管N5的漏极端连接，PPMOS管P6的漏极端与PMOS管P9的漏极端相互连接后形成第一电流选择电路19的输出端与NMOS管N7的栅极端、NMOS管N7的漏极端以及电压比较器6的输入端连接。第二电流选择电路20与第一电流选择电路19的结构相同，仅仅是选择对不同的电流转换，第二电流选择电路20与NMOS管N6以及NMOS管N8的配合可以参考上述第一电流选择电路19的说明，此处不再赘述。
由图5和图6可以看出：Io＝I1+I3。现在分析第一电流选择电路19的工作原理：
当I2>I1时，因为PMOS管P6流出的电流为I1，所以PMOS管P8流出的电流为(I2-I1)，又因为PMOS管P8与PMOS管P9为镜像电流源，完全相同，所以PMOS管P9流出的电流I3也为(I2-I1)。因此Io＝I1+I3＝I1+(I2-I1)＝I2。
当I1>I2时，因为I1比I2大，所以节点Vn被PMOS管P7电流拉高，这样PMOS管P7流出的电流才可以为I1，结果为了保持平衡，PMOS管P8和PMOS管P9被关断，I3＝0，此时Io＝I1+I3＝I1+0＝I1。
当I1＝I2时，此时，PMOS管P7流出的电流完全流过I2分支，而通向PMOS管P8和PMOS管P9分支没有电流流过，所以这种情况下PMOS管P8和PMOS管P9处于关断状态，I3＝0，此时Io＝I1+I3＝I1+0＝I1。
当电流选择模块选择出IN1、IP1和IN2、IP2中的两个最大电流后，就可以将电流转换成电压信号，送至电压比较器6进行比较了。
如图7所示，所述电压比较器6包括NMOS差分对，所述NMOS差分对包括NMOS管N10以及NMOS管N11，NMOS管N10的栅极端、NMOS管N11的栅极端分别形成电压比较器6的两个输入端，NMOS管N10的源极端、NMOS管N11的源极端与NMOS管N16的漏极端连接，NMOS管N16的漏极端接地，NMOS管N16的栅极端接偏置电压Vb；
NMOS管N10的漏极端与PMOS管P10的源极端、及PMOS管P10的栅极端以及PMOS管P11的栅极端连接，NMOS管N11的漏极端与PMOS管P13的源极端、PMOS管P13的栅极端以及PMOS管P12的栅极端连接，PMOS管P10的漏极端、PMOS管P11的漏极端、PMOS管P12的漏极端以及PMOS管P13的漏极端均与电压VDD连接；
PMOS管P11的源极端与NMOS管N12的漏极端、NMOS管N14的漏极端、NMOS管N14的栅极端以及NMOS管N13的栅极端连接，PMOS管P12的源极端与NMOS管N13的漏极端、NMOS管N12的栅极端、NMOS管N15的栅极端以及NMOS管N15的漏极端连接，NMOS管N12的源极端、NMOS管N13的源极端、NMOS管N14的源极端以及NMOS管N15的源极端均接地。
本发明实施例中，NMOS管N11、NMOS管N10、NMOS管N16、PMOS管P10、PMOS管P11、PMOS管P12以及PMOS管P13构成输入放大级，以对电流选择模块5输出的信号进行电压信号放大并转换为电流信号，以能增大整个接收电路的灵敏度，并且能减少失调电压和回馈噪声。NMOS管N12、NMOS管N13、NMOS管N14以及NMOS管N15构成判决电路，通过判决电路决定更大的电压信号输入，通过NMOS管N12和NMOS管N13给电压比较器6引入了正反馈回路，正反馈使得放大倍数不断提高，使得微小的差分信号快速放大到饱和输出电压，从而完成判决放大的功能。NMOS管N12，NMOS管N14，NMOS管N13和NMOS管N15四个管子的尺寸决定了电压比较器6的正负跳变电压，即迟滞阈值，具体为为本技术领域人员所熟知，此处不再赘述。
PMOS管P11的源极端与NMOS管N12的漏极端NMOS管N13的栅极端NMOS管N14的栅极端以及NMOS管N14的漏极端相互连接后形成Vouta端，PMOS管P12的源极端与NMOS管N12的栅极端、NMOS管N13的漏极端、NMOS管N15的栅极端以及NMOS管N15的漏极端相互连接后形成Voutb端。具体实施时，Vouta、Voutb端输出的信号还需要与失效保护电路8输出的数据状态信号进行综合，以确定最终输出的CMOS信号。
输入放大器，输入放大器主要为差分对N10和N11以及相应的负载管P10和P13组成，其作用是将输入电压差分信号放大并转化为电流信号，其功能是增大比较器的灵敏度，。
如图8所示，所述失效保护电路8包括用于接收LVDS差分数据的窗口比较器9以及与所述窗口比较器9输出端连接的或门12，或门12的输出端与第一反相器13的输入端连接，第一反相器13的输出端与电容C1的一端以及输出驱动器14的输入端连接，电容C1的另一端接地，所述输出驱动器14可以采用缓冲器，缓冲器可以采用本技术领域常用的形式，具体可以根据需要进行选择，此处不再赘述。。
本发明实施例中，或门12、第一反相器13、输出驱动器14以及电容C1构成电容充放电电路，窗口比较器9内包括第一信号比较器10以及第二信号比较器11，第一信号比较器10、第二信号比较器11采用相同的结构或组成。第一信号比较器10、第二信号比较器11同时接收LVDS差分数据，当输入的差分信号的幅度小于30mV时，第一信号比较器10、第二信号比较器11的输出都为“0(逻辑电平0)”，否则，第一信号比较器10、第二信号比较器11的输出都为“1(逻辑电平1)”。当第一信号比较器10、第二信号比较器11的输出都为“0”时，整个失效保护电路8的输出为“1”，当第一信号比较器10、第二信号比较器11的输出都为“1”时，整个失效保护电路8的输出为“0”。请确认此处的描述。
失效保护电路8的输出信号与电压比较器6内判决电路的输出经过逻辑或运算后送入到整形缓冲模块7，也就是说，正常工作状态，失效保护功能8不起作用，失效保护电路8输出为“0”，电压比较器6内判决电路的输出至整形缓冲模块7内，即把输入的LVDS信号转换为CMOS信号；当输入信号幅度小于30mV时，失效保护功能启用，失效保护电路8输出为“1”，此时，整个LVDS接收器2的输出固定为“1”。
如图9和图10所示，所述DDR格式转换电路3包括若干数据转换电路，所述数据转换电路包括第一D触发器15、第二D触发器16、第三D触发器17以及第四D触发器18；
第一D触发器15的D端以及第三D触发器17的D端与LVDS接收器2的输出端连接，第二D触发器16的D端与第一D触发器15的Q端连接，第四D触发器18的D端与第三D触发器17的Q端连接，第一D触发器15的CLK端、第二D触发16的CLK端以及第四D触发器18的CLK端均与同步时钟信号连接，所述同步时钟信号通过第二反相器21与第三D触发器17的CLK端连接。
本发明实施例中，DDR格式转换电路3内DDR数据转换电路的数量比LVDS接口接收电路1内LVDS接收器2的数量少一个，此时，对LVDS接口接收电路1内转换的同步时钟信号无需再分解，只需要对得到CMOS数据再次分解为两路SDR信号。
第二D触发器16的Q端连接寄存器Q1，第四D触发器18的Q端连接寄存器Q2，所述同步时钟信号为经一路LVDS接收器2转换为CMOS信号的同步时钟信号，LVDS接收器2转换的CMOS数据与第一D触发器15的D端以及第三D触发器17的D端连接，从而当同步时钟信号在上升沿时，能将LVDS接收器2转换的CMOS数据输出到寄存器Q1内，当同步时钟信号在下降沿时，能将LVDS接收器2转换的CMOS数据输出到寄存器Q2内，以便由寄存器Q1、寄存器Q2输出到后续的电路进行所需的处理。

Claims (6)

1.一种支持DDR数据格式的LVDS接收电路，其特征是：包括用于接收若干路LVDS差分数据的LVDS接口接收电路（1）以及与所述LVDS接口接收电路（1）连接的DDR格式转换电路（3）；LVDS接口接收电路（1）能将接收每路的LVDS差分数据转换为对应的CMOS信号，DDR格式转换电路（3）能将LVDS接口接收的电路（1）转换得到每一路的CMOS信号转换为两路SDR信号；
所述LVDS接口接收电路（1）内包括若干并列的LVDS接收器（2），LVDS接口接收电路（1）通过一个LVDS接收器（2）接收一路LVDS差分数据，且LVDS接口接收电路（1）通过一个LVDS接收器（2）接收同步时钟；LVDS接收器（2）在接收一路LVDS差分数据后，能将所述LVDS差分数据转化为对应的CMOS信号；
所述LVDS接收器（2）包括对LVDS差分数据进行预放大的预放大器（4）以及对所述LVDS差分数据进行检测的失效保护模块（8），所述预放大器（4）通过电流选择模块（5）与电压比较器（6）连接，失效保护模块（8）根据接收的LVDS差分数据输出数据状态信息，且能将所述数据状态信息传输至电压比较器（6）；
电流选择模块（5）能将预放大器（4）放大后的LVDS差分数据转换为对应的电流，并选择较大的电流，且将所述选择较大的电流转换为电压并将所述转换的电压送至电压比较器（6）内，电压比较器（6）将差分电压信号转换为CMOS信号，并能根据失效保护模块（8）的数据状态信息，确定输出为转换的CMOS信号或输出失效保护信号；
所述电压比较器（6）的输出端通过整形缓冲电路（7）与DDR格式转化电路（3）连接；
所述预放大器（4）包括NMOS差分对以及PMOS差分对，NMOS差分对包括NMOS管N1以及NMOS管N2，PMOS差分对包括PMOS管P1以及PMOS管P2；
NMOS管N1的栅极端与PMOS管P3的栅极端连接，NMOS管N2的栅极端与PMOS管P4的栅极端连接，NMOS管N1的栅极端、NMOS管N2的栅极端分别接收LVDS差分数据中的两路数据；
NMOS管N1的源极端、NMOS管N2的源极端与NMOS管N9的漏极端连接，NMOS管N9的源极端接地；NMOS管N1的漏极端与PMOS管P1的源极端以及PMOS管P1的栅极端连接，NMOS管N2的漏极端与PMOS管P2的源极端以及PMOS管P2的栅极端连接，PMOS管P1的漏极端以及PMOS管P2的漏极端均与电压VDD连接；
PMOS管P3的漏极端以及PMOS管P4的漏极端均与PMOS管P5的源极端连接，PMOS管P5的漏极端与电压VDD连接，PMOS管P5的栅极端接偏置电压Va；PMOS管P3的源极端与NMOS管N3的漏极端以及NMOS管N6的栅极端连接，NMOS管N3的栅极端以及NMOS管的源极端均接地；PMOS管P4的源极端与NMOS管N4的漏极端、NMOS管N4的栅极端以及NMOS管N5的栅极端连接，NMOS管N4的源极端、NMOS管N5的源极端以及NMOS管N6的源极端均接地；
NMOS管N1的漏极端、NMOS管N2的漏极端与电流选择模块（5）的输入端连接，电流选择模块（5）的输出端与NMOS管N5的漏极端、NMOS管N6的漏极端连接，且电流选择模块（5）的输出端通过电流电压转化模块与电压比较器（6）的输入端连接。
2.根据权利要求1所述的支持DDR数据格式的LVDS接收电路，其特征是：所述电流选择模块（5）包括第一电流选择电路（19）以及与所述第一电流选择电路（19）结构相同的第二电流选择电路（20）；电流电压转化模块包括NMOS管N7以及NMOS管N8，NMOS管N1的漏极端与第一电流选择电路（19）的输入端连接，第一电流选择电路（19）的一输出端与NMOS管N5的漏极端连接，第一电流选择电路（19）的另一输出端与NMOS管N7的漏极端、NMOS管N7的栅极端以及电压比较器（6）的一输入端连接；
NMOS管N2的漏极端与第二电流选择电路（20）的输入端连接，第二电流选择电路（20）的一输出端与NMOS管N6的漏极端连接，第二电流选择电路（20）的另一输出端与NMOS管N8的漏极端、NMOS管N8的栅极端以及电压比较器（6）的另一输入端连接；NMOS管N7的源极端以及NMOS管N8的源极端均接地。
3.根据权利要求2所述的支持DDR数据格式的LVDS接收电路，其特征是：所述第一电流选择电路（19）包括PMOS管P6、PMOS管P7、PMOS管P8以及PMOS管P9；PMOS管P6的栅极端与PMOS管P7的栅极端相连，且PMOS管P6的栅极端形成第一电流选择电路（19）的输入端；PMOS管P6的漏极端、PMOS管P7的漏极端、PMOS管P8的漏极端以及PMOS管P9的漏极端均与电压VDD连接；PMOS管P7的漏极端与PMOS管P8的栅极端以及PMOS管P8的漏极端相互连接，以形成第一电流选择电路（19）的一输出端；PMOS管P8的栅极端与PMOS管P9的栅极端连接，且PMOS管P6的漏极端与PMOS管P9的漏极端相互连接，以形成第一的电流选择电路（19）的另一输出端。
4.根据权利要求1或2所述的支持DDR数据格式的LVDS接收电路，其特征是：所述电压比较器（6）包括NMOS差分对，所述NMOS差分对包括NMOS管N10以及NMOS管N11，NMOS管N10的栅极端、NMOS管N11的栅极端分别形成电压比较器（6）的两个输入端，NMOS管N10的源极端、NMOS管N11的源极端与NMOS管N16的漏极端连接，NMOS管N16的漏极端接地，NMOS管N16的栅极端接偏置电压Vb；
NMOS管N10的漏极端与PMOS管P10的源极端、PMOS管P10的栅极端以及PMOS管P11的栅极端连接，NMOS管N11的漏极端与PMOS管P13的源极端、PMOS管P13的栅极端以及PMOS管P12的栅极端连接，PMOS管P10的漏极端、PMOS管P11的漏极端、PMOS管P12的漏极端以及PMOS管P13的漏极端均与电压VDD连接；
PMOS管P11的源极端与NMOS管N12的漏极端、NMOS管N14的漏极端、NMOS管N14的栅极端以及NMOS管N13的栅极端连接，PMOS管P12的源极端与NMOS管N13的漏极端、NMOS管N12的栅极端、NMOS管N15的栅极端以及NMOS管N15的漏极端连接，NMOS管N12的源极端、NMOS管N13的源极端、NMOS管N14的源极端以及NMOS管N15的源极端均接地。
5.根据权利要求1所述的支持DDR数据格式的LVDS接收电路，其特征是：所述失效保护电路（8）包括用于接收LVDS差分数据的窗口比较器（9）以及与所述窗口比较器（9）输出端连接的或门（12），或门（12）的输出端与第一反相器（13）的输入端连接，第一反相器（13）的输出端与电容C1的一端以及输出驱动器（14）的输入端连接，电容C1的另一端接地。
6.根据权利要求1所述的支持DDR数据格式的LVDS接收电路，其特征是：所述DDR格式转换电路（3）包括若干数据转换电路，DDR格式转换电路（3）内数据转换电路的数量比LVDS接口接收电路（1）内LVDS接收器（2）的数量少一个，数据转换电路与LVDS接收器（2）一一对应，以便仅对CMOS信号转换为两路SDR信号；
数据转换电路包括第一D触发器（15）、第二D触发器（16）、第三D触发器（17）以及第四D触发器（18）；第一D触发器（15）的D端以及第三D触发器（17）的D端与LVDS接收器（2）的输出端连接，第二D触发器（16）的D端与第一D触发器（15）的Q端连接，第四D触发器（18）的D端与第三D触发器（17）的Q端连接，第一D触发器（15）的CLK端、第二D触发器（16）的CLK端以及第四D触发器（18）的CLK端均与同步时钟信号连接，所述同步时钟信号通过第二反相器（21）与第三D触发器（17）的CLK端连接。
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