CN104615571A - 可编程高速差分接口 - Google Patents

Abstract

本发明涉及一种可编程高速差分接口。可编程高速差分接口包括输入通道、输出通道和控制模块，输入通道包括差分LVDS接收模块、输入时钟调整模块和数据输入装箱模块，差分LVDS接收模块LVDS信号转换为单端LVCMOS信号后输出，数据输入装箱模块将单端LVCMOS信号转换为并行数据输入给内部；所述输出通道包括差分LVDS发送模块、输出时钟调整模块和数据输出装箱模块，数据输出装箱模块根据互补时钟信号将内部输出的并行数据转换为单端LVCMOS信号输出，差分LVDS发送模块将单端LVCMOS信号转换为LVDS信号输出同时输出差分时钟信号。本发明能够提高电路的灵活性和可扩展性，降低了制造成本。

Description

可编程高速差分接口

技术领域

本发明属于电路高速接口领域，具体涉及一种可编程高速差分接口。

背景技术

在高速接口领域，采用差分信号满足更快的数据输出要求是一种常见手段。传输数据的同时发送同步时钟是一种解决接收端信号同步的方法，最常见的是在每个时钟周期发送一次数据（SDR）。随着对传输速率要求的增高，同时在时钟的两个边沿发送数据（DDR）也成为发展趋势。

而现有的高速差分接口都是单模式传输信号，即要么只能支持LVDS传输DDR(Double Data Rate，双倍数据速率)电路，要么只能支持LVDS传输SDR（Single Data Rate，单倍数据速率）电路。无法满足多方式高速差分接口传输的需求且无法扩展。

发明内容

本发明要解决的技术问题是：为了解决背景技术提出的问题，本发明提供一种能够同时支持LVDS传输DDR和SDR电路的可编程高速差分接口。

本发明解决其技术问题所采用的技术方案是：一种可编程高速差分接口包括输入通道、输出通道和控制模块，输入通道用于接收外部差分数据和差分时钟信号，转换后给内部输入并行数据和同步时钟信号，输出通道用于接收内部的并行数据和同步时钟信号，转换后输出差分数据和差分时钟给外部，控制模块控制输入通道输入数据和控制输出通道输出数据；所述输入通道包括差分LVDS接收模块、输入时钟调整模块和数据输入装箱模块，差分LVDS接收模块将外部输入的LVDS信号转换为单端LVCMOS信号后输出给数据输入装箱模块，并反馈外部数据输入状态给控制模块，同时将外部输入的差分时钟信号输出给输入时钟调整模块；输入时钟调整模块将差分时钟信号转换为多组互补时钟信号输出给数据输入装箱模块，同时将差分时钟信号进行不同的延迟处理后输入给内部；数据输入装箱模块根据多组互补时钟信号将单端LVCMOS信号转换为并行数据输入给内部；所述输出通道包括差分LVDS发送模块、输出时钟调整模块和数据输出装箱模块，输出时钟调整模块将内部的同步时钟信号转换为多组互补时钟信号输出给数据输入装箱模块，同时将同步时钟信号进行不同的延迟处理后输出给差分LVDS发送模块，数据输出装箱模块根据互补时钟信号将内部输出的并行数据转换为单端LVCMOS信号输出给差分LVDS发送模块，差分LVDS发送模块将单端LVCMOS信号转换为LVDS信号输出同时输出差分时钟信号。

进一步优选的，所述差分LVDS接收模块包括多个差分LVDS接收单元，所述差分LVDS接收单元包括LVDS接收器、可配置内置电阻单元、失效检测单元和非门，LVDS接收器接收差分信号并转换为单端LVCMOS数字信号，可配置内置电阻单元根据控制模块的控制信号跨接在LVDS接收器的差分信号输入端，失效检测单元接入在外部信号输入端，LVDS接收器的输出端与失效检测单元输出端并行接入非门后输出单端LVCMOS信号。

进一步优选的，所述失效检测单元用于检测输入短路、输入断路和输入信号低于阈值三种状态。

进一步优选的，所述数据输入装箱模块包括多个数据输入通道和可配置FIFO单元，每个数据输入通道对应一个差分LVDS接收单元，所述数据输入通道包括同步寄存器组、锁存器阵列组、锁存控制器，同步寄存器组为数据输入通道输入端，锁存器阵列组为数据输入通道输出端，同步寄存器组包括寄存器一和寄存器二，所述锁存器阵列组包括锁存器阵列一和锁存器阵列二，寄存器一输出数据给锁存器阵列一，寄存器二输出数据给锁存器阵列二，锁存控制器控制锁存器阵列组根据互补时钟信号进行数据锁存，锁存器阵列组将锁存的数据信号输出给可配置FIFO单元，寄存器一和锁存器阵列一的接受的时钟信号相同，寄存器二和锁存器阵列二的接受的时钟信号相同，锁存器阵列一和锁存器阵列二接受的时钟信号互补。

进一步优选的，所述可配置FIFO单元包括数据汇聚接口、FIFO访问控制器和硬件FIFO，数据汇聚接口将接收到的数据汇聚，在FIFO访问控制器控制下，完成对硬件FIFO写入操作。

进一步优选的，所述输入时钟调整模块包括输入DLL阵列单元、输入时钟选择单元、时钟整形单元、时钟分配单元和输入时钟控制器单元，输入DLL阵列单元将输入的时钟信号延迟为多个不同相位的时钟信号输出给输入时钟选择单元，输入时钟选择单元选择一组互补时钟信号输出给时钟整形单元进行整形，整形后的互补时钟信号经时钟分配单元处理分配输出，输入时钟控制器单元控制输入时钟选择单元、时钟整形单元、时钟分配单元处理时钟信号。

进一步优选的，所述数据输出装箱模块包括多个数据输出通道，数据输出通道包括输出数据锁存器组、输出控制单元和控制发生器，由互补时钟驱动的输出数据锁存器组锁存预备输出的数据，控制发生器根据互补时钟产生互补的控制信号，输出控制单元将输出数据锁存器组锁存的数据在控制信号作用下依次输出。

进一步优选的，所述输出时钟调整模块包括输出DLL阵列单元、输出时钟选择单元、输出时钟控制单元，输出时钟控制单元控制输出DLL阵列单元对输入的同步时钟信号延迟为多个不同相位的时钟信号输出给输出时钟选择单元，输出时钟控制单元控制输出时钟选择单元选择互补的时钟信号输出。

进一步优选的，所述控制模块包括外部访问接口单元、内部访问接口单元、接口控制单元和寄存器堆单元，所述外部访问接口单元包括三线SPI接口和两线I2C接口，外部访问接口单元接收到的外部数据通过接口控制单元解析后，对寄存器堆单元进行操作，内部访问接口单元接收到内部数据对寄存器堆单元进行操作。

进一步优选的，所述寄存器堆单元包括接口配置寄存器堆、接口状态寄存器堆、时钟配置寄存器堆和时钟状态寄存器堆，接口配置寄存器堆控制数据输入装箱模块、数据输出装箱模块、差分LVDS接收模块和差分LVDS发送模块的工作，时钟配置寄存器堆控制输入时钟调整单元和输出时钟调整单元的工作，接口状态寄存器堆指示数据输入装箱模块、数据输出装箱模块、差分LVDS接收模块和差分LVDS发送模块的工作状态，时钟状态寄存器堆指示输入时钟调整单元和输出时钟调整单元的工作状态。

本发明的有益效果是，本发明可编程高速差分接口通过差分LVDS接收模块接收包含差分时钟的串行差分LVDS的数据，数据输入装箱模块支持DDR操作及SDR操作能够将串行数据转换为并行数据，输入时钟调整模块能够将差分时钟转换为同步时钟提供调用；同时数据输出装箱模块可以将并行数据转换为串行数据，通过差分LVDS发送模块发送出去。本发明适合应用在具备可编程能力的集成电路中，能够提高电路的灵活性和可扩展性，降低了制造成本。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是本发明可编程高速差分接口架构图。

图2是差分LVDS接收单元的结构示意图。

图3是数据输入装箱模块的结构示意图。

图4是数据输入通道结构示意图。

图5是可配置FIFO单元结构图。

图6是输入时钟调整模块结构示意图。

图7是数据输出通道结构示意图。

图8是输出时钟调整模块结构示意图。

图9是控制模块结构示意图。

图10是控制接口数据/指令帧结构示意图。

具体实施方式

现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。

如图1所示，一种可编程高速差分接口包括输入通道1、输出通道2和控制模块3。输入通道1用于接收外部差分数据和差分时钟信号，转换后给内部输入并行数据和同步时钟信号，输出通道2用于接收内部的并行数据和同步时钟信号，转换后输出差分数据和差分时钟给外部，控制模块3控制输入通道1输入数据和控制输出通道2输出数据。

所述输入通道1包括差分LVDS接收模块11、输入时钟调整模块13和数据输入装箱模块12。

所述差分LVDS接收模块11将外部输入的LVDS信号转换为单端LVCMOS信号后输出给数据输入装箱模块12，并反馈外部数据输入状态给控制模块3，同时将外部输入的差分时钟信号输出给输入时钟调整模块13。如图2所示，所述差分LVDS接收模块11包括多个差分LVDS接收单元，所述差分LVDS接收单元包括LVDS接收器、可配置内置电阻单元、失效检测单元和非门。LVDS接收器将符合TIA/EIA-644规范及TIA/EIA-899的信号转换为单端LVCMOS数字信号。可配置内置电阻单元根据控制模块的控制信号跨接在LVDS接收器的差分信号输入端。失效检测单元接入在外部信号输入端，LVDS接收器的输出端与失效检测单元输出端并行接入非门后输出单端LVCMOS信号。失效检测单元对比接收到的差分信号的共模电平与参考电平的差异，当该差异值超过阈值范围，输出Fail数字信号有效，同时LVDS接收器的接收信号通过非门后，会将LVCMOS的输出信号固定为逻辑高，避免后续数字逻辑混乱。所述失效检测单元支持检测输入短路、输入断路和输入信号低于阈值三种失效状态，当失效检测单元检测到前述三种失效方式中的一种发生时输出Fail信号有效。

如图3所示，数据输入装箱模块12根据多组互补时钟信号将单端LVCMOS信号转换为并行数据输入给内部。所述数据输入装箱模块12包括16个数据输入通道4和可配置FIFO单元。每个数据输入通道4对应一个差分LVDS接收单元，所述数据输入通道4由一组互补时钟驱动的同步寄存器组41、锁存器阵列组42、锁存控制器43组成。同步寄存器组41为数据输入通道4输入端，锁存器阵列组42为数据输入通道4输出端，同步寄存器组41包括寄存器一411和寄存器二412，所述锁存器阵列组42包括锁存器阵列一421和锁存器阵列二422，寄存器一411输出数据给锁存器阵列一421，寄存器二421输出数据给锁存器阵列二422，锁存控制器43控制锁存器阵列42组根据互补时钟信号进行数据锁存，锁存器阵列组42将锁存的数据信号输出给可配置FIFO单元，寄存器一411和锁存器阵列一421的接受的时钟信号相同，寄存器二412和锁存器阵列二422的接受的时钟信号相同，锁存器阵列一421和锁存器阵列二422接受的时钟信号互补。控制模块3为锁存控制器43配置锁存方式，包括:正边沿锁存、负边沿锁存、双边沿锁存，锁存深度为1bit,2bit,…16bits。完成相关配置的锁存控制器43控制锁存器阵列组42进行相关数据的锁存操作，并在达到对应锁存深度的操作后，向后续连接的可配置FIFO缓存器单元发出数据汇聚要求RDY。举例说明，当数据输入通道4要求双边沿锁存，锁存深度4bits，时钟一CLKP驱动的锁存器一Q1和锁存器三Q3，与时钟一CLKP互补的时钟二CLKN驱动的锁存器二Q2和锁存器四Q4会分别锁存连续的两个周期内数据输入通道收到的4bits数据，同时通知后续可配置FIFO缓存器单元准备接收该4bits数据。

如图5所示，所述可配置FIFO单元包括数据汇聚接口、FIFO访问控制器和硬件FIFO。数据汇聚接口接收16个数据输入通道4的锁存器输出数据，数据汇聚接口根据控制模块3的要求，将对应数据打包成符合硬件FIFO输入要求的数据。FIFO访问控制器接收控制模块3控制，根据控制模块3设置的有效数据格式，控制数据汇聚接口的打包操作，并控制打包后的数据写入后续的硬件FIFO。举例说明，4个数据输入通道4工作，每个输出的数据为4bits数据，硬件FIFO为128bits，数据汇聚接口先缓存收到的前7组16bits数据，并在第8组16位数据完成接收后将128bits数据写入该硬件FIFO。

如图6所示，输入时钟调整模块13将差分时钟信号转换为多组互补时钟信号输出给数据输入装箱模块12，同时将差分时钟信号转换为同步时钟信号输入给内部。所述输入时钟调整模块13包括输入DLL阵列单元131、输入时钟选择单元132、时钟整形单元133、时钟分配单元134和输入时钟控制器单元135。所述输入DLL阵列单元131由多个工作在不同带宽下的DLL（延迟锁相环）组成，每个DLL能将输入带宽范围内的时钟一个周期分成8个相位，将其以1/8输入时钟周期为延迟单位进行延迟。具体的说，输入时钟周期为T，输出延迟分辨率为T/8时钟周期，即同时输出延迟时间T/8、T/4、3T/8、T/2、5T/8、3T/4、7T/8、8T/8的时钟。工作在相邻带宽下的DLL构成DLL组，受一个锁定判决逻辑控制，输入时钟控制器单元135通过设置输入时钟的范围控制工作的DLL组数，相邻带宽下的锁定判决电路判断两个DLL锁定的次序，从工作频带高的，向工作频带低的移动。输入时钟选择单元132包括多级时钟选择器，第一级时钟选择器MUX1根据处于工作状态的DLL组的锁定判决信号将对应的八个相位延迟时钟输出，第二级时钟选择器MUX2根据设置的延迟信号要求在八个相位延迟时钟中选择符合延迟要求的一对互补时钟输出。时钟整形单元133由多组不同驱动的时钟缓冲器组成。时钟整形单元133根据时钟选择单元输出的时钟带宽，开启对应的时钟缓冲器的通路，将DLL输出的正弦波时钟通过对应的时钟缓冲器通路转换为方波信号供后级使用。时钟分配单元134包括时钟缓冲器和整数分频器。时钟分配单元134对前级时钟整形单元输出的时钟进行直接输出和分频后输出操作。直接输出的互补时钟会供应数据输入装箱模块12中的每个数据输入通道4，整数分频器输出会供应数据输入装箱模块12中的可配置FIFO单元。

所述输出通道2包括差分LVDS发送模块21、输出时钟调整模块23和数据输出装箱模块22。

如图8所示，输出时钟调整模块23将内部的同步时钟信号转换为多组互补时钟信号输出给数据输入装箱模块22，同时将同步时钟信号转换为差分时钟信号输出给差分LVDS发送模块21。所述输出时钟调整模块23包括输出DLL阵列单元231、输出时钟选择单元232、输出时钟控制单元233。所述输出DLL阵列单元231由多个工作在不同带宽下的DLL（延迟锁相环）组成，每个DLL能将输入带宽范围内的时钟一个周期分成8个相位，将其以1/8输入时钟周期为延迟单位进行延迟。具体的说，输入的时钟周期为T，输出延迟分辨率为T/8时钟周期，即同时输出延迟时间T/8、T/4、3T/8、T/2、5T/8、3T/4、7T/8、8T/8的时钟。输出时钟控制器单元233根据设置的输出时钟带宽启动对应的DLL，输出时钟选择单元232在输出时钟控制器单元233操作下选择符合要求DLL的一组互补时钟作为输出。

数据输出装箱模块22根据互补时钟信号将内部输出的并行数据转换为单端LVCMOS信号输出给差分LVDS发送模块21。所述数据输出装箱模块22包括多个数据输出通道5，数据输出通道5数量与差分LVDS发送模块21的差分LVDS发送单元数量一致。如图7所示，数据输出通道5包括由一组互补时钟驱动的输出数据锁存器组51、输出控制单元52和控制发生器53。由互补时钟驱动的输出数据锁存器组51锁存预备输出的数据，控制发生器53根据互补时钟产生互补的控制信号，输出控制单元52将数据锁存器组51锁存的数据在控制信号作用下依次输出。其中待输出的数据被锁存在输出数据锁存器组51中，控制发生器53根据控制模块3的设置，利用互补的时钟一CLKP和时钟二CLKN产生不同的输出控制信号。输出控制单元52具有输出端一P1、输出端二P2、输出端三N1和输出端四N2。输出锁存器一QO1经过反相器连接到输出端一P1,输出锁存器二QO2经过反相器后连接到输出端二P2。输出端三N1与输出端一P1、输出端二P2与输出端四N2分别受一对互补控制信号控制，该控制信号是一个与输出时钟同步的控制信号。在DDR模式下当输出端一P1打开输出端二P2关闭，输出端三N1关闭输出端四N2打开，输出锁存器一QO1的数据在时钟的正半周期被输出；当输出端二P2打开输出端一P1关闭，输出端三N1打开输出端四N2关闭，输出锁存器二QO2在时钟的负半周期被输出，类似在SDR的正边沿模式下，输出端一P1打开输出端二P2关闭，输出端三N1关闭输出端四N2打开，输出锁存器一QO1的数据在时钟的正半周期被输出。

差分LVDS发送模块21将单端LVCMOS信号转换为LVDS信号输出同时输出差分时钟信号。单端LVCMOS信号包括数据信号及时钟信号。

如图9所示，所述控制模块3包括外部访问接口单元31、内部访问接口单元34、接口控制单元32和寄存器堆单元33，所述外部访问接口单元31包括三线SPI接口311和两线I2C接口312。外部访问接口单元31接收到的外部数据通过接口控制单元32解析后，对寄存器堆单元33进行操作，内部访问接口单元34接收到内部数据对寄存器堆单元33进行操作。

三线SPI接口311包括三线SPI输入SPI_I及三线SPI输出SPI_O，实现SPI接口的输入输出访问。三线SPI的信号包括输入片选信号ISEN、输入时钟信号ISCK、输入数据/指令信号ISD、输出片选信号OSEN、输出时钟信号OSCK和输出数据/指令信号OSD。其主要特征是在输入时钟信号ISCK有效的情况下，输入片选信号ISEN有效时，输入数据/指令接口接收外部设备输入的指令/数据信号ISD；当需要输出信息时，输出时钟信号接口输出位同步时钟，输出片选信号OSEN维持有效状态，输出数据/指令信号OSD以输出时钟为位同步参考时钟，同步输出数据/指令。两线I2C接口312工作于I2C从设备状态，两线I2C的信号包括片选信号CS，输入/输出信号I/O。片选信号CS有效时，输入/输出接口首先工作于接收状态，接收传输的指令/数据指令，根据后级接口控制单元32的控制决定是否进入输出状态。接口控制单元32将三线SPI接口311/两线I2C接口312接收到的数据帧，如图10所示其帧格式为：帧头、指令、地址、数据、效验位（CRC16，采用16位循环冗余效验）。当接收到完整的帧信息后，首先根据帧格式检查最后传输的效验信息是否正确，如出错通过对应发送接口反馈出错信息；如正确将帧信息分解为地址，数据，指令，根据分解的结果，对相应地址的寄存器进行读/写操作，并将执行情况通过对应接口反馈回外部设备。

如图9所示，所述寄存器堆单元33包括接口配置寄存器堆、接口状态寄存器堆、时钟配置寄存器堆和时钟状态寄存器堆。接口配置寄存器堆控制数据输入装箱模块12、数据输出装箱模块22、差分LVDS接收模块11和差分LVDS发送模块21的工作，包括配置开启差分LVDS接收模块11中差分LVDS接收单元数量，同时开启对应的数据输入通道4；配置差分LVDS发送模块21中差分LVDS发送单元数量，同时开启对应的数据输出通道5；选择LVDS接收模块11使用终端类型电阻（内置/外置）；选择数据输入装箱模块12的模式DDR/SDR（双倍数据数率/单倍数据数率选择）、SDR取样窗口（正边沿/负边沿）、数据输入通道4锁存深度、可配置FIFO单元的接口位宽、数据输出装箱模块22模式DDR/SDR，SDR参考输出时钟边沿（正边沿/负边沿）。

时钟配置寄存器堆控制输入时钟调整单元13和输出时钟调整单元23的工作，包括输入延迟相位选择，输出相位延迟选择，输入时钟带宽（整数），输出时钟带宽值（整数），输入时钟分频比。接口状态寄存器堆指示数据输入装箱模块12、数据输出装箱模块22、差分LVDS接收模块11和差分LVDS发送模块21的工作状态，包括差分LVDS接收通道的失效数量，数据输入通道4发生锁存数据丢失数量，可配置FIFO的空/满/溢出状态，输入及输出时钟调整模块工作状态（锁定与否），当前数据输入通道4中锁存数据。时钟状态寄存器堆指示输入时钟调整单元13和输出时钟调整单元23的工作状态。

以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (10)

1.一种可编程高速差分接口，其特征是：包括输入通道（1）、输出通道（2）和控制模块（3），输入通道（1）用于接收外部差分数据和差分时钟信号，转换后给内部输入并行数据和同步时钟信号，输出通道（20)用于接收内部的并行数据和同步时钟信号，转换后输出差分数据和差分时钟给外部，控制模块(3)控制输入通道（1）输入数据和控制输出通道（2）输出数据；所述输入通道（1）包括差分LVDS接收模块（11)、输入时钟调整模块(13)和数据输入装箱模块(12)，差分LVDS接收模块(11)将外部输入的LVDS信号转换为单端LVCMOS信号后输出给数据输入装箱模块(12)，并反馈外部数据输入状态给控制模块(3)，同时将外部输入的差分时钟信号输出给输入时钟调整模块(13)；输入时钟调整模块(13)将差分时钟信号转换为多组互补时钟信号输出给数据输入装箱模块(12)，同时将差分时钟信号进行不同的延迟处理后输入给内部；数据输入装箱模块(12)根据多组互补时钟信号将单端LVCMOS信号转换为并行数据输入给内部；所述输出通道(2)包括差分LVDS发送模块(21)、输出时钟调整模块(23)和数据输出装箱模块(22)，输出时钟调整模块(23)将内部的同步时钟信号经过延迟处理后转换为多组互补时钟信号输出给数据输入装箱模块(22)，同时将同步时钟信号进行不同的延迟处理后输出给差分LVDS发送模块（21），数据输出装箱模块（22）根据互补时钟信号将内部输出的并行数据转换为单端LVCMOS信号输出给差分LVDS发送模块（21），差分LVDS发送模块（21）将单端LVCMOS信号转换为LVDS信号输出同时输出差分时钟信号。

2.根据权利要求1所述的可编程高速差分接口，其特征是：所述差分LVDS接收模块（11）包括多个差分LVDS接收单元，所述差分LVDS接收单元包括LVDS接收器、可配置内置电阻单元、失效检测单元和非门，LVDS接收器接收差分信号并转换为单端LVCMOS数字信号，可配置内置电阻单元根据控制模块的控制信号跨接在LVDS接收器的差分信号输入端，失效检测单元接入在外部信号输入端，LVDS接收器的输出端与失效检测单元输出端并行接入非门后输出单端LVCMOS信号。

3.根据权利要求2所述的可编程高速差分接口，其特征是：所述失效检测单元用于检测输入短路、输入断路和输入信号低于阈值三种状态。

4.根据权利要求2所述的可编程高速差分接口，其特征是：所述数据输入装箱模块（12）包括多个数据输入通道（4）和可配置FIFO单元，每个数据输入通道（4）对应一个差分LVDS接收单元，所述数据输入通道（4）包括同步寄存器组（41）、锁存器阵列组（42）、锁存控制器（43），同步寄存器组（41）为数据输入通道（4）输入端，锁存器阵列组（42）为数据输入通道（4）输出端，同步寄存器组（41）包括寄存器一（411）和寄存器二（412），所述锁存器阵列组（42）包括锁存器阵列一（421）和锁存器阵列二（422），寄存器一（411）输出数据给锁存器阵列一（421），寄存器二（412）输出数据给锁存器阵列二（422），锁存控制器（43）控制锁存器阵列组（42）根据互补时钟信号进行数据锁存，锁存器阵列组（42）将锁存的数据信号输出给可配置FIFO单元，寄存器一（411）和锁存器阵列一（421）的接受的时钟信号相同，寄存器二（412）和锁存器阵列二（422）的接受的时钟信号相同，锁存器阵列一（421）和锁存器阵列二（422）接受的时钟信号互补。

5.根据权利要求4所述的可编程高速差分接口，其特征是：所述可配置FIFO单元包括数据汇聚接口、FIFO访问控制器和硬件FIFO，数据汇聚接口将接收到的数据汇聚，在FIFO访问控制器控制下，完成对硬件FIFO写入操作。

6.根据权利要求1所述的可编程高速差分接口，其特征是：所述输入时钟调整模块（13）包括输入DLL阵列单元（131）、输入时钟选择单元（132）、时钟整形单元（133）、时钟分配单元（134）和输入时钟控制器单元（135），输入DLL阵列单元（131）将输入的时钟信号延迟为多个不同相位的时钟信号输出给输入时钟选择单元（132），输入时钟选择单元（132）选择一组互补时钟信号输出给时钟整形单元（133）进行整形，整形后的互补时钟信号经时钟分配单元（134）处理分配输出，输入时钟控制器单元（135）控制输入时钟选择单元（132）、时钟整形单元（133）、时钟分配单元（134）处理时钟信号。

7.根据权利要求1所述的可编程高速差分接口，其特征是：所述数据输出装箱模块（22）包括多个数据输出通道（5），数据输出通道（5）包括输出数据锁存器组（51）、输出控制单元（52）和控制发生器（53），由互补时钟驱动的输出数据锁存器组（51）锁存预备输出的数据，控制发生器（53）根据互补时钟产生互补的控制信号，输出控制单元（52）将输出数据锁存器组（51）锁存的数据在控制信号作用下依次输出。

8.根据权利要求1所述的可编程高速差分接口，其特征是：所述输出时钟调整模块（23）包括输出DLL阵列单元（231）、输出时钟选择单元（232）、输出时钟控制单元（233），输出时钟控制单元（233）控制输出DLL阵列单元（231）对输入的同步时钟信号延迟为多个不同相位的时钟信号输出给输出时钟选择单元（232），输出时钟控制单元（233）控制输出时钟选择单元（232）选择互补的时钟信号输出。

9.根据权利要求1所述的可编程高速差分接口，其特征是：所述控制模块（3）包括外部访问接口单元（31）、内部访问接口单元（34）、接口控制单元（32）和寄存器堆单元（33），所述外部访问接口单元（31）包括三线SPI接口（311）和两线I2C接口（312），外部访问接口单元（31）接收到的外部数据通过接口控制单元（32）解析后，对寄存器堆单元（33）进行操作，内部访问接口单元（34）接收到内部数据对寄存器堆单元（33）进行操作。

10.根据权利要求9所述的可编程高速差分接口，其特征是：所述寄存器堆单元（33）包括接口配置寄存器堆、接口状态寄存器堆、时钟配置寄存器堆和时钟状态寄存器堆，接口配置寄存器堆控制数据输入装箱模块、数据输出装箱模块、差分LVDS接收模块和差分LVDS发送模块的工作，时钟配置寄存器堆控制输入时钟调整单元和输出时钟调整单元的工作，接口状态寄存器堆指示数据输入装箱模块、数据输出装箱模块、差分LVDS接收模块和差分LVDS发送模块的工作状态，时钟状态寄存器堆指示输入时钟调整单元和输出时钟调整单元的工作状态。