CN104579455A - 一种星载数传发射机的多数据通道自主选择处理装置 - Google Patents

Abstract

本发明公开了一种星载数传发射机的多数据通道自主选择处理装置，包括：接口芯片、FPGA芯片及PLL电路。该装置采用一种时钟逻辑识别方法，对多个输入数据通道的伴随时钟进行识别，自主选择有效时钟和数据进行处理，合成I、Q两路数据后送入编码器或调制器。其中，接口芯片对接收到的信号进行电平转换；FPGA对输入信号进行时钟识别运算和数据选通处理，为对抗单粒子翻转效应， FPGA中的方法逻辑采用三模冗余设计。PLL电路将选通时钟信号倍频后送回FPGA用于数据格式变换。发明使数传发射机具备自主识别数据通道和并行数据处理能力，减少了卫星指令的数量，降低了整星和数传发射机控制电路的复杂度，提升了产品可靠性。

Description

一种星载数传发射机的多数据通道自主选择处理装置

技术领域

本发明涉及卫星数传通信技术领域，特别涉及一种星载数传发射机的多数据通道自主选择处理装置。

背景技术

星载数传发射机的主要功能是实现星上数据的接收、格式变换、编码、调制、滤波及放大，并通过天线对地传输。一种星载数传发射机的多数据通道自主选择处理装置，主要涉及星载数传发射机的数据选择接收和格式变换功能。其主要应用如下：

1.根据卫星的可靠性要求，星上数据由同一个数据源产生，通过多个数据通道中的任意一个通道送入数传发射机，这些数据通道互为备份，如果其中某一通道的数据源或数据传输路径发生故障，可以通过切换通道保证数传发射机正常工作。

2.根据卫星的功能要求，星上数据由多个不同的数据源产生，分别通过不同的数据通道送给数传发射机，根据卫星的具体任务需求，在某一时刻选择多个通道中的某一通道数据由数传发射机下传。

对于多通道数据输入的应用，目前的星载数传发射机一般用两种办法进行处理，其一是采用星上指令对数据通道进行切换。其二是采用组合逻辑对每个通道中的时钟或数据信号进行合路。

采用星上指令能够实现较为可靠的数据通道切换，但会增加指令电路和星地测控通道的负荷。每增加一条指令在硬件上需增加专用发送和接收电路，在软件上需增加指令处理单元，并占用发送端、接收端处理芯片的引脚资源。指令从地面站发送给卫星，通过卫星测控系统、星务计算机、数传下位机等设备转发给数传发射机，由于卫星资源的限制，增加指令实现通道切换的方法扩展能力十分有限。

采用组合逻辑将各通道时钟、数据按每比特进行合路的方法无需增加专用电路，可在FPGA中直接实现，但无法抑制时钟或数据上的干扰或毛刺。如果任何一个数据通道中的任意一位收到干扰，整个数据传输都会收到影响，可能会造成数据传输错误甚至数传链路中断。此外，由于组合逻辑的延迟较大，会影响数据传输的速率。因此，采用组合逻辑合路的方法仅适用于可靠性要求不高且传输速率较低的情况。

发明内容

本发明的目的在于提供一种星载数传发射机的多数据通道自主选择处理装置，以解决目前一般星载数传发射机在多数据通道输入时需要增加专用指令进行通道切换的问题。

为实现上述目的，本发明提供了一种星载数传发射机的多数据通道自主选择处理装置，包括：

接口芯片，用于接收星上的n路时钟数据信号并对其进行电平转换后输出处理后的时钟数据信号至FPGA芯片；

FPGA芯片，与所述接口芯片连接，用于对所述处理后的时钟数据信号进行识别和判断，以选择有效时钟及其对应的数据通道，并将选出的时钟信号送入PLL电路进行倍频，倍频后的时钟信号再送回FPGA芯片以进行对选通数据的格式变换，得到I、Q两路信号；

PLL电路，与所述FPGA芯片连接，用于对时钟信号进行倍频；

其中，所述n路时钟数据信号对应在n个数据通道传输，所述时钟数据信号包括伴随时钟信号及数据信号，n为正整数。

较佳地，所述FPGA芯片包括时钟判断选择模块、时钟MUX、数据MUX以及格式变换单元；

所述时钟判断选择模块用于接收来自接口芯片的n路伴随时钟信号并检测，以得到有效时钟的时钟选择信号并将其输入至所述时钟MUX及数据MUX；

所述时钟MUX用于根据所述时钟选择信号对来自接口芯片的n路伴随时钟信号进行选择，选出时钟有效的伴随时钟信号，并将该伴随时钟信号输入所述PLL电路；

所述数据MUX用于根据所述时钟选择信号对来自接口芯片的n路数据进行选择，选出时钟有效的伴随时钟信号所在数据通道的数据信号，并将该数据信号输出至所述格式变化单元进行格式变换，变换得到I、Q两路信号。

较佳地，所述时钟判断选择模块包括三个相同的时钟判断选择单元及一表决器，每个时钟判断选择单元均对输入的n路伴随时钟信号进行检测，以得到包含有效时钟的选通信号作为初级时钟选择信号，该选通信号包括位数据，三个时钟判断选择单元所输出的三个初级时钟选择信号输入所述表决器进行表决后输出最终的时钟选择信号，该最终的时钟选择信号输入所述时钟MUX及数据MUX以分别进行时钟信号及数据信号的选择。

较佳地，所述时钟判断选择单元包括n个时钟检测单元和1个通道选择单元；所述n个时钟检测单元分别接收所述n路伴随时钟信号，并检测输入的所述n路伴随时钟信号对应的时钟是否有效，得到n个检测结果信息；其中，所述n个检测结果信息中，时钟有效的检测结果信息与时钟无效的检测结果信息输入所述通道选择单元进行编码，产生包含有效时钟信息的初级时钟选择信号并输出。

较佳地，所述时钟检测单元包括1/m分频器、同步处理单元、上升沿提取单元、上升沿间隔检测单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判断逻辑以及延时监测单元；所述计数器单元包括第一计数器及第二计数器；

所述1/m分频器用于对输入的所述伴随时钟信号进行1/m分频，得到分频时钟信号并输出至所述同步处理单元；

所述同步处理单元用于使用本地时钟对分频时钟信号进行同步化处理，得到同步时钟信号，并输出至所述上升沿检测单元和下降沿检测单元；

所述上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升沿到来的时刻进行检测，得到上升沿时刻信息并输出至所述上升沿间隔检测单元，所述上升沿间隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取第一计数器的计数值并将第一计数器复位，获得上升沿间隔数值并输出至所述判断逻辑；

所述下降沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的下降沿到来的时刻进行检测，得到下降沿时刻信息并输出至所述下降沿间隔检测单元，所述下降沿间隔检测单元根据下降沿时刻信息在每个下降沿到来的时刻读取第二计数器的计数值并将第二计数器复位，获得下降沿间隔数值并输出至所述判断逻辑；

所述判断逻辑用于将上升沿间隔数值及下降沿间隔数值与事先存储好的数值范围做比较；若上升沿之间、下降沿之间的间隔数值均在此数值范围内，则时钟有效，输出置位信息，否则，时钟无效，输出清零信息；

所述延时监测单元用于接收所述置位信息或清零信息，同时对判断逻辑的输出进行监测，若判断出所述分频时钟信号在若干个周期内输出电平均为高，则所述延时监测单元进行一次状态更新，并输出所述置位信息至所述通道选择单元，反之，则输出所述清零信息至所述通道选择单元。

其中，所述数值范围为预先设置的输入时钟最大允许频差范围，m为正整数。

较佳地，所述通道选择单元包括一1s计时器及一通道选择状态机，所述通道选择状态机对时钟有效的检测结果信息所对应的第i路伴随时钟信号进行编码，输出包含第i路数据通道信息的位选通信号作为初级时钟选择信号；

所述通道选择状态机与所述1s计时器相连，通过所述1秒计时器的控制以每秒刷新一次并输出第i路数据通道的初级时钟选择信号，1≤i≤n且i为整数。

较佳地，所述表决器为两级级联的表决器，每级包括三个三取二表决器，所述三个初级时钟选择信号全部输入第一级的三个三取二的表决器，得到三组一级表决结果，三组一级表决结果再全部输入第二级的三个三取二的表决器，得到三组二级表决结果，三个一级表决结果作为三个二级表决结果的三态输出使能信号并分别对应输入三个三态门进行三态逻辑运算，三个三态门得到的三个结果合为一路后得到最终的时钟选择信号。

本发明公开了一种星载数传发射机的多数据通道自主选择处理装置，包括：接口芯片、FPGA芯片及PLL电路。PLL电路包括鉴相器、有源环路滤波器、VCO及耦合器。该装置采用可一种时钟识别方法逻辑，对多个输入数据通道的伴随时钟进行识别，自主选择有效时钟和数据进行处理，合成I、Q两路数据后送入编码器或调制器。其中接口芯片对接收到的时钟、数据信号进行电平转换；FPGA对输入信号进行时钟识别运算和数据选通处理，为对抗单粒子翻转效应，对FPGA中的方法逻辑采用三模冗余设计。PLL电路将选通时钟信号倍频后送回FPGA用于数据格式变换。

本发明装置可用于星载数传发射装置，使数传发射装置具备自主识别有效时钟、数据通道并完成通道切换的功能，解决了目前一般星载数传发射机在多数据通道输入时需要增加专用指令进行通道切换的问题。

本发明解决了星载数传发射机在多数据通道输入时需增加专用指令实现通道切换的问题，使数传发射机具备自主识别数据通道和并行数据处理能力，减少了卫星指令的数量，降低了整星和数传发射机控制电路的复杂度，减少了使用元器件的种类和数量，提升了产品可靠性。

附图说明

图1为本发明装置总体结构示意图；

图2为本发明的FPGA和PLL内部结构示意图；

图3为本发明的时钟判断选择单元的结构示意图；

图4为本发明的表决器单元的结构示意图。

标号说明：1-接口芯片；2-FPGA芯片；3-PLL电路。

具体实施方式

以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本发明的一部分实例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。

为了便于对本发明实施例的理解，下面将结合附图以具体实施例为例作进一步的解释说明，且各个实施例不构成对本发明实施例的限定。

如图1所示，本发明装置包括LVDS接口芯片1(LVDS-Low VoltageDifferential Signal，低压差分信号)，FPGA芯片2(FPGA-Field Programmable GateArray，现场可编程门阵列)以及PLL电路3(PLL-Phase Locked Loop，锁相环)，接口芯片1与FPGA芯片2相连，FPGA芯片2与PLL电路3相连。

该装置工作时，由LVDS接口芯片1接收星上的n路时钟数据信号(该n路时钟数据信号对应n个时钟数据通道，并在该n个时钟数据通道内传输)并对其进行电平转换，转换为LVTT信号后输出处理后的时钟数据信号至FPGA芯片2,其中，每路时钟数据信号均包括一伴随时钟信号及一数据信号，n为正整数；FPGA芯片2对处理后的多通道并行的时钟数据信号进行识别和判断，并从中选择出有效时钟及该有效时钟对应的数据通道，该数据通道即为选通数据通道，并将选出的时钟信号送入PLL电路进行倍频，倍频后的时钟信号再送回FPGA芯片以进行对选通数据通道内传输的数据信号的格式变换，得到I、Q两路信号并送入星上的其他装置进行后续处理，如送入编码器或调制器。其中，该格式变换具体为FPGA芯片2将选通数据通道内的数据信号变换为以倍频后的时钟信号为时钟的数据信号。

如图2所示，FPGA芯片2包括时钟判断选择模块、时钟MUX、数据MUX以及格式变换单元。PLL电路3包括依次相连的鉴相器、环路滤波器、VCO(压控振荡器)以及耦合器。

FPGA芯片2工作时，由时钟判断选择模块接收来自接口芯片的n路伴随时钟信号并进行检测，以得到有效时钟的时钟选择信号并将时钟选择信号输入至时钟MUX及数据MUX；时钟MUX根据时钟选择信号对来自接口芯片的n路伴随时钟信号进行选择，选出时钟有效的伴随时钟信号，并将该伴随时钟信号输入PLL电路3进行倍频，得到倍频后的伴随时钟信号后再输出至格式变换单元；同时，数据MUX根据时钟选择信号对来自接口芯片的n路时钟数据信号进行选择，选出时钟有效的伴随时钟信号所在数据通道的数据信号，并将该数据信号输出至格式变化单元进行格式变换，变换得到I、Q两路信号后，FPGA芯片输出该I、Q两路信号给星上的其他器件进行信号处理。

其中，如图2所示，时钟判断选择模块具体包括三个相同的时钟判断选择单元分别为TR0、TR1及TR2，该模块还包括一表决器。该模块工作时，n路伴随时钟信号同时输入每个时钟判断选择单元，并由该时钟判断选择单元对输入的n路伴随时钟信号进行检测，以得到包含有效时钟的(即log₂ ⁿ向上取整)位选通信号作为初级时钟选择信号，分别为时钟选择信号-TR0、时钟选择信号-TR1及时钟选择信号-TR2，三个时钟判断选择单元对应输出三个初级时钟选择信号，该三个初级时钟选择信号再输入表决器进行表决后输出最终的时钟选择信号，该最终的时钟选择信号输入时钟MUX及数据MUX进行时钟信号及数据信号的选择。三个相同的时钟判断选择单元构成了时钟选择的三模冗余设计，可以较好地对抗单粒子翻转效应。

如图3所示，时钟判断选择单元包括n个时钟检测单元分别为时钟检测单元1～时钟检测单元n，还包括一个通道选择单元；该n个时钟检测单元分别接收n路伴随时钟信号，并检测输入的n路伴随时钟信号对应的时钟是否有效，分别得到n个检测结果信息；其中，该n个检测结果信息中，时钟有效的检测结果信息与时钟无效的检测结果信息输入通道选择单元进行编码，产生包含有效时钟信息的初级时钟选择信号TRx并输出。

具体地，每个时钟检测单元均包括1/m分频器(m为正整数)、同步处理单元、上升沿提取单元、上升沿间隔检测单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判断逻辑以及延时监测单元；此外，计数器单元包括两个相同的第一计数器及第二计数器；

每个时钟检测单元进行检测时，由1/m分频器首先对输入的伴随时钟信号进行1/m分频，将输入的伴随时钟信号变为低频信号，即得到具有较低频率的分频时钟信号并将其输出至同步处理单元。同步处理单元使用本地时钟对分频时钟信号进行同步化处理，得到同步时钟信号。由于该同步时钟信号采用本地时钟同时，后续的其他时序逻辑器件均采用本地时钟，可以有效地提高信号处理的稳定性，防止亚稳态的出现。其中，为保证后续的计数精度，本地时钟频率优选为大于被检测时钟1/m分频后的信号的100倍或以上。在此处的同步处理后同步处理单元将同步时钟信号分别输出至上升沿检测单元和下降沿检测单元。

上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升沿到来的时刻进行检测，得到上升沿时刻信息并输出该信息至上升沿间隔检测单元，上升沿间隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取与之相连的第一计数器的计数值并将该第一计数器复位，获得该次两相邻的上升沿间隔数值并将其输出至判断逻辑。下降沿检测单元也通过两级级联寄存器间的状态变化对同步时钟信号的下降沿到来的时刻进行检测，得到下降沿时刻信息并输出至下降沿间隔检测单元，下降沿间隔检测单元根据下降沿时刻信息在每个下降沿到来的时刻读取与之相连的第二计数器的计数值并将该第二计数器复位，获得下降沿间隔数值并将其输出至判断逻辑。其中，两级级联寄存器工作过程具体为：设第一级寄存器为Q1，第二级寄存器为Q2，Q1、Q2级联，且信号先由Q1输入。若Q1Q2的值为“10”，则表示上升沿到来，若Q1Q2的值为“01”，则表示下降沿到来。

判断逻辑将输入的上升沿间隔数值及下降沿间隔数值与事先存储好的数值范围做比较(该数值范围为预先设置的输入时钟最大允许频差范围)。若上升沿之间、下降沿之间的间隔数值均在此数值范围内，则表示该路信号的时钟有效，判断逻辑输出置位信息，否则，时钟无效，判断逻辑输出清零信息。延时监测单元接收上述的置位信息或清零信息，同时对判断逻辑的输出进行监测，若判断出该分频时钟信号在16个周期内输出电平均为高，则延时监测单元进行一次状态更新，并输出该路伴随时钟信号的置位信息至通道选择单元，反之，则输出该路伴随时钟信号的清零信息至通道选择单元。

其中，通道选择单元包括一1s计时器及一通道选择状态机，通道选择状态机对时钟有效的检测结果信息所对应的第i路伴随时钟信号进行编码，输出包含第i路数据通道信息的位选通信号作为初级时钟选择信号；通道选择状态机还与一个1s计时器相连，通过所述1秒计时器的控制以每秒刷新一次选通信号并输出选通的第i路数据通道的初级时钟选择信号，其中1≤i≤n且i为整数。

当然，本发明不以上述为限，依照伴随时钟信号的具体频率设置判断多少个周期的输出电平或延时监测多长时间，但以1s的时间间隔刷新一次选通信号是较为恰当的，便于该装置的准确工作。

如图4所示，本实施例中的表决器为两级级联的表决器，每级包括三个三取二表决器，其中，第一级包括1级表决器TR10、TR11及TR12，第二级包括2级表决器TR20、TR21及TR22。上述的三个初级时钟选择信号(即时钟选择信号-TR0、时钟选择信号-TR1及时钟选择信号-TR2)全部同时输入第一级的三个三取二表决器进行表决，得到三组一级表决结果，随后该三组一级表决结果再全部同时输入第二级的三个三取二表决器，得到三组二级表决结果，三个一级表决结果分别对应作为三个二级表决结果的三态输出使能信号，并分别对应输入三个三态门进行三态逻辑运算，三个三态门得到的三个结果在FPGA片外合为一路后即得到最终的时钟选择信号，该信号包含bit1～bit()位选通时钟信号的信息，再将该时钟选择信号送回FPGA芯片用于选通时钟信号和数据信号。采用该两级级联的表决器可以进一步提供该所输出的时钟选择信号的准确性和可靠性。

同一般数传发射机采用的通道切换方案相比，本发明通过对数据通道中的伴随时钟进行检测，采用一种抗干扰方法识别出有效时钟，并根据识别结果对各通道状态进行编码，控制数传发射机自主选择有效的时钟和数据进行传输。本发明装置通过对输入时钟进行1/m分频和本地时钟同步，检测、读取1/m分频时钟上升沿之间和下降沿之间的时间间隔，并根据最大输入频差范围进行判断，识别出有效时钟。这种抗干扰方法的本质是在固定的时间间隔内对输入时钟进行频率计数和均值滤波，当输入时钟频率落在某一允许范围内时，表明时钟有效，超出范围的高频或低频干扰则会被滤除。为适应空间应用环境，对装置FPGA算法进行了三模冗余设计。与其他多通道切换装置相比，本装置具备以下优点：

1.电路简单，可直接通过FPGA实现。

2.通过计数实现输入时钟的频率检测和均值滤波，无需大量数学运算，最大程度节省了逻辑资源，提升了装置的执行速率和效率。

3.由于FPGA分频的灵活性，输入时钟的频率不受FPGA限制，只需满足FPGA硬件的最大输入频率要求。

4.消除了突发干扰或毛刺的影响，选取的数值范围允许输入时钟在一定范围内的频率偏差，减少了误切换的概率。

5.采用延时输出判断结果、定时刷新选通信号的设计，避免了通道间的切换抖动的影响，增加了装置的稳定性。

6.整个信号选择的方法逻辑采用三模冗余设计，有效减少空间单粒子翻转效应的影响，极大的提高了装置的可靠性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何本领域的技术人员在本发明揭露的技术范围内，对本发明所做的变形或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述的权利要求的保护范围为准。

Claims (7)

1.一种星载数传发射机的多数据通道自主选择处理装置，其特征在于，包括：

接口芯片，用于接收星上的n路时钟数据信号并对其进行电平转换后输出处理后的时钟数据信号至FPGA芯片；

FPGA芯片，与所述接口芯片连接，用于对所述处理后的时钟数据信号进行识别和判断，以选择有效时钟及其对应的数据通道，并将选出的时钟信号送入PLL电路进行倍频，倍频后的时钟信号再送回FPGA芯片以进行对选通数据的格式变换，得到I、Q两路信号；

PLL电路，与所述FPGA芯片连接，用于对时钟信号进行倍频；

其中，所述n路时钟数据信号对应在n个数据通道传输，所述时钟数据信号包括伴随时钟信号及数据信号，n为正整数。

2.根据权利要求1所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述FPGA芯片包括时钟判断选择模块、时钟MUX、数据MUX以及格式变换单元；

所述时钟判断选择模块用于接收来自接口芯片的n路伴随时钟信号并检测，以得到有效时钟的时钟选择信号并将其输入至所述时钟MUX及数据MUX；

所述时钟MUX用于根据所述时钟选择信号对来自接口芯片的n路伴随时钟信号进行选择，选出时钟有效的伴随时钟信号，并将该伴随时钟信号输入所述PLL电路；

所述数据MUX用于根据所述时钟选择信号对来自接口芯片的n路数据进行选择，选出时钟有效的伴随时钟信号所在数据通道的数据信号，并将该数据信号输出至所述格式变化单元进行格式变换，变换得到I、Q两路信号。

3.根据权利要求2所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述时钟判断选择模块包括三个相同的时钟判断选择单元及一表决器，每个时钟判断选择单元均对输入的n路伴随时钟信号进行检测，以得到包含有效时钟的选通信号作为初级时钟选择信号，该选通信号包括位数据，三个时钟判断选择单元所输出的三个初级时钟选择信号输入所述表决器进行表决后输出最终的时钟选择信号，该最终的时钟选择信号输入所述时钟MUX及数据MUX以分别进行时钟信号及数据信号的选择。

4.根据权利要求3所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述时钟判断选择单元包括n个时钟检测单元和1个通道选择单元；所述n个时钟检测单元分别接收所述n路伴随时钟信号，并检测输入的所述n路伴随时钟信号对应的时钟是否有效，得到n个检测结果信息；其中，所述n个检测结果信息中，时钟有效的检测结果信息与时钟无效的检测结果信息输入所述通道选择单元进行编码，产生包含有效时钟信息的初级时钟选择信号并输出。

5.根据权利要求4所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述时钟检测单元包括1/m分频器、同步处理单元、上升沿提取单元、上升沿间隔检测单元、下降沿提取单元、下降沿间隔检测单元、计数器单元、判断逻辑以及延时监测单元；所述计数器单元包括第一计数器及第二计数器；

所述1/m分频器用于对输入的所述伴随时钟信号进行1/m分频，得到分频时钟信号并输出至所述同步处理单元；

所述同步处理单元用于使用本地时钟对分频时钟信号进行同步化处理，得到同步时钟信号，并输出至所述上升沿检测单元和下降沿检测单元；

所述上升沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的上升沿到来的时刻进行检测，得到上升沿时刻信息并输出至所述上升沿间隔检测单元，所述上升沿间隔检测单元根据上升沿时刻信息在每个上升沿到来的时刻读取第一计数器的计数值并将第一计数器复位，获得上升沿间隔数值并输出至所述判断逻辑；

所述下降沿检测单元通过两级级联寄存器间的状态变化对同步时钟信号的下降沿到来的时刻进行检测，得到下降沿时刻信息并输出至所述下降沿间隔检测单元，所述下降沿间隔检测单元根据下降沿时刻信息在每个下降沿到来的时刻读取第二计数器的计数值并将第二计数器复位，获得下降沿间隔数值并输出至所述判断逻辑；

所述判断逻辑用于将上升沿间隔数值及下降沿间隔数值与事先存储好的数值范围做比较；若上升沿之间、下降沿之间的间隔数值均在此数值范围内，则时钟有效，输出置位信息，否则，时钟无效，输出清零信息；

所述延时监测单元用于接收所述置位信息或清零信息，同时对判断逻辑的输出进行监测，若判断出所述分频时钟信号在若干个周期内输出电平均为高，则所述延时监测单元进行一次状态更新，并输出所述置位信息至所述通道选择单元，反之，则输出所述清零信息至所述通道选择单元。

其中，所述数值范围为预先设置的输入时钟最大允许频差范围，m为正整数。

6.根据权利要求5所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述通道选择单元包括一1s计时器及一通道选择状态机，所述通道选择状态机对时钟有效的检测结果信息所对应的第i路伴随时钟信号进行编码，输出包含第i路数据通道信息的位选通信号作为初级时钟选择信号；

所述通道选择状态机与所述1s计时器相连，通过所述1秒计时器的控制以每秒刷新一次并输出第i路数据通道的初级时钟选择信号，1≤i≤n且i为整数。

7.根据权利要求3至6任意所述的星载数传发射机的多数据通道自主选择处理装置，其特征在于，所述表决器为两级级联的表决器，每级包括三个三取二表决器，所述三个初级时钟选择信号全部输入第一级的三个三取二的表决器，得到三组一级表决结果，三组一级表决结果再全部输入第二级的三个三取二的表决器，得到三组二级表决结果，三个一级表决结果作为三个二级表决结果的三态输出使能信号并分别对应输入三个三态门进行三态逻辑运算，三个三态门得到的三个结果合为一路后得到最终的时钟选择信号。4 -->