CN1758540B - 具有输出偏移校正的比较器与金属氧化物半导体逻辑电路 - Google Patents

具有输出偏移校正的比较器与金属氧化物半导体逻辑电路 Download PDF

Info

Publication number
CN1758540B
CN1758540B CN200510124730.3A CN200510124730A CN1758540B CN 1758540 B CN1758540 B CN 1758540B CN 200510124730 A CN200510124730 A CN 200510124730A CN 1758540 B CN1758540 B CN 1758540B
Authority
CN
China
Prior art keywords
mentioned
coupled
current
output
nmos pass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200510124730.3A
Other languages
English (en)
Other versions
CN1758540A (zh
Inventor
刘中鼎
李耿民
杨沛锋
毕卓
潘锐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN1758540A publication Critical patent/CN1758540A/zh
Application granted granted Critical
Publication of CN1758540B publication Critical patent/CN1758540B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

一种具有输出偏移校正的比较器，包括一金属氧化物半导体电流型逻辑(MOS current mode logic；MCML)电路，用以接收一对输入信号，并且于二输出端上产生一对差动逻辑信号，并包括一校正单元耦接至输出端，用以校正输出端上的输出偏移；以及一输出级，耦接金属氧化物半导体电流型逻辑电路的输出端，用放大差动逻辑信号，并产生一比较结果信号，其中上述校正单元包括二数字控制型电流源，用以根据数字校正码，产生对应电流来校正上述输出端上的上述输出偏移。

Description

具有输出偏移校正的比较器与金属氧化物半导体逻辑电路
技术领域
本发明涉及一种比较器，特别是涉及一种具有输出偏移校正的比较器。
背景技术
在多种模拟/数字转换器(analog/digital converter；ADC)中，例如快速模拟/数字转换器(flash ADC)、内差式模拟/数字转换器(interpolationADC)、管线式模拟/数字转换器(pipeline ADC)以及两步式模拟/数字转换器(two-step ADC)，以及高速接收器中，例如PCI_Express接收器以及DVI接收器中，都需要高速度的比较器，以符合数字电路的高速操作的要求。
差动逻辑电路，例如金属氧化物半导体电流型逻辑(MOS current modelogic；MCML)电路，由于其高切换速度与低电能损耗，故非常适用于需要高速的系统中。图1A与图1B为传统MCML电路的电路图。如图所示，若晶体管MN1与MN2的阈值电压(Vt)不同，由于偏压电压的偏移，将使得MCML电路的输出信号变得不平衡，即MCML电路的输出端上会产生输出偏移。当最小差动输出电压过小时，将会使得MCML电路产生不正常操作。因此，由于工艺变异，例如差动对晶体管的阈值电压(Vt)的变动，将会限制MCML电路的最高操作频率与解析能力，亦会使得MCML电路的输出共模电平产生不一致。
发明内容
本发明是要解决由于MCML电路的输出端产生输出偏移而造成MCML电路产生不正常操作的问题。
本发明的实施例提供一种具有输出偏移校正的比较器，包括一金属氧化物半导体电流型逻辑(MOS current mode logic；MCML)电路，用以接收一对输入信号，并且于二输出端上产一对差动逻辑信号，并包括一校正单元耦接至输出端，用以校正输出端上的输出偏移；以及一输出级，耦接金属氧化物半导体电流型逻辑电路的输出端，用放大差动逻辑信号，并产生一比较结果信号，其中，上述校正单元包括二数字控制型电流源，用以根据数字校正码，产生对应电流来校正上述输出端上的上述输出偏移。
本发明的实施例还提供一种具有输出偏移校正的金属氧化物半导体电流型逻辑电路，包括：一差动输入级，具有二输入端用以接收二输入信号，以及一共同节点，并且在一取样模式下，于二输出端上产生二对应输出信号；一栓锁单元，耦接至差动输入级，于一比较模式时，用以根据来自差动输入级的对应输出信号，于二输出端上产生差动逻辑信号，并具有一第一节点；以及一校正单元，耦接至输出端，用以根据数字校正码，校正输出端上的输出偏移。
本发明可减少由于高回转率的输出(high slew rate input)所造成的错误，并且可消除MCML的输出偏移，从而有效提升比较器的解析能力。
附图说明
为了使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明。
图1A为传统MCML电路的电路图。
图1B为另一传统MCML电路的电路图。
图2所示为本发明的比较器的一实施例。
图3所示为本发明的金属氧化物半导体电流型逻辑电路的一电路示意图。
图4所示为一数字控制型电流源的电路示意图。
图5为一输出级的电路示意图。
图6A为比较器的差动逻辑信号的波形示意图。
图6B为比较器的差动逻辑信号的另一波形示意图。
附图符号说明
MP1、MP2、MN1～MN4、MF1～MF2：晶体管；
CLK、/CLK：时钟信号；
D、/D：输入信号；
Q、/Q：输出信号；
VREF：参考电压；
Vdd：电源电压。
100：比较器；
10：金属氧化物半导体电流型逻辑电路；
20：输出级；
14：差动输入级；
16：栓锁单元；
18：差动对；
22：差动放大单元；
24：缓冲器；
DI1、DI2：数字控制型电流源；
VIP、VIN：输入信号；
CLK、/CLK：时钟信号；
I1～I2：电流源；
ND1～ND3：节点；
CN：共模节点；
OT1、OT2：输出端；
RD1、RD2：负载组件；
Vdd：电源电压；
GND：接地电压；
D-、D+、D[0]、D[1]、...、D[n]：数字校正码；
N1～N15：NMOS晶体管；
P1～P8、P51～P5N：PMOS晶体管；
OL1、OL2：信号；
ICSN、Iref：电流；
Vo：比较结果信号；
R1～R4：电阻；
C1～C2：电容。
具体实施方式
图2所示为本发明的比较器的一实施例，而图3所示为本发明的金属氧化物半导体电流型逻辑(MOS current mode logic；MCML)电路的一电路示意图。如图2与图3所示，比较器100包括一金属氧化物半导体电流型逻辑电路(以下简称为MCML电路)10以及一输出级20。
MCML电路10接收输入信号VIN与VIP，而产生差动逻辑信号于输出端OT1与OT2上。MCML电路10包括一耦合电路12(仅显示于图3中)、一差动输入级14、一栓锁单元16、一差动对18、一电流源I2(仅显示于图2中)、一校正单元(DI1与DI2)以及一升压装置I1(仅显示于图2中)。升压装置I1用以于一比较模式时，将共同节点CN的电压电平拉高至电源电压Vdd。
耦合单元12耦接于差动输入级14的输入端IT1与IT2，用以将输入信号VIN与VIP耦接至差动输入级14。如图3中所示，耦合单元12可由电阻R1～R4以及电容C1～C2所构成。
差动输入级14用以接收输入信号VIN与VIP，于一取样模式下，产生对应输出信号于输出端OT1与OT2上。差动输入级14包括二负载组件RD1与RD2以及晶体管N1与N2。负载组件RD1耦接于NMOS晶体管N1的漏极与电源电压Vdd之间，而负载组件RD2耦接于NMOS晶体管N2的漏极与电源电压Vdd之间。NMOS晶体管N1包括一源极耦接至共同节点CN以及一栅极耦接至输入信号VIN，而NMOS晶体管N2包括一源极耦接至共同节点CN与NMOS晶体管N1的源极，以及一栅极耦接至输入信号VIP。如图3所示，PMOS晶体管P1与P 3构成一电流源作为负载组件RD1，而PMOS晶体管P2与P4构成一电流源作为负载组件RD2。
栓锁单元16耦接于差动输入级14，用以于比较模式，根据差动输入级14的输出信号，产生差动逻辑信号于输出端OT1与OT2之上。栓锁单元16包括交叉耦接的NMOS晶体管N3与N4，NMOS晶体管N3包括一源极耦接至节点ND1，一漏极耦接至输出端OT2以及一栅极耦接至NMOS晶体管N4的漏极，而NMOS晶体管N4包括一源极耦接至节点ND1，一漏极耦接至输出端OT1以及一栅极耦接至NMOS晶体管N3的漏极。
差动对18包括NMOS晶体管N5与N6，NMOS晶体管N5包括一漏极耦接至差动输入级14的共同节点CN，一源极耦接至节点ND2以及一栅极耦接至一时钟信号CLK，而NMOS晶体管N6包括一漏极耦接至栓锁单元16的节点ND1，一源极耦接至节点ND2以及一栅极耦接至一时钟信号/CLK，在此时钟信号CLK与/CLK互为反相信号。电流源I2耦接于节点ND2与接地电压GND之间。如图3中所示，NMOS晶体管N7与N9构成一电流源I 2，而NMOS晶体管N7与N9的栅极耦接至节点ND3。
电流源I1耦接于电源电压Vdd与差动输入级14的共同节点CN之间，用以于比较模式时，将共同节点CN上的电压电平拉到电源电压Vdd.如图3所示，PMOS晶体管P1与P2构成电流源I1，用以于比较模式时，将共同节点CN上的电压电平拉到电源电压Vdd.NMOS晶体管N7与N8构成一偏压电流源，用以提供参考电流Iref至PMOS晶体管P1～P4.藉由将通过晶体管N9的电流大于通过晶体管P3与P4的电流的两倍，将可使得输出端OT1与OT2间的共模电压(common mode voltage)保持稳定，进而使晶体管N3与N4操作在线性区。
数字控制型电流源(digital controlled current source)DI1与DI2，耦接于输出端OT1、OT2与接地电压GND之间，作为校正单元，用以根据数字校正码D+与D-，校正输出端OT1与OT2上的输出偏移(output offset)。图4所示为一数字控制型电流源的电路示意图。
如图4中所示，数字控制型电流源DI1或DI2包括多个PMOS晶体管P51～P5N以及NMOS晶体管N10与N11。PMOS晶体管P51～P5N并联地连接，PMOS晶体管P51～P5N的源极耦接至源电压Vdd，PMOS晶体管P51～P5N的漏极耦接至NMOS晶体管N10的漏极，PMOS晶体管P51～P5N的栅极系耦接至数字校正码D[0]、D[1]、...、D[n](一组数字校正码D+或D-)。
NMOS晶体管N10包括一漏极耦接至PMOS晶体管P51～P5N的漏极，一源极耦接至接地电压GND以及一栅极耦接至其漏极与NMOS晶体管N11的栅极。NMOS晶体管N11包括，一源极耦接至接地电压GND，一栅极耦接至其漏极与NMOS晶体管N10的栅极以及一漏极耦接至输出端OT1或OT2。藉由更改数字校正码D[0]、D[1]、...、D[n]，流经晶体管N11的电流ICSN将可以被调整，因此流在输出端OT1或OT2上的电流亦可以被调整。
输出级20耦接于输出端OT1与OT2，用以接收差动逻辑信号，加以放大后产生一比较结果信号Vo。图5为一输出级的电路示意图。如图5中所示，输出级20包括一差动放大单元22以及一缓冲器24。差动放大单元22耦接至输出端OT1与OT2，用以放大来自栓锁单元16的差动逻辑信号，并产生一比较结果信号Vo。差动放大单元22包括PMOS晶体管P6与P7以及NMOS晶体管N12～N14。NMOS晶体管N14的栅极耦接至MCML电路10的节点ND3。缓冲器24包括一输入端耦接至PMOS晶体管P7与NMOS晶体管N13的漏极，用以缓冲(buffering)上述比较结果信号Vo。
以下参考图3，用以说明比较器100的操作。
初始时，于校正模式时，相同的输入信号VIN与VIP被供应至差动输入级14的输入端IT1与IT2，并且时钟信号CLK与/CLK会分别为HIGH或LOW。若晶体管N1与N2的阈值电压(Vt)不同，由于偏压电压的偏移，将使得MCML电路10的输出信号变得不平衡，也就是说MCML电路的输出端上会产生输出偏移。藉由更改数字校正码D[0]、D[1]、...、D[n]，流经晶体管N11的电流ICSN将可以被调整，因此流在输出端OT1或OT2上的电流亦可以被调整，使得MCML电路10的输出端OT1与OT2上的输出信号将变得平衡，且MCML电路10的输出端OT1与OT2上的输出偏压将可以被消除。于MCML电路10的输出端的输出信号将变得平衡，即MCML电路10的输出端的输出偏压被消除时，将可得到最佳的数字校正码D+与D-。
如图6A所示，藉由施加最佳的数字校正码D+与D-至数字控制型电流源DI1与DI2，MCML电路10的输出信号将会变得平衡.其中，信号OL1与OL2分别代表校正模式时，在输出端OT1与OT2上的差动信号，并且MCML电路10的输出共模电压电平稳定地位于约875mV.
于取样模式时，时钟信号CLK与/CLK分别为HIGH与LOW，NMOS晶体管N5与N6分别为导通及截止，且最佳的数字校正码D+与D-分别施加至数字控制型电流源DI1与DI2。差动输入级14被致能用以于输出端OT1与OT2上产生差动输出信号，并且由于NMOS晶体管N5与N6为导通及截止，栓锁单元16被禁能。由于NMOS晶体管N5导通，共同节点CN被拉到一个低电压。
于取样模式时，最佳的数字校正码D+与D-分别施加至数字控制型电流源DI1与DI2，且时钟信号CLK与/CLK分别为LOW与HIGH，使得NMOS晶体管N5与N6分别为截止及导通。因此，差动输入级14被禁能，而栓锁单元被致能，用以锁住并放大由NMOS晶体管N1与N2产生的差动输出信号，作为差动逻辑信号，并输出至输出级20。如图6B中所示，信号OL1与OL2代表于比较模式时，在输出端OT1与OT2上的差动逻辑信号。输入级20用以放大来自MCML电路10的差动逻辑信号，然后产生一比较结果信号Vo。
由于NMOS晶体管N5截止，共模节点CN立刻藉由PMOS晶体管P2拉高至电源电压Vdd，使得共模节点CN上的电压电平可以快速地稳定下来，并且减少由于高回转率的输出(high slew rate input)所造成错误。再者，由于差动输入级14的输出偏移可以藉由数字控制型电流源DI1与DI2而消除，比较器100的解析能力将可以有效地提升。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作些许的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (23)

1.一种具有输出偏移校正的比较器，包括：
一金属氧化物半导体电流型逻辑电路，用以接收一对输入信号，并且于二输出端上产一对差动逻辑信号，并包括一校正单元耦接至上述输出端，用以校正上述输出端上的输出偏移；以及
一输出级，耦接上述金属氧化物半导体电流型逻辑电路的上述输出端，用于放大上述差动逻辑信号，并产生一比较结果信号，
其中，上述校正单元包括二数字控制型电流源，用以根据数字校正码，产生对应电流来校正上述输出端上的上述输出偏移。
2.如权利要求1所述的具有输出偏移校正的比较器，其中上述数字校正码包括一第一组校正码以及一第二组校正码，上述二数字控制型电流源分别根据上述第一、第二组校正码产生对应电流。
3.如权利要求2所述的具有输出偏移校正的比较器，其中每个上述数字控制型电流源包括：
多个PMOS晶体管，并联地连接，其中上述PMOS晶体管的源极耦接至一电源电压，上述PMOS晶体管的漏极耦接至一第一节点，上述PMOS晶体管的栅极耦接至一组对应的校正码；
一第一NMOS晶体管，包括一漏极端耦接至上述第一节点，一源极端耦接至一接地电压，以及一栅极端耦接至其源极端；以及一第二NMOS晶体管，包括一源极端耦接至上述接地电压，一栅极端耦接至上述第一NMOS晶体管的栅极，以及一漏极端耦接至上述金属氧化物半导体电流型逻辑电路的上述输出端中的一个。
4.如权利要求1所述的具有输出偏移校正的比较器，其中上述金属氧化物半导体电流型逻辑电路包括：
一差动输入级，具有二输入端用以接收上述输入信号，以及一共同节点，并且用以于一取样模式下，产生二对应输出信号；
一栓锁单元，耦接至上述差动输入级，用以根据来自上述差动输入级的上述对应输出信号，于一比较模式时，在上述金属氧化物半导体电流型逻辑电路的输出端上产生上述差动逻辑信号，并且具有一第二节点；以及
一升压装置，用以于上述比较模式时，将上述共同节点拉到上述电源电压。
5.如权利要求4所述的具有输出偏移校正的比较器，其中上述升压装置为一耦接于上述金属氧化物半导体电流型逻辑电路的共同节点与上述电源电压的一第一电流源。
6.如权利要求4所述的具有输出偏移校正的比较器，其中上述差动输入级包括：
二负载组件，分别耦接至上述差动输入级的输出端；
一第三NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的一个，以及一栅极；
一第四NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的另一个，以及一栅极，其中上述第三、第四NMOS晶体管的栅极分别耦接至上述输入信号。
7.如权利要求6所述的具有输出偏移校正的比较器，其中上述栓锁单元包括：
一第五NMOS晶体管，具有一源极耦接至上述第一节点，一漏极以及一栅极；
一第六NMOS晶体管，具有一源极耦接至上述第一节点，一栅极耦接至上述第五NMOS晶体管的漏极，以及一漏极耦接至上述第五NMOS晶体管的栅极，其中上述第五、第六NMOS晶体管的漏极分别耦接至上述金属氧化物半导体电流型逻辑电路的输出端.
8.如权利要求6所述的具有输出偏移校正的比较器，其中上述二负载组件包括一第三电流源以及一第四电流源，其中上述第三电流源耦接于上述第三NMOS晶体管的漏极与上述电源电压之间，而上述第四电流源耦接于上述第四NMOS晶体管的漏极与上述电源电压之间。
9.如权利要求4所述的具有输出偏移校正的比较器，其中上述金属氧化物半导体电流型逻辑电路还包括：
一差动对，具有二输入端用以耦接二时钟信号，二输出端用以分别耦接至上述共同节点与上述第一节点，以及一第二节点；以及
一第二电流源，耦接于上述第二节点与上述接地电压之间。
10.如权利要求9所述的具有输出偏移校正的比较器，其中上述差动对包括：一第七NMOS晶体管，包括一源极耦接至上述差动输入级的上述共同节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的一个；
一第八NMOS晶体管，包括一漏极耦接上述第一节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的另一个，其中上述二时钟信号系互为反相信号。
11.如权利要求4所述的具有输出偏移校正的比较器，其中上述金属氧化物半导体电流型逻辑电路还包括一耦合组件耦接于上述差动输入级的输入端，用以将上述输入信号耦接至上述差动输入级。
12.一种具有输出偏移校正的金属氧化物半导体电流型逻辑电路，包括：
一差动输入级，具有二输入端用以接收二输入信号，以及一共同节点，并且在一取样模式下，于二输出端上产生二对应输出信号；
一栓锁单元，耦接至上述差动输入级，于一比较模式时，用以根据来自上述差动输入级的上述对应输出信号，于上述二输出端上产生上述差动逻辑信号，并具有一第一节点；以及
一校正单元，耦接至上述输出端，用以根据多个数字校正码，校正上述输出端上的输出偏移。
13.如权利要求12所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述数字校正码包括一第一组校正码以及一第二组校正码。
14.如权利要求13所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述校正单元包括二数字控制型电流源，用以分别根据上述第一、第二组校正码，产生对应电流来校正上述输出端上的上述输出偏移。
15.如权利要求14所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中每个上述数字控制型电流源包括：
多个PMOS晶体管，并联地连接，其中上述PMOS晶体管的源极耦接至一电源电压，上述PMOS晶体管的漏极耦接至一第二节点，上述PMOS晶体管的栅极耦接至一组对应的校正码；
一第一NMOS晶体管，包括一漏极端耦接至上述第二节点，一源极端耦接至一接地电压，以及一栅极端耦接至其源极端；以及
一第二NMOS晶体管，包括一源极端耦接至上述接地电压，一栅极端耦接至上述第一NMOS晶体管的栅，以及一漏极端耦接至上述输出端中的一个。
16.如权利要求12所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述金属氧化物半导体电流型逻辑电路还包括一升压装置，用以于上述比较模式时，将上述共同节点拉到上述电源电压.
17.如权利要求16所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述升压装置为一耦接于上述金属氧化物半导体电流型逻辑电路的共同节点与上述电源电压的一第一电流源。
18.如权利要求16所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述差动输入级包括：二负载组件，分别耦接至上述差动输入级的输出端；
一第三NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的一者，以及一栅极；
一第四NMOS晶体管，包括一源极耦接至上述共同节点，一漏极耦接至上述负载组件中的另一个，以及一栅极，其中上述第三、第四NMOS晶体管的栅极分别耦接至上述输入信号。
19.如权利要求18所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述栓锁单元包括：
一第五NMOS晶体管，具有一源极耦接至上述第一节点，一漏极以及一栅极；
一第六NMOS晶体管，具有一源极耦接至上述第一节点，一栅极耦接至上述第五NMOS晶体管的漏极，以及一漏极耦接至上述第五NMOS晶体管的栅极，其中上述第五、第六NMOS晶体管的漏极分别耦接至上述输出端。
20.如权利要求16所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述金属氧化物半导体电流型逻辑电路还包括：
一差动对，具有二输入端用以耦接二时钟信号，二输出端用以分别耦接至上述共同节点与上述第一节点，以及一第二节点；以及
一第二电流源，耦接于上述第二节点与上述接地电压之间。
21.如权利要求20所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述二负载组件包括一第三电流源以及一第四电流源，其中上述第三电流源系耦接于上述第三NMOS晶体管的漏极与上述电源电压之间，而上述第四电流源耦接于上述第四NMOS晶体管的漏极与上述电源电压之间。
22.如权利要求20所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，其中上述差动对包括：
一第七NMOS晶体管，包括一源极耦接至上述差动输入级的上述共同节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的一个；
一第八NMOS晶体管，包括一漏极耦接上述第一节点，一源极耦接上述第二节点，以及一栅极耦接上述时钟信号中的另一个，其中上述二时钟信号互为反相信号。
23.如权利要求12所述的具有输出偏移校正的金属氧化物半导体电流型逻辑电路，包括一耦合组件耦接于上述差动输入级的输入端，用以将上述输入信号耦接至上述差动输入级。
CN200510124730.3A 2005-02-23 2005-11-16 具有输出偏移校正的比较器与金属氧化物半导体逻辑电路 Active CN1758540B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/063,762 2005-02-23
US11/063,762 US7154294B2 (en) 2005-02-23 2005-02-23 Comparators capable of output offset calibration

Publications (2)

Publication Number Publication Date
CN1758540A CN1758540A (zh) 2006-04-12
CN1758540B true CN1758540B (zh) 2010-05-05

Family

ID=36703773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510124730.3A Active CN1758540B (zh) 2005-02-23 2005-11-16 具有输出偏移校正的比较器与金属氧化物半导体逻辑电路

Country Status (3)

Country Link
US (1) US7154294B2 (zh)
CN (1) CN1758540B (zh)
TW (1) TWI305084B (zh)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US7532065B2 (en) * 2005-07-12 2009-05-12 Agere Systems Inc. Analog amplifier having DC offset cancellation circuit and method of offset cancellation for analog amplifiers
US7560957B2 (en) * 2005-07-12 2009-07-14 Agere Systems Inc. High-speed CML circuit design
US7388406B2 (en) * 2005-07-12 2008-06-17 Agere Systems Inc. CML circuit devices having improved headroom
US8085067B1 (en) * 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
TWI350646B (en) * 2007-06-05 2011-10-11 O2Micro Int Ltd Frequency divider and latch circuit and frequency dividing method thereof
JP4384207B2 (ja) * 2007-06-29 2009-12-16 株式会社東芝 半導体集積回路
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
CN101610071B (zh) * 2008-06-19 2011-12-14 承景科技股份有限公司 前置放大器及其中校准偏移电压的方法
US20100001788A1 (en) * 2008-07-06 2010-01-07 Barth Jr John E System to evaluate charge pump outputs and associated methods
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
TWI425861B (zh) * 2010-04-13 2014-02-01 Leadtrend Tech Corp 校準裝置、方法及其多通道驅動電路及電流平衡方法
CN101902215B (zh) * 2010-08-02 2012-09-26 中颖电子股份有限公司 四输入端比较器
CN103762962B (zh) * 2014-01-03 2016-01-20 东南大学 一种低失调的预放大锁存比较器
CN104158517B (zh) * 2014-08-26 2016-08-31 深圳市华星光电技术有限公司 比较器
US9419593B2 (en) * 2014-10-07 2016-08-16 Freescale Semiconductor, Inc. Current mode logic circuit for high speed input/output applications
US20170230034A1 (en) * 2016-02-04 2017-08-10 Mediatek Inc. Comparator circuits
US10425052B2 (en) * 2017-11-07 2019-09-24 Texas Instruments Incorporated Differential input stages
US10789895B2 (en) * 2018-06-15 2020-09-29 Novatek Microelectronics Corp. Differential difference amplifier circuit having variable transconductance
TWI672002B (zh) * 2018-09-17 2019-09-11 創意電子股份有限公司 比較器電路系統
US10615750B1 (en) 2018-11-28 2020-04-07 Nxp B.V. Preamplifier circuit with floating transconductor
US10749508B1 (en) * 2019-07-30 2020-08-18 Faraday Technology Corp. Signal converter, duty-cycle corrector, and differential clock generator
US20220302943A1 (en) * 2021-03-16 2022-09-22 Intel Corporation Low power high sensitivity sense amplifier latch with complimentary outputs in reset mode
CN113643733B (zh) * 2021-08-17 2023-10-13 群联电子股份有限公司 信号调制装置、存储器存储装置及信号调制方法
CN113965086B (zh) * 2021-10-21 2023-09-05 中国电子科技集团公司第二十四研究所 一种多输入电流型pwm比较器电路
US11799461B1 (en) * 2022-12-07 2023-10-24 Winbond Electronics Corp. Memory device and slew rate detector
CN116781048B (zh) * 2023-08-24 2023-11-03 无锡英迪芯微电子科技股份有限公司 模拟域自校准高精度比较器及自校准方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2360427B (en) * 2000-03-14 2004-02-04 Power X Ltd Data transmission driver device
US6437599B1 (en) * 2000-11-06 2002-08-20 Xilinx, Inc. Programmable line driver
US6825707B2 (en) * 2003-03-10 2004-11-30 Infineon Technologies Ag Current mode logic (CML) circuit concept for a variable delay element

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
全文.

Also Published As

Publication number Publication date
TWI305084B (en) 2009-01-01
CN1758540A (zh) 2006-04-12
US20060186928A1 (en) 2006-08-24
TW200631317A (en) 2006-09-01
US7154294B2 (en) 2006-12-26

Similar Documents

Publication Publication Date Title
CN1758540B (zh) 具有输出偏移校正的比较器与金属氧化物半导体逻辑电路
US10079611B1 (en) Comparator and successive approximation analog-to-digital converter thereof
CN103023437B (zh) 一种校正失调电压的动态比较器
EP2498398B1 (en) Amplifier circuit and method
US10855265B2 (en) Comparison circuit
CN109379064B (zh) 一种电流比较器
US20140340145A1 (en) Signal processing circuit, resolver digital converter, and multipath nested mirror amplifier
US8497711B2 (en) Envelope detector and associated method
CN102624341B (zh) 差分接收器
US7639043B2 (en) LVDS receiver circuit
CN106849938B (zh) 一种输入缓冲器电路
CN107395162B (zh) 箝位电路及箝位电压的方法
CN103973274A (zh) 锁存比较器
US20170207864A1 (en) Low power buffer with gain boost
CN106067822B (zh) 一种高速高精度的cmos锁存比较器
CN102045044B (zh) 一种比较器和模数转换器
CN105183061A (zh) 一种电压缓冲器电路
US7872531B1 (en) Amplifier bias techniques
CN106951382B (zh) 支持ddr数据格式的lvds接收电路
CN111313871A (zh) 动态预放大电路和动态比较器
CN116224033A (zh) 全差分放大器的快速共模检测电路
US8456196B2 (en) High-speed comparator
CN111510090B (zh) 一种高压摆率和宽输出范围的运算放大器
EP3675358B1 (en) High-speed decision device
JP2008211808A (ja) レファレンス電圧発生回路とそれを用いた電圧増幅器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant