WO2019239537A1 - 分周回路、通信回路、及び集積回路 - Google Patents

分周回路、通信回路、及び集積回路 Download PDF

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WO2019239537A1
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英樹 加納
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株式会社ソシオネクスト
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Definitions

  • the present invention relates to a frequency divider circuit, a communication circuit, and an integrated circuit.
  • the divider circuit that divides the clock signal is generally configured using flip-flops. Further, a differential clock signal is used in a high-speed interface having a high operating frequency such as a serializer / deserializer (SerDes: Serializer / De-serializer).
  • the divider circuit can output a divided differential clock signal by dividing the single-phase clock signal using a flip-flop and generating an inverted signal using an inverter or the like if the frequency is low. It is.
  • the frequency dividing circuit receives the differential clock signal, divides it, and outputs the divided differential clock signal And often.
  • dividing a pair of differential clock signals using a differential flip-flop doubles the power consumption and satisfies timing constraints such as aligning the timing of the differential signals. It is not easy. Such a problem occurs when a differential clock signal is input and a frequency-divided differential clock signal is output by a frequency dividing circuit using a flip-flop.
  • An object of the present invention is to provide a frequency dividing circuit that can generate a high-frequency divided differential clock signal with high accuracy without inputting a differential clock signal.
  • One aspect of the frequency divider circuit includes a pair of input transistors each having a gate connected to a signal line to which a first voltage is supplied, and a pair of output nodes, and receives a single-phase clock signal. And a SR-type second latch circuit that has a set input and a reset input connected to a pair of output nodes of the first latch circuit and outputs a differential clock signal of the clock signal divided by two And have.
  • the first latch circuit alternately repeats amplification and reset according to the clock signal, and does not reset the node to which the drains of the pair of input transistors are connected.
  • the disclosed frequency dividing circuit can generate a high-frequency divided differential clock signal with high accuracy without inputting a differential clock signal.
  • FIG. 1 is a diagram illustrating a configuration example of a frequency dividing circuit according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a configuration example of the strong arm type latch circuit according to the present embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the SR latch circuit in the present embodiment.
  • FIG. 4 is a timing chart for explaining the operation of the frequency dividing circuit in the present embodiment.
  • FIG. 5 is a diagram showing another configuration example of the strong arm type latch circuit in the present embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of the integrated circuit in the present embodiment.
  • the Strong Arm type latch circuit is a circuit that alternately repeats amplification and reset (precharge) according to an input clock signal. Strong arm type latch circuit has a characteristic that if it does not properly reset each node in the circuit, such as by providing a reset circuit, it will be easier to output data opposite to the previously output data during amplification. There is.
  • FIG. 1 is a diagram illustrating a configuration example of a frequency dividing circuit according to an embodiment of the present invention.
  • the frequency dividing circuit in this embodiment includes a strong arm type latch circuit 11 and an SR (Set-Reset) latch circuit 12.
  • a predetermined reference voltage REF is input to a reference voltage input terminal (REF), and a single-phase clock signal CLK is input to a clock input terminal (CLK). Further, the strong arm type latch circuit 11 outputs a signal SG1 from the first data output terminal (OUTP: positive phase data output terminal) and from the second data output terminal (OUTM: negative phase data output terminal). The signal SG2 is output.
  • the reference voltage input terminal (REF) corresponds to the positive phase and negative phase data input terminals (INP, INM) in the normal strong arm type latch circuit.
  • the reference voltage REF is a DC voltage, and is ⁇ (high potential VDD of the power supply voltage) ⁇ 0.2 ⁇ V in this example, for example.
  • the strong arm type latch circuit 11 alternately repeats amplification and reset (precharge) according to the clock signal CLK input via the clock input terminal (CLK).
  • the strong arm latch circuit 11 has an amplification period when the input clock signal CLK is at a high level, and a reset (precharge) period when the input clock signal CLK is at a low level.
  • the signal SG1 output from the strong arm type latch circuit 11 is input to the set input terminal (/ S, inverted input), and the strong arm type latch circuit 11 is input to the reset input terminal (/ R, inverted input).
  • the signal SG2 output from is input.
  • the SR latch circuit 12 outputs a pair of clock signals CKO and CKOX, which are differential clock signals, from the data output terminals (Q, QX).
  • one clock signal CKO in the differential clock signal is output from the first data output terminal (Q)
  • the other clock signal CKOX in the differential clock signal is output from the second data output terminal (QX). Shall be output.
  • the SR latch circuit 12 outputs a signal corresponding to the signal SG1 input via the set input terminal (/ S, inverted input) and the signal SG2 input via the reset input terminal (/ R, inverted input). Output from terminals (Q, QX).
  • the SR latch circuit 12 holds the output of the data output terminals (Q, QX) when the signals SG1 and SG2 are both at a high level.
  • the SR latch circuit 12 sets the signal CKO that is output from the first data output terminal (Q) to the high level and the second data output terminal (QX ) Is set to a low level.
  • the SR latch circuit 12 sets the signal CKO output from the first data output terminal (Q) to a low level and sets the second data output terminal (QX ) To output the signal CKOX to high level.
  • FIG. 2 is a diagram showing a configuration example of the strong arm type latch circuit 11 in the present embodiment.
  • the strong arm type latch circuit 11 in this embodiment includes N-channel transistors TR21, TR22, TR23, TR24, TR29, P-channel transistors TR25, TR26, TR27, TR28, and resistors R21, R22.
  • N-channel type transistors TR21 and TR22 are a pair of input transistors in the strong arm type latch circuit 11.
  • the N-channel transistor TR21 has a source connected to the drain of the N-channel transistor TR29, a gate connected to a signal line to which the reference voltage REF is supplied via the resistor R21, and a drain connected to the source of the N-channel transistor TR23.
  • the N-channel transistor TR22 has a source connected to the drain of the N-channel transistor TR29, a gate connected to a signal line to which the reference voltage REF is supplied via the resistor R22, and a drain connected to the N-channel transistor TR24. Connected to the source.
  • the strong arm latch circuit 11 corresponds to normal data input, and receives the same reference voltage REF instead of differential data.
  • the resistors R21 and R22 have high resistance values so that the impedance of the nodes NDIP and NDIM to which the gates of the transistors TR21 and TR22 are connected becomes sufficiently large.
  • the P-channel transistor TR25 has a source connected to a power supply line to which a first potential (a high potential VDD in the power supply voltage) is supplied, and a drain connected to the drain of the N-channel transistor TR23.
  • the P-channel transistor TR26 has a source connected to the power supply line to which the first potential (the high potential VDD in the power supply voltage) is supplied, and a drain connected to the drain of the N-channel transistor TR24.
  • the gate of the N-channel transistor TR23 and the gate of the P-channel transistor TR25 are connected to a connection point (output node NDOP) between the drain of the N-channel transistor TR24 and the drain of the P-channel transistor TR26.
  • the gate of the N-channel transistor TR24 and the gate of the P-channel transistor TR26 are connected to a connection point (output node NDOM) between the drain of the N-channel transistor TR23 and the drain of the P-channel transistor TR25.
  • a first inverter composed of an N-channel transistor TR23 and a P-channel transistor TR25 and a second inverter composed of an N-channel transistor TR24 and a P-channel transistor TR26 have one input terminal It is cross-connected so that the other output terminal is connected.
  • connection point (output node NDOM) between the drain of the N-channel transistor TR23 and the drain of the P-channel transistor TR25 is connected to a second data output terminal (OUTM: negative phase data output terminal).
  • a connection point (output node NDOP) between the drain of the N-channel transistor TR24 and the drain of the P-channel transistor TR26 is connected to a first data output terminal (OUTP: positive phase data output terminal).
  • the P-channel transistor TR27 has a source connected to a power supply line to which a first potential (a high potential VDD in the power supply voltage) is supplied, a gate connected to a clock input terminal (CLK), and a drain connected to the N-channel transistor TR23. Connected to a connection point (output node NDOM) between the drain and the drain of P-channel transistor TR25.
  • the source is connected to the power supply line to which the first potential (the high potential VDD in the power supply voltage) is supplied
  • the gate is connected to the clock input terminal (CLK)
  • the drain is the N-channel type.
  • the transistor TR24 is connected to a connection point (output node NDOP) between the drain of the transistor TR24 and the drain of the P-channel transistor TR26.
  • the transistors TR27 and TR28 are controlled to be turned on / off according to the clock signal CLK input to the gate, turned off during the amplification period, and turned on during the reset period to set the potentials of the output nodes NDOP and NDOM to the first potential. It works like this. That is, the transistors TR27 and TR28 reset (precharge) the potentials of the output nodes NDOP and NDOM to the first potential (high potential VDD in the power supply voltage) during the reset period.
  • the source is connected to a power supply line to which a second potential (low potential in the power supply voltage, for example, ground) is supplied, and the gate is a clock input terminal ( CLK).
  • CLK clock input terminal
  • a node for resetting (precharging) a node (node corresponding to nodes NDP and NDM shown in FIG. 2) to which a drain of an input transistor is connected to a predetermined potential. It has a circuit.
  • a circuit for resetting (precharging) the nodes NDP and NDM in order to leave the previous amplification result without resetting the nodes NDP and NDM. Is not provided.
  • FIG. 3 is a diagram showing a configuration example of the SR latch circuit 12 in the present embodiment.
  • the SR latch circuit 12 in the present embodiment includes NAND operation circuits (NAND circuits) 31 and 32.
  • the NAND circuit 31 has a first input terminal connected to the set input terminal (/ S, inverting input) and a second input terminal connected to the output terminal of the NAND circuit 32.
  • the NAND circuit 32 has a first input terminal connected to the reset input terminal (/ R, inverting input) and a second input terminal connected to the output terminal of the NAND circuit 31.
  • the output terminal of the NAND circuit 31 is connected to the first data output terminal (Q), and the output terminal of the NAND circuit 32 is connected to the second data output terminal (QX).
  • FIG. 4 is a timing chart for explaining the operation of the frequency dividing circuit in the present embodiment.
  • the time when the input single-phase clock signal CLK is at a high level is the amplification period in the strong arm type latch circuit 11, and the transistors TR27 and TR28 are turned off and the transistor TR29 is turned on.
  • the input single-phase clock signal CLK is at a low level is a reset (precharge) period in the strong arm type latch circuit 11, the transistors TR27 and TR28 are turned on and the transistor TR29 is turned off.
  • the potential of the signal SG1 is higher than the potential of the signal SG2, that is, in the strong arm type latch circuit 11, the potential of the output node NDOP is higher than the potential of the output node NDOM.
  • the clock signal CLK changes from the high level to the low level at time T40
  • the strong arm type latch circuit 11 enters the reset period.
  • the transistors TR27 and TR28 are turned on, and the transistor TR29 is turned off. Therefore, the output nodes NDOM and NDOP are connected to the power supply line to which the first potential (the high potential VDD in the power supply voltage) is supplied via the transistors TR27 and TR28.
  • the node NDM is precharged before the node NDP. Thereafter, when the output node NDOM becomes high level, the transistor TR24 is turned on, and the node NDP is precharged. Since the potential of the node NDP is lower than the potential of the node NDM in the amplification period before this reset period (before time T40), the capacitance between the gate and drain of the transistor TR22 is increased when the node NDP is precharged.
  • the amount of the node NDIM raised to a high potential is large, and the potential of the node NDIM (the gate of the transistor TR22) becomes higher than the potential of the node NDIP (the gate of the transistor TR21). That is, the magnitude relation of the input potential is inverted between the node NDIM (the gate of the transistor TR22) and the node NDIP (the gate of the transistor TR21) before this reset period.
  • the potential of the signal SG2 output from the strong arm type latch circuit 11 rises and the logic level changes from low level to high level.
  • the SR latch circuit 12 holds the output and continues to output the low level as the clock signal CKO in the differential clock signal.
  • the high level is continuously output as the clock signal CKOX in the differential clock signal.
  • the clock signal CLK changes from the low level to the high level at time T40 while the potential of the node NDIM (the gate of the transistor TR22) is higher than the potential of the node NDIP (the gate of the transistor TR21). Then, the strong arm type latch circuit 11 enters an amplification period. In the strong arm type latch circuit 11, in the amplification period, the transistors TR27 and TR28 are turned off and the transistor TR29 is turned on. Then, the potential difference between the gates of the transistors TR21 and TR22 which are input transistors is amplified.
  • the potential of the output node NDOP that is, the strong arm latch circuit 11 is output in the amplification period.
  • the potential of the signal SG1 decreases.
  • the logic level of the signal SG1 output from the strong arm latch circuit 11 changes from the high level to the low level.
  • the signal SG1 output from the strong arm type latch circuit 11 is at a low level and the signal SG2 is at a high level, so that the SR latch circuit 12 outputs a high level as the clock signal CKO in the differential clock signal.
  • a low level is output as the clock signal CKOX in the dynamic clock signal.
  • the node NDIP Since the potential of the node NDM is lower than the potential of the node NDP in the amplification period before the reset period, when the node NDM is precharged, the node NDIP is connected via the gate-drain capacitance of the transistor TR21. The amount raised to a high potential is large, and the potential of the node NDIP (gate of the transistor TR21) becomes higher than the potential of the node NDIM (gate of the transistor TR22). Also in this reset period, the magnitude relation of the input potential is inverted between the node NDIP (the gate of the transistor TR21) and the node NDIM (the gate of the transistor TR22) compared to before the reset period.
  • the signal SG1 output from the strong arm type latch circuit 11 rises and changes from low level to high level.
  • the SR latch circuit 12 continues to output the high level as the clock signal CKO in the differential clock signal, and the differential clock signal Continues to output a low level as the clock signal CKOX at.
  • the clock signal CLK changes from the low level to the high level at time T44 in a state where the potential of the node NDIP (the gate of the transistor TR21) is higher than the potential of the node NDIM (the gate of the transistor TR22). Then, the strong arm type latch circuit 11 again enters the amplification period.
  • the output node whose logic level changes from the previous amplification period is switched in the amplification period.
  • the potential of the output node NDOM that is, the potential of the signal SG2 output from the strong arm type latch circuit 11 decreases.
  • the SR latch circuit 12 outputs low level as the clock signal CKO in the differential clock signal. The high level is output as the clock signal CKOX in the differential clock signal.
  • the potential of the signal SG1 is again higher than the potential of the signal SG2, that is, the potential of the output node NDOP is higher than the potential of the output node NDOM in the strong arm type latch circuit 11, and at time T46, the clock signal CLK is changed from the high level.
  • the strong arm type latch circuit 11 enters a reset period. In this reset period, similarly to the reset period from time T40, the potential of the node NDIM (the gate of the transistor TR22) becomes higher than the potential of the node NDIP (the gate of the transistor TR21).
  • the strong arm type latch circuit 11 When the potential of the node NDIM (the gate of the transistor TR22) is higher than the potential of the node NDIP (the gate of the transistor TR21) and the clock signal CLK changes from the low level to the high level at the time T47, the strong arm type latch circuit 11 It becomes an amplification period. In this amplification period, similarly to the amplification period from time T41, the potential of the output node NDOP, that is, the potential of the signal SG1 output from the strong arm type latch circuit 11 decreases. At time T48, when the signal SG1 output from the strong arm type latch circuit 11 becomes low level and the signal SG2 becomes high level, the SR latch circuit 12 outputs a high level as the clock signal CKO in the differential clock signal. The low level is output as the clock signal CKOX in the differential clock signal.
  • the frequency dividing circuit in the present embodiment generates and outputs the differential clock signals CKO and CKOX having a frequency divided by 2 based on the input single-phase clock signal CLK.
  • a differential clock signal divided by two is generated based on a single-phase clock signal without inputting a differential clock signal, so that it is simple without increasing power consumption.
  • a high-frequency divided differential clock signal with high accuracy can be generated with a circuit configuration.
  • the node NDIP (the gate of the transistor TR21) and the node NDIM (the gate of the transistor TR22) are opposite to the previous ones.
  • a frequency dividing operation is realized by utilizing the potential difference. Therefore, if the frequency of the clock signal CLK is too low, the reset period becomes long, and the potential difference between the node NDIP (the gate of the transistor TR21) and the node NDIM (the gate of the transistor TR22) disappears, and normal division is performed. The operation cannot be performed.
  • the lower limit of the frequency at which this frequency division operation is possible is determined by the time constants of the input transistors TR21 and TR22 in the strong arm latch circuit 11, that is, the resistance values of the resistors R21 and R22 and the capacitance values of the gate capacitances of the transistors TR21 and TR22.
  • the lower limit value of the frequency at which the frequency dividing operation can be performed is 1.59 GHz.
  • the lower limit of the frequency at which the frequency dividing operation can be performed is 15.9 MHz. It becomes.
  • the upper limit of the target clock signal is related to the current gain cutoff frequency fT, which is one of the indexes representing the high frequency performance of the transistor.
  • the process technology is 16 nm FF
  • the upper limit of the clock signal targeted by the frequency divider in this embodiment is It becomes about 15 GHz.
  • a strong arm type latch circuit in which the N-channel type transistors TR21 and TR22 are a pair of input transistors is shown as an example of the strong arm type latch circuit included in the frequency divider, but as shown in FIG.
  • a configuration using a strong arm type latch circuit in which the P-channel transistors TR51 and TR52 are a pair of input transistors is also possible.
  • FIG. 5 is a diagram showing another configuration example of the strong arm type latch circuit in the present embodiment.
  • the strong arm type latch circuit shown in FIG. 5 includes P-channel transistors TR51, TR52, TR53, TR54, TR59, N-channel transistors TR55, TR56, TR57, TR58, and resistors R51, R52.
  • the P-channel transistor TR51 has a source connected to the drain of the P-channel transistor TR59, a gate connected to a reference voltage input terminal (REF) via a resistor R51 having a sufficiently large resistance value, and a drain connected to the P-channel transistor TR51. Connected to the source of TR53.
  • the P-channel transistor TR52 has a source connected to the drain of the P-channel transistor TR59, a gate connected to the reference voltage input terminal (REF) via a resistor R52 having a sufficiently large resistance value, and a drain connected to the P-channel transistor TR52. It is connected to the source of channel type transistor TR54.
  • the N-channel transistor TR55 has a source connected to a power supply line to which a first potential (low potential in the power supply voltage, for example, ground) is supplied, and a drain connected to the drain of the P-channel transistor TR53.
  • the N-channel transistor TR56 has a source connected to a power supply line to which a first potential (low potential in the power supply voltage, for example, ground) is supplied, and a drain connected to the drain of the P-channel transistor TR54.
  • the gate of the P-channel transistor TR53 and the gate of the N-channel transistor TR55 are connected to a connection point (output node NDOP) between the drain of the P-channel transistor TR54 and the drain of the N-channel transistor TR56.
  • the gate of the P-channel transistor TR54 and the gate of the N-channel transistor TR56 are connected to a connection point (output node NDOM) between the drain of the P-channel transistor TR53 and the drain of the N-channel transistor TR55. That is, the first inverter composed of the P-channel transistor TR53 and the N-channel transistor TR55 and the second inverter composed of the P-channel transistor TR54 and the N-channel transistor TR56 are cross-connected. .
  • connection point (output node NDOM) between the drain of the P-channel transistor TR53 and the drain of the N-channel transistor TR55 is connected to the second data output terminal (OUTM: negative phase data output terminal).
  • a connection point (output node NDOP) between the drain of the P-channel transistor TR54 and the drain of the N-channel transistor TR56 is connected to a first data output terminal (OUTP: positive phase data output terminal).
  • the N-channel transistor TR57 has a source connected to a power supply line to which a first potential (low potential in the power supply voltage, for example, ground) is supplied, a gate connected to a clock input terminal (CLK), and a drain connected to a P-channel transistor. It is connected to a connection point (output node NDOM) between the drain of TR53 and the drain of N-channel transistor TR55.
  • a first potential low potential in the power supply voltage, for example, ground
  • CLK clock input terminal
  • NDOM connection point between the drain of TR53 and the drain of N-channel transistor TR55.
  • the N-channel transistor TR58 has a source connected to a power supply line to which a first potential (low potential in the power supply voltage, for example, ground) is supplied, a gate connected to a clock input terminal (CLK), and a drain connected to P It is connected to a connection point (output node NDOP) between the drain of channel type transistor TR54 and the drain of N channel type transistor TR56.
  • a first potential low potential in the power supply voltage, for example, ground
  • CLK clock input terminal
  • P It is connected to a connection point (output node NDOP) between the drain of channel type transistor TR54 and the drain of N channel type transistor TR56.
  • the transistors TR57 and TR58 are on / off controlled in accordance with the clock signal CLK input to the gate, and are turned off during the amplification period and turned on during the reset period to set the potentials of the output nodes NDOP and NDOM to the first potential. It works like this. That is, the transistors TR57 and TR58 reset (precharge) the potentials of the output nodes NDOP and NDOM to the first potential (low potential in the power supply voltage, for example, ground) during the reset period.
  • the source is connected to a power supply line to which a second potential (a high potential VDD in the power supply voltage) is supplied, and the gate is a clock input terminal (CLK). Connected to.
  • the P-channel transistor TR59 is on / off controlled according to the clock signal CLK input to the gate, and is turned off during the reset period and turned on during the amplification period to operate as a current source.
  • the amplification period is set when the clock signal CLK is at a low level
  • the reset (precharge) period is set when the clock signal CLK is at a high level.
  • the present invention is not limited to this, and an SR latch circuit having an arbitrary circuit configuration is applied. Can do. Further, the circuit is not limited to the SR latch circuit, and may be a circuit that latches an output signal during the amplification period of the strong arm type latch circuit, shapes the waveform, and outputs it.
  • FIG. 6 is a diagram showing a configuration example of the integrated circuit in the present embodiment.
  • the integrated circuit 600 according to the present embodiment includes a transmission processing circuit 610, a reception processing circuit 620, a phase locked loop (PLL) circuit 630, and signal processing circuits 640 and 650.
  • PLL phase locked loop
  • the transmission processing circuit 610 includes a multiplexer 611 and an equalizer circuit 612.
  • the multiplexer 611 converts the parallel signal TXIN output from the signal processing circuit 640 into a serial signal using the differential clock signals CKO and CKOX supplied from the PLL circuit 630.
  • the equalizer circuit 612 shapes the voltage waveform of the serial signal output from the multiplexer 611 and outputs it as differential output serial signals TXOUT and TXOUTX. That is, the transmission processing circuit 610 has a function of a serializer circuit, converts an input parallel signal into a serial signal, and outputs the serial signal.
  • the reception processing circuit 620 includes a front-end circuit 621 and a clock data recovery (CDR) circuit 625, and realizes a function of a deserializer circuit that converts an input serial signal into a parallel signal.
  • the front end circuit 621 includes an equalizer circuit 622, a determination circuit 623, and a demultiplexer 624.
  • the equalizer circuit 622 receives the differential input serial signals RXIN and RXINX transmitted through the transmission path or the like.
  • the determination circuit 623 determines the sign (data) of the input serial signal received by the equalizer circuit 622 using the multiphase clock signal supplied from the CDR circuit 625.
  • the demultiplexer 624 converts the output from the determination circuit 623 into a parallel signal RXOUT and outputs the parallel signal RXOUT.
  • the CDR circuit 625 generates the above-described multiphase clock by appropriately controlling the phases of the differential clock signals CKO and CKOX output from the PLL circuit based on the parallel signal RXOUT received from the demultiplexer 624.
  • the PLL circuit 630 includes the frequency divider in the above-described embodiment.
  • the PLL circuit 630 generates and outputs a clock signal to be supplied to each circuit 610, 620, 640, 650 in the integrated circuit based on the input single-phase clock signal CLK.
  • the PLL circuit 630 generates and outputs the differential clock signals CKO and CKOX divided by two based on the input single-phase clock signal CLK.
  • the signal processing circuit 640 performs processing related to a signal output to the transmission processing circuit 610, and the parallel signal TXIN is transmitted to the transmission processing circuit 610 by the flip-flop 641 that operates with the clock signal supplied from the PLL circuit 630. Output.
  • the signal processing circuit 650 includes a logic circuit that performs processing by receiving the parallel signal RXOUT from the reception processing circuit 620.
  • the signal processing circuit 650 takes in the parallel signal RXOUT output from the reception processing circuit 620 by a flip-flop 651 that operates with the clock signal supplied from the PLL circuit 630.
  • FIG. 6 an integrated circuit having both a transmission function and a reception function is shown as an example.
  • the integrated circuit in this embodiment may have only one of a transmission function and a reception function.
  • a frequency dividing circuit capable of generating a high-frequency frequency-divided differential clock signal with a simple circuit configuration without inputting a differential clock signal.

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Abstract

第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、単相のクロック信号が入力される第１のラッチ回路（１１）と、第１のラッチ回路の一対の出力ノードにセット入力及びリセット入力が接続され、クロック信号の２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有する。第１のラッチ回路は、クロック信号に応じて増幅とリセットとを交互に繰り返し、リセットでは、一対の入力トランジスタのドレインが接続されたノードのリセットを行わないようにして、分周回路への差動クロック信号の入力なしで、精度の良い高周波の分周差動クロック信号を生成可能にする。

Description

分周回路、通信回路、及び集積回路
　本発明は、分周回路、通信回路、及び集積回路に関する。
　クロック信号を分周する分周回路は、一般的にフリップフロップを用いて構成される。また、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer/De-serializer）等の動作周波数が高い高速インターフェースでは、差動クロック信号が用いられる。分周回路は、低周波数であれば、フリップフロップを用いて単相のクロック信号を分周し、さらにインバータ等を用いて反転信号を生成することで、分周した差動クロック信号を出力可能である。
　一方、高周波数では、周期に対するインバータ等による遅延が相対的に大きくなるため、分周回路は、差動クロック信号を受けて、それを分周し、分周した差動クロック信号を出力する構成とすることが多い。しかしながら、差動クロック信号における一対の信号を、差動フリップフロップを用いて分周すると、消費電力が約２倍になってしまうとともに、差動信号のタイミングを揃えるなどタイミング的な制約を満たすことも容易ではない。フリップフロップを用いた分周回路で、差動クロック信号を入力し、分周した差動クロック信号を出力する場合、このような問題が生じる。
　また、入力されるクロック信号に応じて、増幅とリセット（プリチャージ）とを交互に繰り返すストロングアーム（Ｓｔｒｏｎｇ　ＡＲＭ）型ラッチ回路が知られている（例えば、特許文献１、２参照）。
米国特許出願公開第２０１７／００８５４０３号明細書 米国特許出願公開第２０１７／００４０９８３号明細書
　本発明の目的は、差動クロック信号を入力しなくとも、精度の良い高周波の分周差動クロック信号を生成することができる分周回路を提供することにある。
　分周回路の一態様は、第１電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、単相のクロック信号が入力される第１のラッチ回路と、第１のラッチ回路の一対の出力ノードにセット入力及びリセット入力が接続され、クロック信号の２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有する。第１のラッチ回路は、クロック信号に応じて増幅とリセットとを交互に繰り返し、リセットでは、一対の入力トランジスタのドレインが接続されたノードのリセットを行わない。
　開示の分周回路は、差動クロック信号の入力なしで、精度の良い高周波の分周差動クロック信号を生成することができる。
図１は、本発明の実施形態における分周回路の構成例を示す図である。 図２は、本実施形態におけるストロングアーム型ラッチ回路の構成例を示す図である。 図３は、本実施形態におけるＳＲラッチ回路の構成例を示す図である。 図４は、本実施形態における分周回路の動作を説明するタイミングチャートである。 図５は、本実施形態におけるストロングアーム型ラッチ回路の他の構成例を示す図である。 図６は、本実施形態における集積回路の構成例を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　ストロングアーム（Ｓｔｒｏｎｇ　ＡＲＭ）型ラッチ回路は、入力されるクロック信号に応じて、増幅とリセット（プリチャージ）とを交互に繰り返す回路である。ストロングアーム型ラッチ回路は、リセット回路を設けるなどして回路内の各ノードのリセットを適切に行わないと、増幅時に、前に出力していたデータとは逆のデータを出力しやすくなるという特性がある。
　以下に説明する本発明の実施形態では、前に出力していたデータとは逆のデータを出力しやすいことを利用して、ストロングアーム型ラッチ回路の出力をトグル動作させ、分周回路としての機能を実現する。図１は、本発明の一実施形態における分周回路の構成例を示す図である。本実施形態における分周回路は、ストロングアーム型ラッチ回路１１及びＳＲ（Ｓｅｔ－Ｒｅｓｅｔ：セット・リセット）ラッチ回路１２を有する。
　ストロングアーム型ラッチ回路１１は、参照電圧入力端子（ＲＥＦ）に所定の参照電圧ＲＥＦが入力され、クロック入力端子（ＣＬＫ）に単相のクロック信号ＣＬＫが入力される。また、ストロングアーム型ラッチ回路１１は、第１のデータ出力端子（ＯＵＴＰ：正相のデータ出力端子）から信号ＳＧ１を出力し、第２のデータ出力端子（ＯＵＴＭ：負相のデータ出力端子）から信号ＳＧ２を出力する。
　ここで、本実施形態におけるストロングアーム型ラッチ回路１１において、参照電圧入力端子（ＲＥＦ）が、通常のストロングアーム型ラッチ回路における正相及び負相のデータ入力端子（ＩＮＰ、ＩＮＭ）に対応する。また、参照電圧ＲＥＦは、直流電圧であり、本例では例えば｛（電源電圧の高電位ＶＤＤ）－０．２｝Ｖである。
　ストロングアーム型ラッチ回路１１は、クロック入力端子（ＣＬＫ）を介して入力されるクロック信号ＣＬＫに応じて、増幅とリセット（プリチャージ）とを交互に繰り返す。ストロングアーム型ラッチ回路１１は、入力されるクロック信号ＣＬＫがハイレベルのときに増幅期間となり、入力されるクロック信号ＣＬＫがローレベルのときにリセット（プリチャージ）期間となる。
　ＳＲラッチ回路１２は、セット入力端子（/Ｓ、反転入力）にストロングアーム型ラッチ回路１１から出力される信号ＳＧ１が入力され、リセット入力端子（/Ｒ、反転入力）にストロングアーム型ラッチ回路１１から出力される信号ＳＧ２が入力される。また、ＳＲラッチ回路１２は、データ出力端子（Ｑ、ＱＸ）から差動クロック信号である一対のクロック信号ＣＫＯ、ＣＫＯＸを出力する。本実施形態では、第１のデータ出力端子（Ｑ）から差動クロック信号における一方のクロック信号ＣＫＯを出力し、第２のデータ出力端子（ＱＸ）から差動クロック信号における他方のクロック信号ＣＫＯＸを出力するものとする。
　ＳＲラッチ回路１２は、セット入力端子（/Ｓ、反転入力）を介して入力される信号ＳＧ１及びリセット入力端子（/Ｒ、反転入力）を介して入力される信号ＳＧ２に応じた信号をデータ出力端子（Ｑ、ＱＸ）から出力する。ＳＲラッチ回路１２は、信号ＳＧ１、ＳＧ２がともにハイレベルである場合、データ出力端子（Ｑ、ＱＸ）の出力を保持する。また、ＳＲラッチ回路１２は、信号ＳＧ１がローレベルかつ信号ＳＧ２がハイレベルである場合、第１のデータ出力端子（Ｑ）から出力する信号ＣＫＯをハイレベルにし、第２のデータ出力端子（ＱＸ）から出力する信号ＣＫＯＸをローレベルにする。また、ＳＲラッチ回路１２は、信号ＳＧ１がハイレベルかつ信号ＳＧ２がローレベルである場合、第１のデータ出力端子（Ｑ）から出力する信号ＣＫＯをローレベルにし、第２のデータ出力端子（ＱＸ）から出力する信号ＣＫＯＸをハイレベルにする。
　図２は、本実施形態におけるストロングアーム型ラッチ回路１１の構成例を示す図である。本実施形態におけるストロングアーム型ラッチ回路１１は、Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２、ＴＲ２３、ＴＲ２４、ＴＲ２９、Ｐチャネル型トランジスタＴＲ２５、ＴＲ２６、ＴＲ２７、ＴＲ２８、及び抵抗Ｒ２１、Ｒ２２を有する。
　Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２は、ストロングアーム型ラッチ回路１１における一対の入力トランジスタである。Ｎチャネル型トランジスタＴＲ２１は、ソースがＮチャネル型トランジスタＴＲ２９のドレインに接続され、ゲートが抵抗Ｒ２１を介して参照電圧ＲＥＦが供給される信号線に接続され、ドレインがＮチャネル型トランジスタＴＲ２３のソースに接続される。同様に、Ｎチャネル型トランジスタＴＲ２２は、ソースがＮチャネル型トランジスタＴＲ２９のドレインに接続され、ゲートが抵抗Ｒ２２を介して参照電圧ＲＥＦが供給される信号線に接続され、ドレインがＮチャネル型トランジスタＴＲ２４のソースに接続される。
　このように本実施形態におけるストロングアーム型ラッチ回路１１は、通常のデータ入力に対応するものとして、差動データではなく、それぞれ同じ参照電圧ＲＥＦが入力される。ここで、抵抗Ｒ２１、Ｒ２２は、トランジスタＴＲ２１、ＴＲ２２のゲートが接続されたノードＮＤＩＰ、ＮＤＩＭのインピーダンスが十分に大きくなるように、高抵抗値を有している。
　Ｐチャネル型トランジスタＴＲ２５は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ドレインがＮチャネル型トランジスタＴＲ２３のドレインに接続される。同様に、Ｐチャネル型トランジスタＴＲ２６は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ドレインがＮチャネル型トランジスタＴＲ２４のドレインに接続される。また、Ｎチャネル型トランジスタＴＲ２３のゲート及びＰチャネル型トランジスタＴＲ２５のゲートが、Ｎチャネル型トランジスタＴＲ２４のドレインとＰチャネル型トランジスタＴＲ２６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。同様に、Ｎチャネル型トランジスタＴＲ２４のゲート及びＰチャネル型トランジスタＴＲ２６のゲートが、Ｎチャネル型トランジスタＴＲ２３のドレインとＰチャネル型トランジスタＴＲ２５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。
　すなわち、Ｎチャネル型トランジスタＴＲ２３及びＰチャネル型トランジスタＴＲ２５で構成される第1のインバータと、Ｎチャネル型トランジスタＴＲ２４及びＰチャネル型トランジスタＴＲ２６で構成される第２のインバータとが、一方の入力端と他方の出力端とが接続されるよう交差接続されている。
　また、Ｎチャネル型トランジスタＴＲ２３のドレインとＰチャネル型トランジスタＴＲ２５のドレインとの接続点（出力ノードＮＤＯＭ）が、第２のデータ出力端子（ＯＵＴＭ：負相のデータ出力端子）に接続される。Ｎチャネル型トランジスタＴＲ２４のドレインとＰチャネル型トランジスタＴＲ２６のドレインとの接続点（出力ノードＮＤＯＰ）が、第１のデータ出力端子（ＯＵＴＰ：正相のデータ出力端子）に接続される。
　Ｐチャネル型トランジスタＴＲ２７は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＮチャネル型トランジスタＴＲ２３のドレインとＰチャネル型トランジスタＴＲ２５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。同様に、Ｐチャネル型トランジスタＴＲ２８は、ソースが第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＮチャネル型トランジスタＴＲ２４のドレインとＰチャネル型トランジスタＴＲ２６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。
　トランジスタＴＲ２７、ＴＲ２８は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、増幅期間にはオフし、リセット期間にはオンして出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位にするよう動作する。すなわち、トランジスタＴＲ２７、ＴＲ２８は、リセット期間に出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位（電源電圧における高電位ＶＤＤ）にリセット（プリチャージ）する。
　ドレインにトランジスタＴＲ２１、ＴＲ２２のソースが接続されたＮチャネル型トランジスタＴＲ２９は、ソースが第２電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続される。Ｎチャネル型トランジスタＴＲ２９は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、リセット期間にはオフし、増幅期間にはオンして電流源として動作する。
　なお、一般的なストロングアーム型ラッチ回路では、入力トランジスタのドレインが接続されるノード（図２に示したノードＮＤＰ、ＮＤＭに対応するノード）を所定の電位にリセット（プリチャージ）するためのリセット回路を有している。それに対して、本実施形態におけるストロングアーム型ラッチ回路１１では、ノードＮＤＰ、ＮＤＭに対するリセットを行わずに、前の増幅結果を残すために、ノードＮＤＰ、ＮＤＭをリセット（プリチャージ）するための回路は設けていない。
　図３は、本実施形態におけるＳＲラッチ回路１２の構成例を示す図である。本実施形態におけるＳＲラッチ回路１２は、否定論理積演算回路（ＮＡＮＤ回路）３１、３２を有する。ＮＡＮＤ回路３１は、第１の入力端がセット入力端子（/Ｓ、反転入力）に接続され、第２の入力端がＮＡＮＤ回路３２の出力端と接続される。ＮＡＮＤ回路３２は、第１の入力端がリセット入力端子（/Ｒ、反転入力）に接続され、第２の入力端がＮＡＮＤ回路３１の出力端と接続される。また、ＮＡＮＤ回路３１の出力端は第１のデータ出力端子（Ｑ）に接続され、ＮＡＮＤ回路３２の出力端は第２のデータ出力端子（ＱＸ）に接続される。
　次に、本実施形態における分周回路の動作について説明する。図４は、本実施形態における分周回路の動作を説明するタイミングチャートである。入力される単相のクロック信号ＣＬＫがハイレベルであるときがストロングアーム型ラッチ回路１１での増幅期間であり、トランジスタＴＲ２７、ＴＲ２８がオフし、トランジスタＴＲ２９がオンする。また、入力される単相のクロック信号ＣＬＫがローレベルであるときがストロングアーム型ラッチ回路１１でのリセット（プリチャージ）期間であり、トランジスタＴＲ２７、ＴＲ２８がオンし、トランジスタＴＲ２９がオフする。
　ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１、ＳＧ２について、信号ＳＧ１の電位が信号ＳＧ２の電位より高い、すなわちストロングアーム型ラッチ回路１１において出力ノードＮＤＯＰの電位が出力ノードＮＤＯＭの電位より高い状態である時刻Ｔ４０に、クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ストロングアーム型ラッチ回路１１はリセット期間となる。ストロングアーム型ラッチ回路１１は、リセット期間では、トランジスタＴＲ２７、ＴＲ２８がオンし、トランジスタＴＲ２９がオフする。したがって、出力ノードＮＤＯＭ、ＮＤＯＰは、トランジスタＴＲ２７、ＴＲ２８を介して第１電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続される。
　この時刻Ｔ４０の時点で、トランジスタＴＲ２３がオンしており、トランジスタＴＲ２４がオフしているため、ノードＮＤＭがノードＮＤＰより先にプリチャージされる。その後、出力ノードＮＤＯＭがハイレベルになることによって、トランジスタＴＲ２４がオンし、ノードＮＤＰがプリチャージされる。このリセット期間の前（時刻Ｔ４０以前）の増幅期間でノードＮＤＰの電位がノードＮＤＭの電位より低くなっているため、ノードＮＤＰがプリチャージされるときに、トランジスタＴＲ２２のゲート－ドレイン間の容量を介してノードＮＤＩＭが高い電位に上げられる量が大きく、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高くなる。すなわち、このリセット期間の前に対して、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）とノードＮＤＩＰ（トランジスタＴＲ２１のゲート）との間で、入力される電位の大小関係が反転する。
　なお、時刻Ｔ４０からのリセット期間において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ２の電位が上昇して、論理レベルがローレベルからハイレベルになる。しかし、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１、ＳＧ２がともにハイレベルであるので、ＳＲラッチ回路１２は出力を保持し、差動クロック信号におけるクロック信号ＣＫＯとしてローレベルを出力し続け、差動クロック信号におけるクロック信号ＣＫＯＸとしてハイレベルを出力し続ける。
　そして、ストロングアーム型ラッチ回路１１において、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高い状態で、時刻Ｔ４０にクロック信号ＣＬＫがローレベルからハイレベルに変化すると、ストロングアーム型ラッチ回路１１は増幅期間となる。ストロングアーム型ラッチ回路１１は、増幅期間では、トランジスタＴＲ２７、ＴＲ２８がオフし、トランジスタＴＲ２９がオンする。そして、入力トランジスタであるトランジスタＴＲ２１、ＴＲ２２のゲートの電位差を増幅する。
　時刻Ｔ４１においては、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高いので、増幅期間では、出力ノードＮＤＯＰの電位、すなわちストロングアーム型ラッチ回路１１から出力される信号ＳＧ１の電位が下降していく。そして、時刻Ｔ４１において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１の論理レベルがハイレベルからローレベルになる。これにより、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１がローレベル、信号ＳＧ２がハイレベルとなるので、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてハイレベルを出力し、差動クロック信号におけるクロック信号ＣＫＯＸとしてローレベルを出力するようになる。
　この信号ＳＧ２の電位が信号ＳＧ１の電位より高い、すなわちストロングアーム型ラッチ回路１１において出力ノードＮＤＯＭの電位が出力ノードＮＤＯＰの電位より高い状態である時刻Ｔ４３に、クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ストロングアーム型ラッチ回路１１は再びリセット期間となる。時刻Ｔ４３においては、トランジスタＴＲ２３がオフしており、トランジスタＴＲ２４がオンしているため、ノードＮＤＰがノードＮＤＭより先にプリチャージされ、その後、トランジスタＴＲ２３がオンして、ノードＮＤＭがプリチャージされる。このリセット期間の前の増幅期間でノードＮＤＭの電位がノードＮＤＰの電位より低くなっているため、ノードＮＤＭがプリチャージされるときに、トランジスタＴＲ２１のゲート－ドレイン間の容量を介してノードＮＤＩＰが高い電位に上げられる量が大きく、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位がノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位より高くなる。このリセット期間においても、リセット期間の前に対して、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）とノードＮＤＩＭ（トランジスタＴＲ２２のゲート）との間で、入力される電位の大小関係が反転する。
　なお、時刻Ｔ４３からのリセット期間においては、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１が上昇してローレベルからハイレベルになる。しかし、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１、ＳＧ２がともにハイレベルであるので、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてハイレベルを出力し続け、差動クロック信号におけるクロック信号ＣＫＯＸとしてローレベルを出力し続ける。
　そして、ストロングアーム型ラッチ回路１１において、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位がノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位より高い状態で、時刻Ｔ４４にクロック信号ＣＬＫがローレベルからハイレベルに変化すると、ストロングアーム型ラッチ回路１１は再び増幅期間となる。
　時刻Ｔ４４においては、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位がノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位より高いので、増幅期間では、前の増幅期間とは論理レベルが変化する出力ノードが切り替わり、出力ノードＮＤＯＭの電位、すなわちストロングアーム型ラッチ回路１１から出力される信号ＳＧ２の電位が下降していく。そして、時刻Ｔ４５において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１がハイレベル、信号ＳＧ２がローレベルとなると、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてローレベルを出力し、差動クロック信号におけるクロック信号ＣＫＯＸとしてハイレベルを出力するようになる。
　そして、再び信号ＳＧ１の電位が信号ＳＧ２の電位より高い、すなわちストロングアーム型ラッチ回路１１において出力ノードＮＤＯＰの電位が出力ノードＮＤＯＭの電位より高い状態で、時刻Ｔ４６に、クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ストロングアーム型ラッチ回路１１はリセット期間となる。このリセット期間では、時刻Ｔ４０からのリセット期間と同様にして、ノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高くなる。
　このノードＮＤＩＭ（トランジスタＴＲ２２のゲート）の電位がノードＮＤＩＰ（トランジスタＴＲ２１のゲート）の電位より高い状態で、時刻Ｔ４７にクロック信号ＣＬＫがローレベルからハイレベルに変化すると、ストロングアーム型ラッチ回路１１は増幅期間となる。この増幅期間では、時刻Ｔ４１からの増幅期間と同様にして、出力ノードＮＤＯＰの電位、すなわちストロングアーム型ラッチ回路１１から出力される信号ＳＧ１の電位が下降していく。そして、時刻Ｔ４８において、ストロングアーム型ラッチ回路１１から出力される信号ＳＧ１がローレベル、信号ＳＧ２がハイレベルとなると、ＳＲラッチ回路１２は、差動クロック信号におけるクロック信号ＣＫＯとしてハイレベルを出力し、差動クロック信号におけるクロック信号ＣＫＯＸとしてローレベルを出力するようになる。
　このように、本実施形態における分周回路では、ストロングアーム型ラッチ回路１１において、リセットを行う度に、一対の入力トランジスタとしてのトランジスタＴＲ２１、ＴＲ２２のゲートに入力される電位のゲート間における大小関係が反転し、それによって増幅時に異なる論理レベルに変化する出力ノードが切り替わる。これによって、本実施形態における分周回路は、入力される単相のクロック信号ＣＬＫに基づいて、２分周の差動クロック信号ＣＫＯ、ＣＫＯＸを生成し出力する。本実施形態における分周回路では、差動クロック信号を入力することなく、単相のクロック信号に基づいて２分周の差動クロック信号を生成するので、消費電力を増加させることなく、簡単な回路構成で精度の良い高周波の分周差動クロック信号を生成することができる。
　ここで、本実施形態における分周回路ではストロングアーム型ラッチ回路１１でのリセット期間において、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）とノードＮＤＩＭ（トランジスタＴＲ２２のゲート）との間に、前とは逆の電位差が生じることを利用して分周動作を実現している。そのため、クロック信号ＣＬＫの周波数が低すぎると、リセット期間が長くなって、ノードＮＤＩＰ（トランジスタＴＲ２１のゲート）とノードＮＤＩＭ（トランジスタＴＲ２２のゲート）との間の電位差がなくなってしまい、正常な分周動作を行うことができない。
　この分周動作が可能な周波数の下限は、ストロングアーム型ラッチ回路１１における入力トランジスタＴＲ２１、ＴＲ２２の時定数、すなわち抵抗Ｒ２１、Ｒ２２の抵抗値とトランジスタＴＲ２１、ＴＲ２２のゲート容量の容量値によって決まる。例えば、抵抗Ｒ２１、Ｒ２２の抵抗値が１０ｋｏｈｍであり、トランジスタＴＲ２１、ＴＲ２２のゲート容量の容量値が１０ｆＦである場合、分周動作が可能な周波数の下限値は１．５９ＧＨｚとなる。また、例えば抵抗Ｒ２１、Ｒ２２の抵抗値が１００ｋｏｈｍであり、トランジスタＴＲ２１、ＴＲ２２のゲートに対して容量を接続し容量値を１００ｆＦとすれば、分周動作が可能な周波数の下限値は１５．９ＭＨｚとなる。
　なお、本実施形態における分周回路において、対象とするクロック信号の上限は、トランジスタの高周波性能を表す指標の１つである電流利得遮断周波数ｆＴに関連する。ここで、電流利得遮断周波数ｆＴは、Ｇａｉｎが１になる条件から求めることができる。Ｉｏｕｔ＝ｇｍ×Ｖｉｎ、Ｚｏｕｔ＝１／（ｊωＣ）、Ｖｏｕｔ＝Ｚｏｕｔ×Ｉｏｕｔ＝Ｚｏｕｔ×ｇｍ×Ｖｉｎ、Ｇａｉｎ＝Ｖｏｕｔ／Ｖｉｎ＝Ｚｏｕｔ×ｇｍ＝ｇｍ／（ｊωＣ）＞１よりｆＴ＜ｇｍ／（２πＣ）となる。したがって、Ｇａｉｎが１になる条件から求められる電流利得遮断周波数ｆＴは、ｆＴ＝ｇｍ／（２πＣ）となる。実際には配線の寄生容量があり、また実用的には２ｄＢ以上のゲインが要求されるため、プロセステクノロジが１６ｎｍ　ＦＦであれば、本実施形態における分周回路が対象とするクロック信号の上限は１５ＧＨｚ程度となる。
　なお、前述した説明では、分周回路が有するストロングアーム型ラッチ回路として、Ｎチャネル型トランジスタＴＲ２１、ＴＲ２２が一対の入力トランジスタであるストロングアーム型ラッチ回路を一例として示したが、図５に示すようにＰチャネル型トランジスタＴＲ５１、ＴＲ５２が一対の入力トランジスタであるストロングアーム型ラッチ回路を用いる構成も可能である。
　図５は、本実施形態におけるストロングアーム型ラッチ回路の他の構成例を示す図である。図５に示すストロングアーム型ラッチ回路は、Ｐチャネル型トランジスタＴＲ５１、ＴＲ５２、ＴＲ５３、ＴＲ５４、ＴＲ５９、Ｎチャネル型トランジスタＴＲ５５、ＴＲ５６、ＴＲ５７、ＴＲ５８、及び抵抗Ｒ５１、Ｒ５２を有する。
　Ｐチャネル型トランジスタＴＲ５１は、ソースがＰチャネル型トランジスタＴＲ５９のドレインに接続され、ゲートが十分大きな抵抗値を有する抵抗Ｒ５１を介して参照電圧入力端子（ＲＥＦ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５３のソースに接続される。同様に、Ｐチャネル型トランジスタＴＲ５２は、ソースがＰチャネル型トランジスタＴＲ５９のドレインに接続され、ゲートが十分大きな抵抗値を有する抵抗Ｒ５２を介して参照電圧入力端子（ＲＥＦ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５４のソースに接続される。
　Ｎチャネル型トランジスタＴＲ５５は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ドレインがＰチャネル型トランジスタＴＲ５３のドレインに接続される。同様に、Ｎチャネル型トランジスタＴＲ５６は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ドレインがＰチャネル型トランジスタＴＲ５４のドレインに接続される。また、Ｐチャネル型トランジスタＴＲ５３のゲート及びＮチャネル型トランジスタＴＲ５５のゲートが、Ｐチャネル型トランジスタＴＲ５４のドレインとＮチャネル型トランジスタＴＲ５６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。同様に、Ｐチャネル型トランジスタＴＲ５４のゲート及びＮチャネル型トランジスタＴＲ５６のゲートが、Ｐチャネル型トランジスタＴＲ５３のドレインとＮチャネル型トランジスタＴＲ５５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。すなわち、Ｐチャネル型トランジスタＴＲ５３及びＮチャネル型トランジスタＴＲ５５で構成される第1のインバータと、Ｐチャネル型トランジスタＴＲ５４及びＮチャネル型トランジスタＴＲ５６で構成される第２のインバータとが、交差接続されている。
　また、Ｐチャネル型トランジスタＴＲ５３のドレインとＮチャネル型トランジスタＴＲ５５のドレインとの接続点（出力ノードＮＤＯＭ）が、第２のデータ出力端子（ＯＵＴＭ：負相のデータ出力端子）に接続される。Ｐチャネル型トランジスタＴＲ５４のドレインとＮチャネル型トランジスタＴＲ５６のドレインとの接続点（出力ノードＮＤＯＰ）が、第１のデータ出力端子（ＯＵＴＰ：正相のデータ出力端子）に接続される。
　Ｎチャネル型トランジスタＴＲ５７は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５３のドレインとＮチャネル型トランジスタＴＲ５５のドレインとの接続点（出力ノードＮＤＯＭ）に接続される。同様に、Ｎチャネル型トランジスタＴＲ５８は、ソースが第１電位（電源電圧における低電位、例えばグランド）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続され、ドレインがＰチャネル型トランジスタＴＲ５４のドレインとＮチャネル型トランジスタＴＲ５６のドレインとの接続点（出力ノードＮＤＯＰ）に接続される。
　トランジスタＴＲ５７、ＴＲ５８は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、増幅期間にはオフし、リセット期間にはオンして出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位にするよう動作する。すなわち、トランジスタＴＲ５７、ＴＲ５８は、リセット期間に出力ノードＮＤＯＰ、ＮＤＯＭの電位を第１電位（電源電圧における低電位、例えばグランド）にリセット（プリチャージ）する。
　ドレインにトランジスタＴＲ５１、ＴＲ５２のソースが接続されたＰチャネル型トランジスタＴＲ５９は、ソースが第２電位（電源電圧における高電位ＶＤＤ）が供給される電源線に接続され、ゲートがクロック入力端子（ＣＬＫ）に接続される。Ｐチャネル型トランジスタＴＲ５９は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、リセット期間にはオフし、増幅期間にはオンして電流源として動作する。なお、図５に示したストロングアーム型ラッチ回路では、クロック信号ＣＬＫがローレベルのときに増幅期間となり、クロック信号ＣＬＫがハイレベルのときにリセット（プリチャージ）期間となる。
　また、前述した説明では、ＳＲラッチ回路１２は、ＮＡＮＤ回路３１、３２を用いて構成した例を示したが、これに限定されるものではなく、任意の回路構成のＳＲラッチ回路を適用することができる。また、ＳＲラッチ回路に限らず、ストロングアーム型ラッチ回路の増幅期間における出力信号をラッチして波形整形し出力するような回路であっても良い。
　図６は、本実施形態における集積回路の構成例を示す図である。本実施形態における集積回路６００は、送信処理回路６１０、受信処理回路６２０、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路６３０、及び信号処理回路６４０、６５０を有する。
　送信処理回路６１０は、マルチプレクサ６１１及びイコライザ回路６１２を有する。マルチプレクサ６１１は、ＰＬＬ回路６３０から供給される差動クロック信号ＣＫＯ、ＣＫＯＸを用いて、信号処理回路６４０から出力されたパラレル信号ＴＸＩＮをシリアル信号に変換する。イコライザ回路６１２は、マルチプレクサ６１１から出力されたシリアル信号の電圧波形を整形し、差動の出力シリアル信号ＴＸＯＵＴ、ＴＸＯＵＴＸとして出力する。すなわち、送信処理回路６１０は、シリアライザ回路の機能を有し、入力されるパラレル信号をシリアル信号に変換して出力する。
　受信処理回路６２０は、フロントエンド回路６２１及びクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路６２５を有し、入力されるシリアル信号をパラレル信号に変換するデシリアライザ回路の機能を実現する。フロントエンド回路６２１は、イコライザ回路６２２、判定回路６２３、及びデマルチプレクサ６２４を有する。
　イコライザ回路６２２は、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受信する。判定回路６２３は、ＣＤＲ回路６２５から供給される多相クロック信号を用いて、イコライザ回路６２２で受信した入力シリアル信号の符号（データ）を判定する。デマルチプレクサ６２４は、判定回路６２３からの出力をパラレル信号ＲＸＯＵＴに変換して出力する。ＣＤＲ回路６２５は、デマルチプレクサ６２４から受信したパラレル信号ＲＸＯＵＴを基に、ＰＬＬ回路が出力する差動クロック信号ＣＫＯ、ＣＫＯＸの位相を適切に制御することで、上述の多相クロックを生成する。
　ＰＬＬ回路６３０は、前述した本実施形態における分周回路を有する。ＰＬＬ回路６３０は、入力される単相のクロック信号ＣＬＫに基づいて、集積回路内の各回路６１０、６２０、６４０、６５０に供給するクロック信号を生成して出力する。ＰＬＬ回路６３０は、例えば、入力される単相のクロック信号ＣＬＫに基づいて、２分周の差動クロック信号ＣＫＯ、ＣＫＯＸを生成して出力する。
　信号処理回路６４０は、送信処理回路６１０に対して出力する信号に係る処理を行い、ＰＬＬ回路６３０から供給されるクロック信号で動作するフリップフロップ６４１により、送信処理回路６１０に対してパラレル信号ＴＸＩＮを出力する。信号処理回路６５０は、受信処理回路６２０からのパラレル信号ＲＸＯＵＴを受けて処理を行うロジック回路等を有する。信号処理回路６５０は、受信処理回路６２０から出力されるパラレル信号ＲＸＯＵＴを、ＰＬＬ回路６３０から供給されるクロック信号で動作するフリップフロップ６５１によって取り込み処理等を行う。
　図６においては、送信機能及び受信機能をともに有する集積回路を一例として示したが、本実施形態における集積回路は、送信機能又は受信機能の一方のみを有するものであっても良い。
　なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　本発明によれば、差動クロック信号の入力なしで、簡単な回路構成で精度の良い高周波の分周差動クロック信号を生成することができる分周回路を提供することができる。

Claims (14)

  1. 　第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、単相のクロック信号が入力される第１のラッチ回路と、
    　前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
    　前記第１のラッチ回路は、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする分周回路。
  2. 　前記第１のラッチ回路は、
    　それぞれ２つのトランジスタを有し、交差接続されるとともに、前記２つのトランジスタの内の一方のトランジスタのソースが前記一対の入力トランジスタのドレインに接続された一対のインバータを有し、
    　前記一対の出力ノードが前記一対のインバータの出力と接続され、前記リセットでは、前記一対の出力ノードのリセットを行うことを特徴とする請求項１記載の分周回路。
  3. 　前記第１のラッチ回路は、
    　前記クロック信号がハイレベル又はローレベルの内の一方のレベルのときに前記増幅を行い、
    　前記クロック信号がハイレベル又はローレベルの内の他方のレベルのときに前記リセットを行うことを特徴とする請求項１又は２記載の分周回路。
  4. 　前記第１のラッチ回路は、前記リセットを行う度に、前記一対の入力トランジスタのゲートに入力される電位の前記ゲート間での大小関係が反転することを特徴とする請求項３記載の分周回路。
  5. 　前記第１のラッチ回路は、前記リセットを行う度に、前記増幅において前記一対の出力ノードの内で異なる論理レベルに変化する出力ノードが切り替わることを特徴とする請求項３記載の分周回路。
  6. 　前記第１のラッチ回路は、ストロングアーム型のラッチ回路であることを特徴とする請求項１～５の何れか１項に記載の分周回路。
  7. 　単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
    　前記分周回路から供給される前記差動クロック信号を用いてパラレル信号をシリアル信号に変換するマルチプレクサを有し、入力されるパラレル信号をシリアル信号に変換して送信する送信処理回路とを有し、
    　前記分周回路は、
    　第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
    　前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
    　前記第１のラッチ回路は、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする通信回路。
  8. 　前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路を有することを特徴とする請求項７記載の通信回路。
  9. 　単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
    　前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路とを有し、
    　前記分周回路は、
    　第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
    　前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
    　前記第１のラッチ回路は、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする通信回路。
  10. 　前記第１のラッチ回路は、ストロングアーム型のラッチ回路であることを特徴とする請求項７～９の何れか１項に記載の通信回路。
  11. 　単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
    　前記分周回路から供給される前記差動クロック信号を用いてパラレル信号をシリアル信号に変換するマルチプレクサを有し、入力されるパラレル信号をシリアル信号に変換して送信する送信処理回路と、
    　前記送信処理回路に出力する前記パラレル信号に係る処理を行う第１の信号処理回路とを有し、
    　前記分周回路は、
    　第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
    　前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
    　前記第１のラッチ回路は、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする集積回路。
  12. 　前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路と、
    　前記受信処理回路から出力される前記パラレル信号を受けて処理動作を行う第２の信号処理回路とを有することを特徴とする請求項１１記載の集積回路。
  13. 　単相のクロック信号が入力され、前記クロック信号の２分周の差動クロック信号を出力する分周回路と、
    　前記分周回路から供給される前記差動クロック信号を用いてシリアル信号をパラレル信号に変換するデマルチプレクサを有し、受信したシリアル信号をパラレル信号に変換して出力する受信処理回路と、
    　前記受信処理回路から出力される前記パラレル信号を受けて処理動作を行う第２の信号処理回路とを有し、
    　前記分周回路は、
    　第１の電圧が供給される信号線に対してそれぞれのゲートが接続された一対の入力トランジスタと、一対の出力ノードとを有し、前記単相のクロック信号が入力される第１のラッチ回路と、
    　前記一対の出力ノードの一方の出力ノードにセット入力が接続され、他方の出力ノードにリセット入力が接続され、前記クロック信号の前記２分周の差動クロック信号を出力するＳＲ型の第２のラッチ回路とを有し、
    　前記第１のラッチ回路は、前記クロック信号に応じて増幅とリセットとを交互に繰り返し、前記リセットでは、前記一対の入力トランジスタのドレインが接続されたノードのリセットを行わないことを特徴とする集積回路。
  14. 　前記第１のラッチ回路は、ストロングアーム型のラッチ回路であることを特徴とする請求１１～１３の何れか１項に記載の集積回路。
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