KR102505654B1 - 하프 레이트 및 쿼터 레이트 위상 검출기 - Google Patents

하프 레이트 및 쿼터 레이트 위상 검출기 Download PDF

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Abstract

일 실시예에 따른 하프 레이트 위상 검출기는, 하나의 데이터로부터 각각 90도의 위상 차이를 가지는 4개의 신호로 샘플링(sampling)을 한 후, 샘플링된 상기 4개의 신호를 미리 정해진 하나의 위상으로 정렬하는 샘플링부, 상기 샘플링부로부터 출력된 4개의 신호들을 각각 입력 받는 4개의 SR 래치(Latch)를 포함하는 SR 래치부 및 상기 SR 래치부로부터 출력된 4개의 신호들을 각각 입력 받는 4개의 D 플립플롭(D Flipflop)을 포함하는 D 플립플롭부를 포함할 수 있다.

Description

하프 레이트 및 쿼터 레이트 위상 검출기{Half-rate phase detector circuit and quarter-rate phase detector circuit}
본 발명은 하프 레이트 및 쿼터 레이트 위상 검출기에 관한 발명으로서, 보다 상세하게는 직렬적으로 연결되어 있는 복수 개의 스트롱 암 래치를 병렬적으로 연결하여 보다 높은 속도로 위상 검출기를 구현할 수 있는 기술에 관한 발명이다.
클록 및 데이터 복원(Clock and Data Recovery; CDR) 회로는 이더넷 수신기, 디지털 모바일 수신기, 디스크 드라이브 등의 고속 디지털 인터페이스 시스템에서 데이터로부터 시간 정보를 추출하고, 지터(jitter) 감소와 스큐(skew) 억제를 위해 많이 사용된다.
수신기에서 수신된 데이터 신호는 동기가 맞지 않고 노이즈 성분들이 포함되어 있는 랜덤 데이터 성격이 강하므로, 이후의 신호 처리를 위해서는 NRZ(Non-Return Zero) 데이터로부터 동기화시킬 수 있는 클록을 추출해야만 하며, 데이터는 전송됨으로써 축적된 잡음이 존재하기 때문에 반드시 이를 리타임(retime) 해야 한다. 이렇게 전송된 데이터로부터 클록을 추출하고 리타임을 통한 데이터를 복원하는 회로를 클록 및 데이터 복원(CDR) 회로라고 한다.
초고속 유무선 통신 IC, CPU/GPU 등의 프로세싱 유닛의 통신부 및 기타 고속 동작을 요하는 아날로그 및 혼성 모드의 신호 처리부에서는 데이터와 클록의 타이밍을 맞추어서 적절한 샘플링 구간을 찾는 클록 및 데이터 복원 회로가 필요하며, 이러한 데이터 복원 회로는 일반적으로 선형 위상 검출기를 이용하여 구현된다. 선형 위상 검출기는 위상이 얼마나 진상(Early Phase)인지 또는 얼마나 지상(Late Phase)인지를 검출하는 역할을 수행한다. 종래의 선형 위상 검출기는 다중 위상을 사용할 수 없기 때문에 시스템 내의 모든 회로가 입력 데이터와 같은 속도로 동작해야 하는 문제점이 있다.
선형 위상 검출기를 풀 레이트(full rate) 위상 검출기로 구현 하는 경우, 속도, 지터 및 신호 분배와 관련하여 어려운 문제가 존재한다. 구체적으로, 풀 레이트 위상 검출기를 사용하는 경우 VCO(Voltage Controlled Oscillator)와 주파수 분할기(frequency dividers)가 발생하는데, 이는 VCO 회로의 합리적인 지터(jitter)로 적절한 튜닝 범위와 고주파를 제공하는 오실레이터를 적절하게 설계하기 어렵다는 단점이 존재한다. 따라서, 최근에는 풀 레이트로 위상 검출기를 사용하지 않고 쿼터 레이트(quarter late) 위상 검출기나 하프 레이트(half late) 위상 검출기를 사용한다.
위상 검출기를 하프 레이트 또는 쿼터 레이트로 설계하면 입력 데이터 속도의 1/2 또는 1/4로 동작하는 VCO를 이용할 수 있어 속도 요건을 완화하고, 주파수 분할기에 따른 문제를 완화할 수 있는 장점이 존재한다.
다만, 하프 레이트 위상 검출기는 모든 데이터의 전환을 샘플링 하기 위해 4개의 위상을 생성해야 하고, 쿼터 레이트 위상 검출기는 모든 데이터의 전환을 샘플링 하기 위해 8개의 위상을 생성해야 하는데, 샘플링 된 데이터를 비교하기 위해 하나의 위상을 기준으로 정렬하고, 모든 데이터의 전환을 샘플링하기 위한 D 플립플롭이 위상 검출기의 뒷단에 모여 있어 위상 검출기의 속도를 전반적으로 저감시키는 문제점이 존재하였다. 따라서, 이러한 환경에서 위상 검출기의 속도를 향상시키려고 하는 경우 멀티페이즈 클럭이 많이 필요하여 동작 주파수를 올리는데 한계가 있어 속도를 적절하게 향상시킬 수 없는 문제점이 존재하였다.
따라서, 일 실시예에 따른 하프 레이트 및 쿼터 레이트 위상 검출기는 상기 설명한 문제점을 해결하기 위해 고안된 발명으로서, 데이터 복원 회로를 하프 레이트 위상 검출기 또는 쿼터 레이트 위상 검출기로 구현할 때 발생하는 속도의 한계를 해결하여, 종래 기술에 따른 위상 검출기보다 더 빠른 속도로 작동하는 위상 검출기를 제공하는데 그 목적이 있다.
보다 구체적으로, 일반적으로 위상 검출기의 후단에서 이루어지는 복수 개의 신호에 대한 위상 정렬을 보다 속도가 빠른 샘플링부에서 먼저 수행하여, D 플립플롭의 작동으로 인한 속도 저하를 방지하여 전체 속도가 증가된 위상 검출기를 제공하는데 그 목적이 있다.
일 실시예에 따른 하프 레이트 위상 검출기는, 하나의 데이터로부터 각각 90도의 위상 차이를 가지는 4개의 신호로 샘플링(sampling)을 한 후, 샘플링된 상기 4개의 신호를 미리 정해진 하나의 위상으로 정렬하는 샘플링부, 상기 샘플링부로부터 출력된 4개의 신호들을 각각 입력 받는 4개의 SR 래치(Latch)를 포함하는 SR 래치부 및 상기 SR 래치부로부터 출력된 4개의 신호들을 각각 입력 받는 4개의 D 플립플롭(D Flipflop)을 포함하는 D 플립플롭부를 포함할 수 있다.
상기 샘플링부는, 4개의 스트롱 암 래치부를 포함하고, 상기 스트롱 암 래치부는, 복수 개의 스트롱 암 래치부가 직렬적으로 연결되어 있을 수 있다.
상기 4개의 스트롱 암 래치부는, 상기 하나의 데이터부터 각각 90도의 위상 차이를 가지는 4개의 신호로 각각 샘플링 한 후, 샘플링된 상기 4개의 신호를 미리 정해진 하나의 위상으로 정렬할 수 있다.
상기 미리 정해진 하나의 위상은, 0도, 90도, 180도 또는 270도 중 하나를 포함할 수 있다.
다른 실시예에 따른 쿼터 레이트 위상 검출기는 하나의 데이터로부터 각각 45도의 위상 차이를 가지는 8개의 신호로 샘플링(sampling)을 한 후, 샘플링된 상기 8개의 신호를 미리 정해진 하나의 위상으로 정렬하는 샘플링부, 상기 샘플링부로부터 출력된 8개의 신호들을 각각 입력 받는 8개의 SR 래치(Latch)를 포함하는 SR 래치부 및 상기 SR 래치부로부터 출력된 8개의 신호들을 각각 입력 받는 8개의 D 플립플롭(D Flipflop)을 포함하는 D 플립플롭부를 포함할 수 있다.
상기 샘플링부는, 8개의 스트롱 암 래치부를 포함하고, 상기 스트롱 암 래치부는, 복수 개의 스트롱 암 래치부가 직렬적으로 연결되어 있을 수 있다.
상기 8개의 스트롱 암 래치부는, 상기 하나의 데이터부터 각각 45도의 위상 차이를 가지는 8개의 신호로 각각 샘플링 한 후, 샘플링된 상기 8개의 신호를 미리 정해진 하나의 위상으로 정렬할 수 있다.
상기 미리 정해진 하나의 위상은, 0도, 45도, 90도, 180도, 225도, 270도, 315도 또는 360도 중 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 하프 레이트 위상 검출기는 D 플립플롭보다 민감도가 높아 동작 속도가 빠른 스트롱 암 래치를 이용하여 샘플링 된 데이터를 하나의 위상으로 정렬하는 과정을 샘플링부에 먼저 진행한 후, 타이밍이 맞춰진 신호들을 SR 래치부로 출력하므로, 종래 기술보다 보다 빠르게 샘플링 된 데이터들에 대해 위상 정렬을 할 수 있는 장점이 있다.
이에 따라 위상 검출기의 후단에서 민감도가 작아 위상 검출기의 속도의 저하를 일으키는 D 플립플롭의 전채 개수를 줄일 수 있어, 종래 기술 보다 빠른 속도로 작동하면서 보다 안정적으로 구동되는 위상 검출기를 제공할 수 있는 효과가 존재한다.
도 1은 본 발명의 일 실시예에 따른 하프 레이트 위상 검출기의 구성 요소를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 하프 레이트 위상 검출기의 샘플링부의 구성 요소를 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 스트롱 암 래치의 구성 요소를 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 스트롱 암 래치의 리제너레이션 효과를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따라 각각의 스트롱 암 래치부에서 출력되는 신호의 변환 과정을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 쿼터 레이트 위상 검출기의 구성 요소를 도시한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 쿼터 레이트 위상 검출기의 샘플링부의 구성 요소를 도시한 회로도이다.
도 8과 도 9는 종래 기술에 따른 위상 검출기와 본 발명에 따른 위상 검출기의 출력 파형을 비교 도시한 도면이다.
도 10은 높은 속도에서도 본 발명의 일 실시예에 따른 위상 검출기가 안정적으로 구동되는 출력 파형을 도시한 도면이다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 예에 불과할 뿐이며, 본 출원의 출원시점에 있어서 본 명세서의 실시예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.
본 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 간접적으로 연결되어 있는 경우를 포함하고, 간접적인 연결은 무선 통신망을 통해 연결되는 것을 포함한다.
또한, 본 명세서에서 사용한 용어는 실시예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 본 명세서에서 사용한 "제1", "제2" 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
또한, "~부", "~기", "~블록", "~부재", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어, 상기 용어들은 FPGA(field-programmable gate array) / ASIC(application specific integrated circuit) 등 적어도 하나의 하드웨어, 메모리에 저장된 적어도 하나의 소프트웨어 또는 프로세서에 의하여 처리되는 적어도 하나의 프로세스를 의미할 수 있다.
각 단계들에 붙여지는 부호는 각 단계들을 식별하기 위해 사용되는 것으로 이들 부호는 각 단계들 상호 간의 순서를 나타내는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.
이하에서는 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 하프 레이트 위상 검출기의 구성 요소를 도시한 회로도이고, 도 2는 본 발명의 일 실시예에 따른 샘플링부의 구성 요소를 도시한 회로도이며, 도 3은 본 발명의 일 실시예에 따른 스트롱 암 래치의 구성 요소를 도시한 회로도이고, 도 4는 본 발명의 일 실시예에 따른 스트롱 암 래치의 리제너레이션 효과를 설명하기 위한 도면이며, 도 5는 본 발명의 일 실시예에 따라 각각의 스트롱 암 래치부에서 출력되는 신호의 변환 과정을 도시한 도면이다.
도 1과 도 2를 참고하면, 본 발명의 일 실시예에 따른 하프 레이트 위상 검출기(1)는 복수 개의 스트롱 암 래치부를 포함하고 있는 샘플링부(100), SR 래치부(200), D 플립플롭부(300) 및 XOR 게이트부(400)를 포함할 수 있다.
샘플링부(100)는 도 2에 도시된 바와 같이 제1스트롱 암 래치부(110), 제2스트롱 암 래치부(120), 제3스트롱 암 래치부(130) 및 제4스트롱 암 래치부(140)를 포함할 수 있으며, 각각의 스트롱 암 래치부(110, 120, 130, 140)는 복수 개의 스트롱 암 래치를 포함할 수 있다.
SR 래치부(200)는 제1 SR 래치(210), 제2 SR 래치(220), 제3 SR 래치(230) 및 제4 SR 래치(240)를 포함할 수 있고, D 플립플롭부(400) 는 제1 D 플립플롭(310), 제2 D 플립플롭(320), 제3 D 플립플롭(330) 및 제4 D 플립플롭(340)을 포함할 수 있으며, XOR 게이트부(400)는 제1 XOR 게이트(410), 제2 XOR 게이트(420), 제3 XOR 게이트(430) 및 제4 XOR 게이트(440)를 포함할 수 있다.
본 명세서에는 설명의 편의를 위해 각각의 스트롱 암 래치부(110, 120, 130, 140)에서 출력된 신호들이 도 2에 도시된 바와 같이 90도 위상을 기준으로 정렬될 수 있도록 제1스트롱 암 래치부(110)는 4개의 스트롱 암 래치를, 제2스트롱 암 래치부(120)와 제3스트롱 암 래치부(130)는 3개의 스트롱 암 래치를, 제4스트롱 암 래치부(140)는 2개의 스트롱 암 래치를 포함하는 것으로 도시하였으나, 본 발명의 실시예가 이로 한정되는 것은 아니고 샘플링된 신호들이 다른 위상 값(예를 들어 0도, 180도, 270도)을 기준으로 정렬될 수 있도록 스트롱 암 래치부(110, 120, 130, 140)에 포함되는 스트롱 암 래치의 개수 및 각각의 스트롱 암 래치의 위상이 변경되어 설계될 수 있다.
본 발명의 스트롱 암 래치는 샘플러(sampler)에서 주로 사용되는 회로로서, 도 3에 도시된 바와 같이 차동 쌍(Differential pair) 트랜지스터들 위에 교차 결합(cross couple)되어 있는 인버터(Inverter)가 연결되어 있는 형태로 구현될 수 있다.
스트롱 암 래치는 구조적 특성상 in+의 전압이 in-의 전압보다 클 때, 제2트랜지스터(M2)에 흐르는 전류는 제2'트랜지스터(M2')에 흐르는 전류보다 크다. 따라서, 제2트랜지스터(M2)의 드레인(Drain) 전압인 out- 전압이 제2'트랜지스터(M2')의 드레인 전압인 out+ 전압 보다 더 빠르게 떨어지게 된다. 이 때, out+ 단자와, out- 단자는 도 4에 도시된 바와 같이 교차 결합이 되어 있어서, out- 전압은 계속 감소하려고 하고, out+의 전압은 반대로 계속 상승하게 되는 효과가 발생한다. 이를 리제너레이션(Regeneration) 효과로 불린다.
따라서, 스트롱 암 래치는 입력 신호의 전압에 약간의 차이가 존재하여도, 교차 결합된 인버터 단에 의해 출력이 각각 VDD, 0 으로 출력되므로, 출력되는 전압의 차이를 크게 증폭시켜줄 수 있으며, 스트롱 암 래치는 이러한 특성으로 인해 D 플립플롭 보다 높은 민감도(sensitivity)를 가지고 있다.
도 2와 도 5를 참고하여, 샘플링부(100)에 입력되는 신호를 살펴보면, 샘플링부(100)에 입력되는 하나의 신호는 제1스트롱 암 래치부(110), 제2스트롱 암 래치부(120), 제3스트롱 암 래치부(130) 및 제4스트롱 암 래치부(140)에 의해 각각 90도의 위상 차이를 가지는 4개의 신호로 샘플링 될 수 있다.
구체적으로, 샘플링부(100)에 입력되는 데이터(X)는 제1스트롱 암 래치부(110)의 제1-1스트롱 암 래치(111)에 의해 0도 위상에 대해 샘플링이 되며, 제2스트롱 암 래치부(120)의 제2-1스트롱 암 래치(121) 의해 90도 위상에 대해 샘플링이 되고, 제3스트롱 암 래치부(130)의 제3-1스트롱 암 래치(131)에 의해 180도 위상에 대해 샘플링이 되며, 제4스트롱 암 래치부(140)의 제4-1스트롱 암 래치(141)에 의해 270도 위상에 대해 샘플링이 된다. 따라서, 입력되는 데이터가 도 5의 (a)에 도시된 바와 같이 하나의 주기를 기준으로 A+B+C+D 4구간으로 구분되어 있는 경우, A+B+C+D 신호는 도 5의 (b)에 도시된 바와 같이 제1-1스트롱 암 래치(111)에 의해서는 A 구간이, 제2-1스트롱 암 래치(121)에 의해서는 B구간이, 제3-1스트롱 암 래치(131)에 의해서는 C 구간이, 제4-1스트롱 암 래치(141)에 의해서는 D 구간이 각각 샘플링 될 수 있다.
제1-1스트롱 암 래치(111)에 의해 출력된 구간 A의 신호는 도 5의 (C)에 도시된 바와 같이 각각 제1-2스트롱 암 래치(112), 제1-3스트롱 암 래치(113) 및 제1-4 스트롱 암 래치(114)를 거쳐 최종적으로 90도 위상으로 정렬된 구간 A의 신호가 출력될 수 있다.
제2-1스트롱 암 래치(121)에 의해 출력된 구간 B의 신호는 도 5의 (d)에 도시된 바와 같이 각각 제2-2스트롱 암 래치(122), 제2-3스트롱 암 래치(123)을 거쳐 최종적으로 90도 위상으로 정렬된 구간 B의 신호가 출력될 수 있다.
제3-1스트롱 암 래치(131)에 의해 출력된 구간 C의 신호는 도 5의 (e)에 도시된 바와 같이 각각 제3-2스트롱 암 래치(132), 제3-3스트롱 암 래치(133)을 거쳐 최종적으로 90도 위상으로 정렬된 구간 C의 신호가 출력될 수 있다.
제4-1스트롱 암 래치(141)에 의해 출력된 구간 D의 신호는 도 5의 (f)에 도시된 바와 같이 각각 제4-2스트롱 암 래치(142)를 거쳐 최종적으로 90도 위상으로 정렬된 구간 D의 신호가 출력될 수 있다.
스토롱 암 래치부(110, 120, 130, 140)에서 출력된 신호들은 도 2에 도시된 바와 같이 SR 래치부(200)로 입력되고 SR 래치부(200)를 통해 출력된 신호들은 D 플립플롭부(400) 로 입력되어 D 플립플롭부(400) 에 의해 최종 신호가 출력된다.
구체적으로, 제1스트롱 암 래치부(110)에서 출력된 신호는 SR 래치부(200)의 제1 SR 래치(210)로 입력되고, 제2스트롱 암 래치부(120)에서 출력된 신호는 SR 래치부(200)의 제2 SR 래치(220)로 입력되며, 제3스트롱 암 래치부(130)에서 출력된 신호는 SR 래치부(200)의 제3 SR 래치(230)로 입력되고, 제4스트롱 암 래치부(140)에서 출력된 신호는 SR 래치부(200)의 제4 SR 래치(240)로 입력된다.
각각의 SR 래치(210, 220, 230, 240)는 입력된 신호들이 샘플링부(100)에 의해 리셋(Reset)이 되는 것을 방지하지 위한(not return to zero) 구성요소로서, 구체적으로 SR NAND 래치가 사용될 수 있다.
SR 래치부(200)를 통과한 각각의 신호들은 D 플립플롭부(400)의 제1 D 플립플롭(310), 제2 D 플립플롭(320), 제3 D 플립플롭(330) 및 제4 D 플립플롭(340)에 입력되고, D 플립플롭부(400)에 출력된 신호들은 최종 비교 신호를 출력하는 XOR 게이트부(400)로 입력될 수 있다.
XOR 게이트부(400)는 4개의 비교 신호를 출력할 수 있도록 제1 XOR 게이트(410), 제2 XOR 게이트(420), 제3 XOR 게이트(430) 및 제4 XOR 게이트(440)를 포함할 수 있다.
하프 레이트 위상 검출기는 모든 데이터의 전환을 샘플링 하기 위해 4개의 위상을 생성하고, 샘플링 된 데이터를 비교하기 위해 하나의 위상을 기준으로 정렬해야 하는 과정을 거쳐야 하는데, 종래 기술에 따른 하프 레이트 위상 검출기는 샘플링 된 데이터를 하나의 위상으로 정렬하기 위한(신호의 타이밍을 맞추기 위한) D 플립플롭이 샘플링 뒷단에 배치해 있어, 민감도가 작은 D 플립플롭으로 인해 위상 검출기의 전체 속도가 저하되는 문제점이 존재하였다.
그러나, 본 발명의 일 실시예에 따른 하프 레이트 위상 검출기는 도 1에 도시된 바와 같이D 플립플롭보다 민감도가 높아 동작 속도가 빠른 스트롱 암 래치를 이용하여 샘플링 된 데이터를 하나의 위상으로 정렬하는 과정을 샘플링부(100)에 먼저 진행한 후, 타이밍이 맞춰진 신호들을 SR 래치부로 출력하므로, 종래 기술보다 보다 빠른 위상 검출기를 구현할 수 있다. 즉, 위상 검출기의 후단에서 민감도가 작아 위상 검출기의 속도의 저하를 일으키는 D 플립플롭의 개수를 줄일 수 있어, 종래 기술 보다 빠른 속도로 작동하면서 보다 안정적으로 위상 검출기를 구동시킬 수 있는 장점이 존재한다.
도 6은 본 발명의 일 실시예에 따른 쿼터 레이트 위상 검출기의 구성 요소를 도시한 회로도이고, 도 7은 본 발명의 일 실시예에 따른 쿼터 레이트 위상 검출기의 샘플링부의 구성 요소를 도시한 회로도이다.
도 6과 도 7을 참고하면, 본 발명의 일 실시예에 따른 쿼터 레이트 위상 검출기(20)는 복수 개의 스트롱 암 래치부를 포함하고 있는 샘플링부(100), SR 래치부(200), D 플립플롭부(400) 및 XOR 게이트부(400)를 포함할 수 있다.
샘플링부(100)는 도 6에 도시된 바와 같이 제1스트롱 암 래치부(110), 제2스트롱 암 래치부(120), 제3스트롱 암 래치부(130), 제4스트롱 암 래치부(140), 제5스트롱 암 래치부(150), 제6스트롱 암 래치부(160), 제7스트롱 암 래치부(170) 및 제8스트롱 암 래치부(180)를 포함할 수 있다.
SR 래치부(200)는 제1 SR 래치(210), 제2 SR 래치(220), 제3 SR 래치(230), 제4 SR 래치(240), 제5 SR 래치(250), 제6 SR 래치(260), 제7 SR 래치(270) 및 제8 SR 래치(280)를 포함할 수 있고, D 플립플롭부(400) 는 제1 D 플립플롭(310), 제2 D 플립플롭(320), 제3 D 플립플롭(330), 제4 D 플립플롭(340), 제5 D 플립플롭(350), 제6 D 플립플롭(360), 제7 D 플립플롭(370) 및 제8 D 플립플롭(380)을 포함할 수 있다.
XOR 게이트부(400)는 제1 XOR 게이트(410), 제2 XOR 게이트(420), 제3 XOR 게이트(430), 제4 XOR 게이트(440), 제5 XOR 게이트(450), 제6 XOR 게이트(460), 제7 XOR 게이트(470) 및 제8 XOR 게이트(480)를 포함할 수 있다.
본 명세서에는 설명의 편의를 위해 각각의 샘플링부(110, 120, 130, 140, 150, 160, 170, 180)에서 최종적으로 출력되는 신호들이 180도 위상을 기준으로 비교될 수 있도록 제1스트롱 암 래치부 내지 제4스트롱 암 래치부(110~140)는 4개의 스트롱 암 래치가, 제5스트롱 암 래치부(150) 내지 제8스트롱 암 래치부(180)는 3개의 스트롱 암 래치를 포함하는 것으로 도시하였으나, 본 발명의 실시예가 이로 한정되는 것은 아니고 샘플링된 신호들이 다른 위상 값(예를 들어 0도, 45도, 90도, 135도, 225도, 270도 및 315도)을 기준으로 서로 비교될 수 있도록 샘플링 부(110, 120, 130, 140, 150, 160, 170, 180)에 포함되는 스트롱 암 래치의 개수와 각각의 스트로 암 래치의 위상이 변경되어 설계될 수 있다.
스토롱 암 래치는 샘플러(sampler)에서 주로 사용되는 회로로서, 차동 쌍(Differential pair) 위에 인버터(Inverter)가 교차결합(cross couple)되어 있는 형태로 구현될 수 있으며, 이에 대한 설명은 도 3과 도 4에서 자세히 하였는바 생략하도록 한다.
도 7을 참고하여, 샘플링부(100)에 입력되는 신호 및 출력되는 신호를 살펴보면, 샘플링부(100)에 입력되는 하나의 신호는 제1스트롱 암 래치부(110), 제2스트롱 암 래치부(120), 제3스트롱 암 래치부(130), 제4스트롱 암 래치부(140), 제5스트롱 암 래치부(150), 제6스트롱 암 래치부(160), 제7스트롱 암 래치부(170) 및 제8스트롱 암 래치부(180)를 통해 각각 45도의 위상 차이를 가지는 8개의 신호로 샘플링 될 수 있다.
구체적으로, 샘플링부(100)에 입력되는 데이터(X)는 제1스트롱 암 래치부(110)의 제1-1스트롱 암 래치(111)에 의해 0도 위상에 대해 샘플링이 되며, 제2스트롱 암 래치부(120)의 제2-1스트롱 암 래치(121) 의해 45도 위상에 대해 샘플링이 되고, 제3스트롱 암 래치부(130)의 제3-1스트롱 암 래치(131)에 의해 135도 위상에 대해 샘플링이 되며, 제4스트롱 암 래치부(140)의 제4-1스트롱 암 래치(141)에 의해 180도 위상에 대해 샘플링이 된다. 또한, 데이터(X)는 제5스트롱 암 래치부(150)의 제1-1스트롱 암 래치(151)에 의해 225도 위상에 대해 샘플링이 되며, 제6스트롱 암 래치부(160)의 제6-1스트롱 암 래치(161) 의해 270도 위상에 대해 샘플링이 되고, 제7스트롱 암 래치부(170)의 제7-1스트롱 암 래치(171)에 의해 315도 위상에 대해 샘플링이 되며, 제8스트롱 암 래치부(180)의 제8-1스트롱 암 래치(181)에 의해 180도 위상에 대해 샘플링이 된다.
따라서, 입력되는 데이터가 하나의 주기를 기준으로 A1+B1+C1+D1+E1+F1+G1+H1 총 8구간으로 구분되어 있는 경우, A1+B1+C1+D1+E1+F1+G1+H1 신호는 도 5의 (b)에 도시된 바와 같이 제1-1스트롱 암 래치(111)에 의해서는 A1 구간이, 제2-1스트롱 암 래치(121)에 의해서는 B1구간이, 제3-1스트롱 암 래치(131)에 의해서는 C1 구간이, 제4-1스트롱 암 래치(141)에 의해서는 D1 구간이, 제5-1스트롱 암 래치(151)에 의해서는 E1 구간이, 제6-1스트롱 암 래치(161)에 의해서는 F1구간이, 제7-1스트롱 암 래치(171)에 의해서는 G1 구간이, 제8-1스트롱 암 래치(181)에 의해서는 H1 구간이 각각 샘플링 될 수 있다.
제1-1스트롱 암 래치(111)에 의해 출력된 구간 A1의 신호는 도 7에 도시된 바와 같이 각각 제1-2스트롱 암 래치(112), 제1-3스트롱 암 래치(113) 및 제1-4 스트롱 암 래치(114)를 거쳐 최종적으로 180도 위상을 기준으로 정렬된 구간 A1의 신호가 출력될 수 있다.
같은 원리에 의해 제2-1스트롱 암 래치(121)에 의해 출력된 구간 B1의 신호, 제3-1스트롱 암 래치(131)에 의해 출력된 구간 C1의 신호 및 제4-1스트롱 암 래치(141)에 의해 출력된 구간 D1의 신호들은 각각 3개의 스트롱 암 래치를 더 통과하여 최종적으로 180도 위상을 기준으로 정렬된 구간 B1, C1 및 E1의 신호가 출력될 수 있다.
제5-1스트롱 암 래치(151)에 의해 출력된 구간 E1의 신호는 도 7에 도시된 바와 같이 각각 제5-2스트롱 암 래치(152) 및 제5-3스트롱 암 래치(153) 를 거쳐 최종적으로 180도 위상을 기준으로 정렬된 구간 E1의 신호가 출력될 수 있다.
같은 원리에 의해 제6-1스트롱 암 래치(161)에 의해 출력된 구간 F1의 신호, 제7-1스트롱 암 래치(171)에 의해 출력된 구간 G1의 신호 및 제8-1스트롱 암 래치(181)에 의해 출력된 구간 H1의 신호들은 각각 2개의 스트롱 암 래치를 더 통과하여 최종적으로 180도 위상을 기준으로 정렬된 구간F1, G1 및 H1의 신호가 출력될 수 있다.
스토롱 암 래치부(110, 120, 130, 140, 150, 160, 170, 180)에서 출력된 신호들은 도 6에 도시된 바와 같이 SR 래치부(200)로 입력되고 SR 래치부(200)를 통해 출력된 신호들은 D 플립플롭부(400) 로 입력되어 D 플립플롭부(400) 에 의해 최종 신호가 출력된다.
구체적으로, 제1스트롱 암 래치부(110)에서 출력된 신호는 SR 래치부(200)의 제1 SR 래치(210)로 입력되고, 제2스트롱 암 래치부(120)에서 출력된 신호는 SR 래치부(200)의 제2 SR 래치(220)로 입력되며, 제3스트롱 암 래치부(130)에서 출력된 신호는 SR 래치부(200)의 제3 SR 래치(230)로 입력되고, 제4스트롱 암 래치부(140)에서 출력된 신호는 SR 래치부(200)의 제4 SR 래치(240)로 입력된다.
또한, 제5스트롱 암 래치부(150)에서 출력된 신호는 SR 래치부(200)의 제5 SR 래치(250)로 입력되고, 제6스트롱 암 래치부(160)에서 출력된 신호는 SR 래치부(200)의 제6 SR 래치(260)로 입력되며, 제7스트롱 암 래치부(170)에서 출력된 신호는 SR 래치부(200)의 제7 SR 래치(270)로 입력되고, 제8스트롱 암 래치부(180)에서 출력된 신호는 SR 래치부(200)의 제8 SR 래치(280)로 입력된다.
각각의 SR 래치(210, 220, 230, 240)는 신호들이 샘플링부(100)에 의해 리셋(Reset)이 되는 것을 방지하지 위한(not return to zero) 구성요소로서, 구체적으로 SR NAND 래치가 사용될 수 있다.
SR 래치부(200)를 통과한 각각의 신호들은 D 플립플롭부(400)의 제1 D 플립플롭(310), 제2 D 플립플롭(320), 제3 D 플립플롭(330), 제4 D 플립플롭(340), 제5 D 플립플롭(350), 제6 D 플립플롭(360), 제7 D 플립플롭(370), 제8 D 플립플롭(380)에 입력되고, D 플립플롭부(400)에 출력된 신호들은 최종 비교 신호를 출력하는 XOR 게이트부(400)로 입력될 수 있다.
XOR 게이트부(400)는 8개의 비교 신호를 출력할 수 있도록 제1 XOR 게이트(410), 제2 XOR 게이트(420), 제3 XOR 게이트(430), 제4 XOR 게이트(440), 제5 XOR 게이트(450), 제6 XOR 게이트(460), 제7 XOR 게이트(470) 및 제8 XOR 게이트(480)를 포함할 수 있다.
하프 레이트 위상 검출기는 모든 데이터의 전환을 샘플링 하기 위해 8개의 위상을 생성하고, XOR 게이트로 최종 신호를 송신하기 전에 샘플링 된 신호들이 동일한 조건에서 비교될 수 있도록 하나의 위상을 기준으로 정렬해야 하는 과정을 거쳐야 하는데, 종래 기술에 따른 쿼터 레이트 위상 검출기는 샘플링 된 데이터를 하나의 위상으로 정렬하기 위한(신호의 타이밍을 맞추기 위한) D 플립플롭이 위상 검출기의 뒷단에 배치해 있어, 민감도가 작은 D 플립플롭으로 인해 위상 검출기의 전체 속도가 저하되는 문제점이 존재하였다.
그러나, 본 발명의 일 실시예에 따른 쿼터 레이트 위상 검출기는 도 7에 도시된 바와 같이D 플립플롭보다 민감도가 높아 동작 속도가 빠른 스트롱 암 래치를 이용하여 샘플링 된 데이터를 하나의 위상으로 정렬하는 과정을 샘플링부(100)에 먼저 진행한 후, 타이밍이 맞춰진 신호들을 SR 래치부(200)로 출력하므로, 종래 기술보다 보다 빠르게 샘플링 된 신호들을 하나의 위상으로 정렬할 수 있는 장점이 존재한다.
이에 따라, 위상 검출기의 후단에서 민감도가 작아 위상 검출기의 속도의 저하를 일으키는 D 플립플롭의 전체 개수를 줄일 수 있어, 종래 기술 보다 빠른 속도로 작동하면서 보다 안정적으로 구동되는 위상 검출기를 제공할 수 있는 장점이 존재한다.
도 8과 도 9는 종래 기술에 따른 위상 검출기와 본 발명에 따른 위상 검출기의 출력 파형을 비교 도시한 도면으로서, 구체적으로 도 8의 (a)는 100Gbps 속도를 기준으로 종래 기술에 따른 쿼터 레이트 위상 검출기에서 출력되는 파형을 도시한 도면이고, 도 8의 (b)는 100Gbps 속도를 기준으로 본 발명에 따른 쿼터 레이트 위상 검출기에서 출력되는 파형을 도시한 도면이고, 도 9의 (a)는 125Gbps 속도를 기준으로 종래 기술에 따른 쿼터 레이트 위상 검출기에서 출력되는 파형을 도시한 도면이고, 도 9의 (b)는 125Gbps 속도를 기준으로 본 발명에 따른 쿼터 레이트 위상 검출기에서 출력되는 파형을 도시한 도면이다.
도 8 내지 도 9를 참조하면 종래 기술에 따른 쿼터 레이트 위상 검출기는 출력되는 파형의 모형이 간격이 일정하지 않고, 전압의 높이가 일정하지 않게 출력되는 것을 확인할 수 있으나, 본 발명에 른 쿼터 레이트 위상 검출기는 출력되는 파형의 모형이 간격이 일정하고, 전압의 높이가 일정하게 출력되는 것을 확인할 수 있다. 이에 따라 본 발명에 따른 쿼터 레이트 위상 검출기가 종래 기술에 따른 쿼터 레이트 위상 검출기가 빠른 속도로 구동되면서 보다 안정적으로 구동되는 것을 알 수 있다.
도 10은 높은 속도에서도 본 발명의 일 실시예에 따른 위상 검출기가 안정적으로 구동되는 출력 파형을 도시한 도면으로서, 구체적으로 도 10의 (a)는 133Gbps 속도를 기준으로 본 발명에 따른 쿼터 레이트 위상 검출기에서 출력되는 파형을 도시한 도면이고, 도 10의 (b)는 143Gbps 속도를 기준으로 본 발명에 따른 쿼터 레이트 위상 검출기에서 출력되는 파형을 도시한 도면이다.
도 10에 도시된 바와 같이 125Gbps 보다 높은 속도인 133Gbps 및 143Gbps에서도 본 발명에 따른 쿼터 레이트 위상 검출기는 안정적으로 작동되는 것을 확인할 수 있다.
지금까지 도면을 통해 일 실시예에 따른 하프 레이트 위상 검출기(10) 및 쿼터 레이트 위상 검출기(20)에 대해 자세히 알아보았다.
본 발명의 일 실시예에 따른 하프 레이트 위상 검출기 및 쿼터 레이트 위상 검출기는 D 플립플롭보다 민감도가 높아 동작 속도가 빠른 스트롱 암 래치를 이용하여 샘플링 된 데이터를 하나의 위상으로 정렬하는 과정을 위상 검출기의 전단인 샘플링부에 먼저 진행하므로 종래 기술보다 보다 빠르게 샘플링 된 신호들을 하나의 위상으로 정렬할 수 있는 장점이 존재한다.
이에 따라, 위상 검출기의 후단에서 민감도가 작아 위상 검출기의 속도의 저하를 일으키는 D 플립플롭의 전체 개수를 줄일 수 있어, 종래 기술 보다 빠른 속도로 작동하면서 보다 안정적으로 구동되는 위상 검출기를 제공할 수 있는 장점이 존재한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DR와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
10: 하프 레이트 위상 검출기
20: 쿼터 레이트 위상 검출기
100: 샘플러부
110: 제1 스트롱 암 래치부
120: 제2 스트롱 암 래치부
130: 제3 스트롱 암 래치부
140: 제4 스트롱 암 래치부
200: SR래치부
300: D 플립플롭부
400: XOR 게이트부

Claims (8)

  1. 하나의 데이터로부터 각각 90도의 위상 차이를 가지는 4개의 신호로 샘플링(sampling)을 한 후, 샘플링된 상기 4개의 신호를 미리 정해진 하나의 위상으로 정렬하는 샘플링부;
    상기 샘플링부로부터 출력된 4개의 신호들을 각각 입력 받는 4개의 SR 래치(Latch)를 포함하는 SR 래치부; 및
    상기 SR 래치부로부터 출력된 4개의 신호들을 각각 입력 받는 4개의 D 플립플롭(D Flipflop)을 포함하는 D 플립플롭부;를 포함하는 것을 특징으로 하는 하프 레이트 위상 검출기.
  2. 제1항에 있어서,
    상기 샘플링부는, 4개의 스트롱 암 래치부를 포함하고,
    상기 4개의 스트롱 암 래치부는,
    직렬적으로 연결되어 있는 복수 개의 스트롱 암 래치를 각각 포함하는 것을 특징으로 하는, 하프 레이트 위상 검출기.
  3. 제2항에 있어서,
    상기 4개의 스트롱 암 래치부는,
    상기 하나의 데이터부터 각각 90도의 위상 차이를 가지는 4개의 신호로 각각 샘플링 한 후, 샘플링된 상기 4개의 신호를 미리 정해진 하나의 위상으로 정렬하는 것을 특징으로 하는, 하프 레이트 위상 검출기.
  4. 제3항에 있어서,
    상기 미리 정해진 하나의 위상은,
    0도, 90도, 180도 또는 270도 중 하나를 포함하는 것을 특징으로 하는, 하프 레이트 위상 검출기.
  5. 하나의 데이터로부터 각각 45도의 위상 차이를 가지는 8개의 신호로 샘플링(sampling)을 한 후, 샘플링된 상기 8개의 신호를 미리 정해진 하나의 위상으로 정렬하는 샘플링부;
    상기 샘플링부로부터 출력된 8개의 신호들을 각각 입력 받는 8개의 SR 래치(Latch)를 포함하는 SR 래치부; 및
    상기 SR 래치부로부터 출력된 8개의 신호들을 각각 입력 받는 8개의 D 플립플롭(D Flipflop)을 포함하는 D 플립플롭부;를 포함하는 것을 특징으로 하는 쿼터 레이트 위상 검출기.
  6. 제5항에 있어서,
    상기 샘플링부는, 8개의 스트롱 암 래치부를 포함하고,
    상기 8개의 스트롱 암 래치부는,
    직렬적으로 연결되어 있는 복수 개의 스트롱 암 래치를 각각 포함하는 것을 특징으로 하는, 쿼터 레이트 위상 검출기.
  7. 제6항에 있어서,
    상기 8개의 스트롱 암 래치부는,
    상기 하나의 데이터부터 각각 45도의 위상 차이를 가지는 8개의 신호로 각각 샘플링 한 후, 샘플링된 상기 8개의 신호를 미리 정해진 하나의 위상으로 정렬하는 것을 특징으로 하는, 쿼터 레이트 위상 검출기.
  8. 제7항에 있어서,
    상기 미리 정해진 하나의 위상은,
    0도, 45도, 90도, 180도, 225도, 270도, 315도 또는 360도 중 하나를 포함하는 것을 특징으로 하는, 쿼터 레이트 위상 검출기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로
WO2019239537A1 (ja) 2018-06-14 2019-12-19 株式会社ソシオネクスト 分周回路、通信回路、及び集積回路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430796B1 (ko) * 2011-12-01 2014-08-18 한양대학교 산학협력단 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로
WO2019239537A1 (ja) 2018-06-14 2019-12-19 株式会社ソシオネクスト 分周回路、通信回路、及び集積回路

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