CN110390968B - 用于存储器应用的锁存电路 - Google Patents

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Abstract

本文描述的各种实施方式涉及具有第一锁存电路的集成电路，所述第一锁存电路具有锁存多个输入数据信号的多个第一锁存器。集成电路可以包括第二锁存电路，第二锁存电路具有单个第二锁存器，单个第二锁存器接收来自多个第一锁存器的锁存的多个输入数据信号，并且基于锁存的多个输入数据信号输出单个锁存数据信号。集成电路可以包括耦合在第一锁存电路和第二锁存电路之间的中间逻辑电路。中间逻辑电路可以从第一锁存电路接收多个输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给第二锁存电路的单个第二锁存器，以作为单个锁存数据信号输出。

Description

用于存储器应用的锁存电路
技术领域
本公开涉及一种锁存电路，特别是涉及一种用于存储器应用的锁存电路
背景技术
该部分旨在提供与理解本文描述的各种技术相关的信息。正如该部分的标题所暗示的，这是对相关技术的讨论，绝不意味着它是现有技术。通常，相关技术可以或可以不被认为是现有技术。因此，应该理解，应该从这个角度阅读本节中的任何陈述，而不是对现有技术的任何承认。
在常规的半导体制造设计中，嵌入式扫描链可以包括扫描链，其中写数据输入、写使能和读数据输出包括全扫描触发器。这些嵌入式扫描链可用于异步时钟设计，其中数据(D)和写使能(WEN)捕获使用写时钟(WCLK)，Q-out使用读时钟(RCLK)。这些许多信号和关联电路可能在电路架构上造成大面积占用。因此可能需要重新设计扫描链以减小集成电路的面积。
发明内容
根据本公开的一个方面，提供了一种集成电路，包括：第一锁存电路，具有每个数据位的多个第一锁存器，所述多个第一锁存器锁存每个数据位的多个输入数据信号；第二锁存电路，具有每个数据位的单个第二锁存器，所述单个第二锁存器接收来自所述多个第一锁存器的锁存的多个输入数据信号，并且基于所述锁存的多个输入数据信号输出每个数据位的单个锁存数据信号；以及中间逻辑电路，耦合在所述第一锁存电路和所述第二锁存电路之间，其中所述中间逻辑电路从所述第一锁存电路接收每个数据位的多个输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给所述第二锁存电路的所述每个数据位的单个第二锁存器，以作为所述每个数据位的单个锁存数据信号输出。
根据本公开的另一方面，提供了一种集成电路，包括：第一锁存电路，具有接收和锁存输入数据信号的第一锁存器，其中，所述第一锁存器以第一时钟相位操作；第二锁存电路，具有单个第二锁存器，所述单个第二锁存器接收来自所述第一锁存器的锁存输入数据信号并且基于所述锁存输入数据信号输出单个锁存数据信号，其中，所述单个第二锁存器以不同于所述第一时钟相位的第二时钟相位操作；以及转换逻辑电路，耦合在所述第一锁存电路和所述第二锁存电路之间，其中，所述转换逻辑电路从所述第一锁存电路接收输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给所述单个第二锁存器以作为所述单个锁存数据信号输出。
根据本公开的又一方面，提供了一种集成电路，包括：第一锁存电路，锁存多个输入数据信号；第二锁存电路，接收来自所述第一锁存电路的锁存的多个输入数据信号，并且根据所述锁存的多个输入数据信号输出单个锁存数据信号；逻辑电路，耦合在所述第一锁存电路和所述第二锁存电路之间，其中，所述逻辑电路从所述第一锁存电路接收所述多个输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给所述第二锁存电路以作为所述单个锁存数据信号输出；以及时钟电路，向所述第一锁存电路和所述第二锁存电路提供一个或多个时钟信号，其中，所述一个或多个时钟信号包括在扫描移位操作模式期间用作扫描移位信号的第一时钟信号，并且其中，所述多个时钟信号包括在输入的扫描捕获操作模式期间用作扫描捕获信号的第二时钟信号。
附图说明
本文参考附图描述了各种技术的实现。然而，应该理解，附图仅示出了本文描述的各种实施方式，并不意味着限制本文描述的各种技术的实施例。
图1示出了根据本文中所描述的各种实施方式的用于存储器应用的锁存电路的图。
图2示出了根据本文中所描述的各种实施方式的用于双端口应用的存储器应用的锁存电路的图。
图3示出了根据本文中所描述的各种实施方式的用于单端口应用的存储器应用的锁存电路的图。
图4示出了根据本文中所描述的各种实施方式的制造集成电路的方法的工艺流程图。
具体实施方式
本文描述的各种实施方式涉及用于各种扫描链应用的存储器应用的锁存电路。本文描述的一些实施方式涉及用于各种集成电路(IC)存储器应用的测试设计(DFT)扫描设计、方案和技术。本文描述的各种方案和技术通过减少扫描移位链的数量(例如，在输入/输出(I/O)列多路复用器(colmux)中)来实现具有嵌入式全扫描链的区域高效存储器没计。例如，参考单端口存储器，两(2)个扫描链(例如，D和WEN)被减少为一(1)个扫描链，并且参考双端口存储器，三(3)个扫描链(例如，D、WEN和READ)被减少为一(1)个扫描链。本文描述的各种方案和技术通过在异步读写时钟域存在的情况下统一扫描链并减少控制输入的可观察性锁存，进一步解决了触发器数量的减少。
现在本文中将参考图1-4详细描述用于具有嵌入式全扫描链的存储器应用的锁存电路的各种实施方式。
图1示出了根据本文中所描述的各种实施方式的存储器电路100的框图。如图所示，存储器电路100可以包括多个组件，例如第一锁存电路104、中间逻辑电路108和第二锁存电路106。此外，存储器电路100还可以包括输入逻辑电路110和输出逻辑电路112。此外，存储器电路100可以利用时钟电路114。在各种实施方式中，这些组件104、106、108、110、112、114可以耦合在一起以彼此接口连接并共同操作以在各种扫描链应用中为电路100提供区域高效存储器功能，如本文所述。区域高效存储器电路100可以简称为存储器电路和/或存储器线路，并且存储器电路100可以用具有扫描链的静态随机存取存储器(SRAM)来实现。
如图1所示，输入逻辑电路110可以接收多个输入数据信号120(例如，多于一个、或两个或更多个)，并将多个输入数据信号120提供给第一锁存电路104。第一锁存电路104可以从输入逻辑电路110接收多个输入数据信号120并锁存多个输入数据信号120。另外，如图所示，中间逻辑电路108可以耦合在第一锁存电路104和第二锁存电路106之间。在一些实例中，中间逻辑电路108可以从第一锁存电路108接收多个输入数据信号120并将其组合成单个数据信号，该单个数据信号被提供给第二锁存电路106以作为单个锁存数据信号输出。而且，如图所示，第二锁存电路106可以经由中间逻辑电路108从第一锁存电路104接收锁存的多个输入数据信号，然后第二锁存电路106可以基于锁存的多个输入数据信号输出单个锁存数据信号。此外，在一些实例中，输出逻辑电路112可以接收单个锁存数据信号(用于一个或多个数据位)，然后提供单个锁存数据信号(用于一个或多个数据位)作为一个或多个输出信号122。在一些实施方式中，多个输入信号120可包含数据信号(D)和写入使能信号(WEN)。然而，在各种其他实施方式中，可以使用任何数量的输入信号，例如，在两个或更多个输入信号的情况下，可以使用一个或多个与门来添加任何附加信号，用于接收附加信号作为输入，例如，功能信号132和扫描移位信号126。
在一些实施方式中，时钟电路114可以被配置为向第一锁存电路104和第二锁存电路106提供一个或多个时钟信号(CLKA，CLKB)。一个或多个时钟信号(CLKA，CLKB)可以包括第一时钟信号(CLKA)，其可以在扫描移位的操作模式期间用作和/或应用为扫描移位信号126。多个时钟信号(CLKA，CLKB)可以包括第二时钟信号(CLKB)，其可以在扫描捕获输入的操作模式期间用作和/或应用为扫描捕获信号。在一些其它实施方式中，第一时钟信号(CLKA)和第二时钟信号(CLKB)可以在扫描控制(输出)的操作模式期间一起使用，扫描控制(输出)的操作模式在扫描移位操作模式被禁用的同时利用第一时钟信号(CLKA)来控制数据输出。此外，在一些实例中，第一时钟信号(CLKA)和第二时钟信号(CLKB)可以在功能操作模式期间一起使用。这些各种操作模式将在下面参考图2和3更详细地描述。
在一些实施方式中，可以将扫描移位信号126提供给输入逻辑电路110，可以将测试设计(DFT)信号130和功能数据信号132(F_Data信号)提供给中间逻辑电路108，并且可以将Q更新信号128提供给输出逻辑电路112。功能数据信号132(F_Data信号)可以用位阵列信号实现。此外，可以从第二锁存电路106向输入逻辑电路110提供反馈信号(FBS)134，并且可以将扫描输出信号(Scan_0：SO[0])136作为输入信号提供给输出逻辑电路112。因此，在一些实例中，第二锁存电路106的输出馈送给输出逻辑电路112，并且它还馈送SO[0]，即scan_0信号136。下面将参考图2和3更详细地描述这些各种信号126、128、130、132、134、136。在一些实施方式中，反馈信号(FBS)134可以简称为第二锁存电路106和第一锁存电路110之间的连接。在这种情况下，FBS 134可以不是传统的反馈信号，相反，FBS 134可以简单地用作电路106和110之间的连接。
存储器电路100可以实现为用于各种类型的扫描链应用的集成电路(IC)。存储器电路100可以实现为具有各种双轨和/或单轨存储器架构和相关电路的IC。而且，存储器电路100可以与单个芯片上的计算电路和相关组件集成。在各种实施方式中，存储器电路100可以在用于电子、移动、物联网(IoT)、汽车和企业应用的嵌入式系统中实现。
图2示出了根据本文中所描述的各种实施方式的用于双端口应用的存储器电路200的图。参考图2，其中描述的各种组件在范围和功能上类似于参考图1所示和所述的相关组件。如本文参考图2所述，多个输入信号(例如，D和WEN)被合并到单(1)个扫描链。这可以改善从4个锁存器/位向下到3个锁存器/位以及从2个扫描链到1个扫描链的面积。由于将输入信号功能(例如，D或WEN)包括在测试设计(DFT)扫描路径中，这可以进一步改善测试质量。本文描述的各种实施方式可以使用除D和/或WEN之外的任何输入信号。
如图2所示，第一锁存电路104包括每个数据位的多个第一锁存器(例如，两个p2_latches)，其锁存多个输入数据信号120，例如数据(D)、每个数据位的写使能(WEN)或任何其他类型的信号。在一些实例中，第一锁存器(p2_latches)可以用p1_latches实现。在其他情况下，第一锁存电路104的多个第一锁存器可以用被配置为在时钟周期的确定部分(例如，时钟的上升沿或时钟的下降沿，这取决于各种具体实施方式)处捕获D输入处的输入值的D触发器来实现。
因此，在一些实施方式中，第一锁存电路104的多个第一锁存器可包含每个数据位的两(2)个锁存器(例如，p2_laches)且以第一时钟相位(例如，负时钟相位；时钟低锁存器)操作，并且单个第二锁存器在不同于第一时钟相位的第二时钟相位(例如，正时钟相位；时钟高锁存器)中操作。然而，在其他实施方式中，第一锁存电路104的第一锁存器可以以第二时钟相位(例如，正时钟相位；时钟高锁存器)操作，并且单个第二锁存器可以在不同于第二时钟相位的第一时钟相位(例如，负时钟相位；时钟低锁存器)中操作。
第二锁存电路106可以包括每个数据位的单个第二锁存器(例如，单个或一个p1_latch)，其从第一锁存电路104的多个第一锁存器接收锁存的多个输入数据信号，并基于锁存的多个输入数据信号输出每个数据位的单个锁存数据信号。在一些实例中，第二锁存器(p1_latches)中的每一个可以用p2_latches实现。在其他情况下，第二锁存电路106的单个第二锁存器(p1_latch)可以用被配置为在时钟(CLK)周期的确定部分(例如，时钟的上升沿或时钟的下降沿，这取决于各种具体实施方式)处捕获D输入处的输入值的D触发器来实现。
在一些实施方式中，p2_latch到p1_latch产生正边缘触发器；然而，在一些实例中，可以使用负边沿触发器。因此，在一些实例中，第一锁存电路104可以使用每个数据位的多个p1_latches，并且第二锁存电路106可以使用每个数据位的单个p2_latch。在这种情况下，可以使用两个p1第一锁存器和一个p2第二锁存器。
在一些实施方式中，如图2中所示，输入逻辑电路110接收每个数据位的多个输入数据信号120，包括第一输入数据信号(例如，数据信号(D))和第二输入数据信号(例如写使能信号(WEN))，其不同于第一输入数据信号。然而，在各种其他实施方式中，可以使用类似于数据信号(D)和写使能信号(WEN)转换的任何相关信号作为输入数据信号120。此外，可以使用任何数量的输入数据信号。
如图2所示，输入逻辑电路110包括每个数据位的多个逻辑门，包括第一逻辑门(例如，与门)和第二逻辑门(例如，MUX)。因此，在一些实例中，第一逻辑门可以用与门实现，第二逻辑门可以用第一多路复用器(MUX)实现。第一逻辑门(与)接收写使能(WEN)信号和扫描移位信号，并且第一逻辑门(与)将第一数据信号(D)提供给第一锁存电路104的每个数据位的第一锁存器。此外，第二逻辑门(MUX)接收输入数据信号(D)和来自第二锁存电路106的每个数据位的单个第二锁存器的每个数据位的单个锁存数据信号(Q)(作为反馈或连接信号(FBS))，并且第二逻辑门(MUX)基于扫描移位信号将第二数据信号提供给第一锁存电路104的每个数据位的第一锁存器。在一些实例中，反馈或连接信号(FBS)可以被称为锁存器之间的锁存器到锁存器连接信号。而且，输入逻辑电路110可以包括接收数据信号(例如，D[0])和扫描输入信号(例如，SI[0])并且基于扫描移位信号提供输出信号的另一多路复用器(MUX)。而且，可以使用任何数量的逻辑门，例如，一个或多个与门。
如图所示，中间逻辑电路108可以耦合在第一锁存电路104和第二锁存电路106之间。中间逻辑电路108可以从第一锁存电路104接收每个数据位的多个输入数据信号120并将其组合成单个数据信号，该单个数据信号被提供给第二锁存电路106的每个数据位的单个第二锁存器，以作为每个数据位的单个锁存数据信号输出。中间逻辑电路108可以包括每个数据位的多个逻辑门，包括第三逻辑门(例如，或门)和第四逻辑门(例如，MUX)。因此，在一些实例中，第三逻辑门可以用或门来实现，并且第四逻辑门可以用第二多路复用器(MUX)来实现。第三逻辑门(OR)接收多个输入数据信号并向第四逻辑门(MUX)提供逻辑输出信号，所述多个输入数据信号包括来自(第一锁存电路104的)第一锁存器的两(2)个锁存器的输出数据(Q)信号。第四逻辑门(MUX)接收包括来自第三逻辑门(OR)的逻辑输出信号和功能数据信号(FDS)的多个信号，并且第四逻辑门(MUX)基于测试设计(DFT)信号(即，DFTRAMBYP)将单个数据信号提供给(第二锁存电路106的)第二锁存器的单(1)个第二锁存器。在一些实例中，DFTRAMBYP可以指代测试设计(DFT)随机存取存储器(RAM)旁路(BYP)。
输出逻辑电路112可包括至少一个逻辑门，例如，第五逻辑门(例如，或非门、与非门、和/或具有一个或多个反相器)，其接收来自第二锁存器的一个或多个信号，包括第二锁存电路106的每个数据位的单个锁存数据信号。因此，在一些实例中，第五逻辑门可以用或非门实现。然而，在其他情况下，第五逻辑门可以用与非门、一个或多个反相器和/或类似逻辑门的某种组合来实现。如图所示，输出逻辑电路112可以接收输出信号(Q)，其可以作为输入信号提供给输出逻辑电路112的至少一个或非门。因此，p1_latch的Q输出馈送给输出逻辑电路112，它也馈送SO[0]。此外，在一些实例中，输出逻辑电路112接收更新信号(例如，Q_Update)，并且输出逻辑电路112基于单个锁存数据信号和更新信号(例如，Q_Update)提供一个或多个输出(Q)信号。
在一些实施方式中，如图2中所示，时钟电路114将多个时钟信号(例如，CLKA，CLKB)提供给第一锁存电路104和第二锁存电路106中的锁存器。因此，多个时钟信号可以包括第一时钟信号(CLKA)，其可以在第一操作模式期间用作扫描移位信号，并且多个时钟信号可以包括第二时钟信号(CLKB)，其可以在第二操作模式期间用作扫描捕获信号。在一些实例中，时钟电路114可以包括多个多路复用器(例如，2个)，其接收第一和第二时钟信号(CLKA，CLKB)并且基于选择信号(SEL)将输出时钟信号提供给第一锁存电路104和第二锁存电路106中的锁存器。在一些实例中，选择信号(SEL)可以包括一个或多个信号，例如扫描使能信号(SE)、DFTQSHIFT信号和/或可能的DFTRAMBYP信号。
在一些实例中，第一时钟信号(CLKA)和第二时钟信号(CLKB)可以在第三操作模式期间一起使用，第三操作模式在第一操作模式被禁用(即，禁用移位使能，并且例如，这指的是使用DFTQSHIFT信号的原因)的同时使用第一时钟信号(CLKA)来控制数据输出(例如，Q)。在一些实例中，DFTQSHIFT可以指输出的测试设计Q移位，其中Q指的是输出。此外，第一操作模式可以指扫描移位操作模式，第二操作模式可以指(输入的)扫描捕获操作模式。而且，第三操作模式可以指捕获期间(输出的)扫描控制操作模式，第四操作模式可以指利用第一时钟信号(CLKA)和第二时钟信号(CLKB)的功能操作模式。
如图2所示，电路200可以包括任意数量(n)行的数据位，每个数据位[0]，[1]，...[n/2-1]具有相应的输入信号(即，D[0]&WEN[0]，D[1]&WEN[1]，...，D[n/2-1]和WEN[n/2-1])和相应的输出信号(即Q[0]，Q[1]，...，Q[n/2-1])。这样，对于每个数据位，每行数据位包括第一锁存电路104中的两(2)个锁存器，其经由中间逻辑电路108耦合到第二锁存电路106中的单(1)个锁存器，其也可以被称为转换逻辑电路。而且，对于每个数据位，第一锁存电路104可以包括接收和锁存输入数据信号120的两(2)个第一锁存器(例如，2个锁存器)，并且第一锁存器以第一时钟相位操作。而且，对于每个数据位，第二锁存电路106可以包括单(1)个第二锁存器(例如，1个锁存器)，其接收来自第一锁存器(例如，第一锁存电路104的2个锁存器)的锁存输入数据信号，并且基于锁存输入数据信号输出单个锁存数据信号。单个第二锁存器(例如，第二锁存电路106的1个锁存器)以不同于第一时钟相位的第二时钟相位操作。而且，对于每个数据位，中间(或转换)逻辑电路108可以耦合在第一锁存电路104和第二锁存电路106之间，使得中间(或转换)逻辑电路108从第一锁存电路104接收输入数据信号并将其组合成为单个数据信号，该单个数据信号被提供给第二锁存电路106的单个第二锁存器，以作为单个锁存数据信号输出。
在扫描移位模式中，存储器电路200的架构和/或结构允许数据信号的完全捕获，其中移位允许将数据放入可以移出或移过的锁存器中。而且，存储器电路200的时钟在扫描模式期间实现完全可测试性特征。在这种实例中，第一锁存电路104的第一锁存器(例如，对于每个D和WEN锁存器对，每个数据位2个负相位和2个锁存器，时钟低锁存器)被配置为锁存多个输入数据信号(例如，时钟低数据输入、读/写控制信号事务捕获、时钟高数据输出、对高信号的锁存)。第二锁存电路106的第二锁存器(对于每个D和WEN锁存器对，1个正相位、1个共享时钟高锁存器)被配置为基于锁存的多个输入数据信号输出(单个)锁存数据信号。此外，中间逻辑电路108被配置为使得能够利用公共输入配置捕获多个输入数据信号。
在一些方案和技术中，输入信号D、WEN和输出信号Q可以在三个单独的扫描链中实现。然而，在本文描述的方案和技术中，输入信号D、WEN和Q合并为单(1)个扫描链。在一些实例中，这改善了从6个锁存器/位向下到3个锁存器/位以及从3个扫描链到1个扫描链的面积。由于将(D或WEN)功能包括在DFT扫描路径中，这可以改善测试质量。这种DFT没计可以利用一个原理设计支持同步和异步读时钟和写时钟两者。
以下是具有控制引脚的真值表(表1)，其中：
DFTASYNC＝＞1可以用于异步时钟设计；且
DFTQSHIFT＝＞1可以用于在捕获周期期间更新或启动新的Q输出。注意，扫描链可以具有以功能速度移位以支持外部读取逻辑中的快速捕获的能力。
表1
在各种实施方式中，本文描述的方案和技术提供组合Write_mask和Din以用于扫描捕获。可以在扫描模式期间将Din/Q组合成单个触发器，并且这可以通过附加的DFT时钟控制(例如，通过仅使用其中一个时钟来移位)来实现。在一些实例中，可以在测试期间管理写/读侧的异步时钟，以最大化覆盖范围并消除测试期间的x传播。DFTASYNCH和/或DFTQSHIFT可以用于控制行为。例如，DFTASYNCH可以用于使Q能够在捕获期间具有静态输出，因为使用了写时钟，并且在一些实例中，具有DFTQSHIFT的DFTASYNC允许输出Q的快速转换以在捕获周期基于读时钟启动到外部逻辑。
图3示出了根据本文中所描述的实施方式的用于单端口应用的存储器电路300的图。参考图3，其中描述的各种组件在范围和功能上类似于参考图1和2所示和所述的相关组件。
如图2所示，第一锁存电路104、第二锁存电路106和中间逻辑电路108类似于参考图2所描述的那些。此外，输入逻辑电路120类似于参考图2所描述的那些，不同之处在于用DFTRAMBYP和/或扫描使能信号(SE)代替扫描移位信号。如图所示，输入逻辑电路110的第二逻辑门(MUX)接收输入数据信号(D)和来自第二锁存电路106的每个数据位的单个第二锁存器的每个数据位的单个锁存数据信号(Q)(作为反馈或连接信号(FBS))，并且第二逻辑门(MUX)基于DFTRAMBYP和/或扫描使能信号(SE)(而不是扫描移位信号，如参考图2所述)向第一锁存电路104的每个数据位的第一锁存器提供第二数据信号。而且，输入逻辑电路110可以包括接收数据信号(例如，D[0])和扫描输入信号(例如，SI[0])的另一多路复用器(MUX)，并基于DFTRAMBYP和/或扫描使能信号(SE)(而不是扫描移位信号，如参考图2所述)提供输出信号。
此外，如图3所示，存储器电路300可以不使用如图2所述的输出电路112，其中相应的输出信号(即，Q[0]，Q[1]，...，Q[n/2-1]直接从第二锁存电路106的单个第二锁存器提供。此外，也如图3所示，存储器电路300可以不使用如图2所述的时钟电路112，其中单时钟信号(CLK)被提供给第一锁存电路104和第二锁存电路106中的锁存器。因此，图3中的电路300的范围和操作类似于图2中的电路200的范围和操作，除了减少的时钟信号的数量(例如，低至单个时钟信号的双时钟信号)，较少的对时钟电路114的需求，以及较少的对输出电路112的需求。
图4示出了根据本文中所描述的各种实施方式的用于制造集成电路的方法400的过程流程图。
应当理解，即使方法400可以指示操作执行的特定顺序，但是可以以不同的顺序并且在不同的系统上执行各种操作的某些部分。而且，可以向方法400添加和/或省略附加操作和/或步骤。在各种实施方式中，方法400可以以硬件和/或软件实现。例如，如果以硬件实现，则方法400可以用各种电路组件实现，如本文参考图1-3所述。否则，如果以软件实现，则方法400可以实现为程序和/或软件指令过程，其被配置用于各种扫描链应用的面积高效存储器电路。而且，如果以软件实现，则与方法400相关的指令可以存储在非暂时性存储器和/或数据库中。例如，具有处理器和存储器的计算机或各种其他类型的计算设备可以被配置为执行方法400。
如参考图4所描述和所示，方法400可以用于制造集成电路(IC)，其在各种类型的扫描链应用中实现面积高效的存储器电路。在一些实例中，集成电路(IC)可以用SRAM实现，以用于扫描链应用。
在框410处，方法400可以制造具有锁存多个输入数据信号的多个第一锁存器的第一锁存电路。多个第一锁存器可以包括每个数据位两(2)个或更多个锁存器并且以第一时钟相位(例如，负时钟相位；时钟低锁存器)操作，并且单个第二锁存器在不同于第一时钟相位的第二时钟相位(例如，正时钟相位；时钟高锁存器)中操作。在一些实例中，第一锁存电路的多个第一锁存器可以用每个数据位的两(2)个p2型锁存器实现。
在框420处，方法400可以制造具有单个第二锁存器的第二锁存电路，其接收来自多个第一锁存器的锁存的多个输入数据信号，并基于锁存的多个输入数据信号输出单个锁存数据信号。在一些实例中，第二锁存电路的单个第二锁存器可以用每个数据位一(1)个p1型锁存器实现。
在框430处，方法400可以制造耦合在第一锁存电路和第二锁存电路之间的中间逻辑电路。中间逻辑电路从第一锁存电路接收多个输入数据信号并将其组合成单个数据信号提供给第二锁存电路的单个第二锁存器，以作为单个锁存数据输出。中间逻辑电路可以包括每个数据位的多个逻辑门，包括第三逻辑门(例如，或门)和第四逻辑门(例如，MUX)。第三逻辑门(OR)接收包括来自第一锁存器的两(2)个锁存器的输出数据(Q)信号的多个输入数据信号，并向第四逻辑门(MUX)提供逻辑输出信号。第四逻辑门(MUX)接收包括来自第三逻辑门(或)的逻辑输出信号和功能数据信号(例如，F_Data)的多个信号，并且第四逻辑门(MUX)基于测试设计(DFT)信号(即DFTRAMBYP)将单个数据信号提供给第二锁存器的单(1)个第二锁存器。
在一些实施方式中，方法400可以进一步制造输入逻辑电路，其接收每个数据位的多个输入数据信号，包括第一输入数据信号(例如，D)和与第一输入数据信号不同的第二输入数据信号(例如，WEN)。输入逻辑电路可以包括每个数据位的多个逻辑门，包括第一逻辑门(例如，与门)和第二逻辑门(例如，MUX)。第一逻辑门(与)可以接收写使能(WEN)信号和扫描移位信号，并且向每个数据位的第一锁存器提供第一数据信号。第二逻辑门(MUX)从每个数据位的单个第二锁存器接收输入数据(D)信号和每个数据位的单个锁存数据(Q)信号，并且基于扫描移位信号向每个数据位的第一锁存器提供第二数据信号。
在一些实施方式中，方法400可以进一步制造具有至少一个逻辑门的输出逻辑电路，所述逻辑门包括从第二锁存器接收包括每个数据位的单个锁存数据信号的一个或多个信号的第五逻辑门(例如，或非门、与非门或一个或多个反相器)。输出逻辑电路接收更新信号(例如，Q_Update)，并且输出逻辑电路基于单个锁存数据信号和更新信号提供一个或多个扫描输出(Q)信号。
在一些实施方式中，方法400可以进一步制造时钟电路，其向第一锁存电路和第二锁存电路提供多个时钟信号(例如，CLKA，CLKB)。多个时钟信号可以包括在第一操作模式期间用作扫描移位信号的第一时钟信号(CLKA)，并且多个时钟信号可以包括在第二操作模式期间用作扫描捕获信号的第二时钟信号(CLKB)。第一时钟信号(CLKA)可以在第三操作模式期间使用，该第三操作模式在第一操作模式被禁用(即，禁用移位使能，例如，这是DFTQSHIFT的原因)的同时使用第一时钟信号(CLKA)来控制数据输出。
在一些实施方式中，第一操作模式是指扫描移位操作模式，且第二操作模式是指(输入的)扫描捕获操作模式。此外，第三操作模式是指在捕获期间(输出的)扫描控制操作模式，第四操作模式是指使用第一和第二时钟信号(CLKA，CLKB)的功能操作模式。
本文描述的是集成电路的各种实施方式。集成电路可以包括第一锁存电路，第一锁存电路具有每个数据位的多个第一锁存器，该多个第一锁存器锁存每个数据位的多个输入数据信号。集成电路可以包括第二锁存电路，第二锁存电路具有每个数据位的单个第二锁存器，该单个第二锁存器接收来自多个第一锁存器的锁存的多个输入数据信号，并且基于锁存的多个输入数据信号输出每个数据位的单个锁存数据信号。集成电路可以包括耦合在第一锁存电路和第二锁存电路之间的中间逻辑电路。中间逻辑电路可以从第一锁存电路接收每个数据位的多个输入数据信号并将其组合成单个数据信号，该单个数据信号被提供给第二锁存电路的每个数据位的单个第二锁存器，以作为每个数据位的单个锁存数据信号输出。
本文描述的是集成电路的各种实施方式。集成电路可以包括具有接收和锁存输入数据信号的第一锁存器的第一锁存电路，其中第一锁存器以第一时钟相位操作。集成电路可以包括具有单个第二锁存器的第二锁存电路，单个第二锁存器从第一锁存器接收锁存输入数据信号，并基于锁存输入数据信号输出单个锁存数据信号。单个第二锁存器可以以与第一时钟相位不同的第二时钟相位操作。集成电路可以包括耦合在第一锁存电路和第二锁存电路之间的转换逻辑电路。转换逻辑电路可以从第一锁存电路接收输入数据信号并将其组合成单个数据信号，该单个数据信号被提供给单个第二锁存器以作为单个锁存数据信号输出。
本文描述的是集成电路的各种实施方式。集成电路可以包括锁存多个输入数据信号的第一锁存电路。集成电路可以包括第二锁存电路，第二锁存电路接收来自第一锁存电路的锁存的多个输入数据信号，并基于锁存的多个输入数据信号输出单个锁存数据信号。集成电路可以包括耦合在第一锁存电路和第二锁存电路之间的逻辑电路。逻辑电路可以从第一锁存电路接收多个输入数据信号并将其组合成单个数据信号，该单个数据信号被提供给第二锁存电路以作为单个锁存数据信号输出。集成电路可以包括时钟电路，时钟电路向第一锁存电路和第二锁存电路提供一个或多个时钟信号。一个或多个时钟信号可以包括在扫描移位操作模式期间用作扫描移位信号的第一时钟信号，并且多个时钟信号可以包括在输入的扫描捕获操作模式期间用作扫描捕获信号的第二时钟信号。
提供以上引用的发明内容部分是为了以简化的形式介绍一些概念，这些概念将在上面的详细描述部分中进一步描述。发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。此外，所要求保护的主题不限于解决在本公开的任何部分中提到的任何或所有缺点的实施方式。
意图是，权利要求的主题不限于本文提供的实施方式和例证，而是包括这些实施方式的修改形式，包括根据权利要求的实施方式的部分和不同实施方式的元素的组合。应当理解，在任何这样的实施方式的开发中，如在任何工程或设计项目中，应该做出许多特定于实施方式的决策以实现开发者的特定目标，例如遵守系统相关和业务相关的约束，这可能是因实施方式而异的。此外，应当理解，这种开发努力可能是复杂且耗时的，但是对于受益于本公开的普通技术人员来说仍然是设计、制作和制造的常规任务。
已经详细参考了各种实施方式，其示例在附图和各图中示出。在以下详细描述中，阐述了许多具体细节以提供对本文提供的公开内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的公开。在一些其他实例中，没有详细描述众所周知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的细节。
还应该理解，尽管本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元素与另一个元素。例如，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。第一元素和第二元素二者都是元素，但它们不应被视为相同的元素。
本文提供的本公开的描述中使用的术语是出于描述特定实施方式的目的，并且不旨在限制本文提供的公开内容。如在本文提供的公开内容和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确说明。本文使用的术语“和/或”是指并包含一个或多个相关联所列项目的任何和所有可能的组合。当在本说明书中使用时，术语“包括”、“包括着”、“包含”和/或“包含着”指定所述特征、整数、步骤、操作、元素和/或组件的存在，但是不存在排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。
如本文所使用的，术语“如果”取决于上下文可以被解释为表示“当...时”或“在...时”或“响应于确定”或“响应于检测”。类似地，短语“如果确定”或“如果检测到[所述条件或事件]”可以取决于上下文被解释为表示“在确定时”或“响应于确定”或“在检测到[所述条件或事件]时”或“响应于检测到[所述条件或事件]”。表示在给定点或元件上方或上方的相对位置的术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“下方”和“上方”等可以结合本文描述的各种技术的一些实施方式使用。
虽然前述内容针对本文描述的各种技术的实施方式，但是可以根据本文的公开内容设计其他和进一步的实施方式，其可以由随后的权利要求确定。
尽管用结构特征和/或方法动作专用的语言描述了本主题，但应理解，所附权利要求书中定义的主题不必限于上述具体特征或动作。而是，公开了上述具体特征和动作作为实现权利要求的示例形式。

Claims (20)

1.一种集成电路，包括：
第一锁存电路，具有每个数据位的多个第一锁存器，所述多个第一锁存器锁存每个数据位的多个输入数据信号；
第二锁存电路，具有每个数据位的单个第二锁存器，所述单个第二锁存器接收来自所述多个第一锁存器的锁存的多个输入数据信号，并且基于所述锁存的多个输入数据信号输出每个数据位的单个锁存数据信号；以及
中间逻辑电路，耦合在所述第一锁存电路和所述第二锁存电路之间，其中所述中间逻辑电路从所述第一锁存电路接收每个数据位的多个输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给所述第二锁存电路的所述每个数据位的单个第二锁存器，以作为所述每个数据位的单个锁存数据信号输出。
2.根据权利要求1所述的集成电路，其中，所述集成电路包括具有扫描链的静态随机存取存储器(SRAM)。
3.根据权利要求1所述的集成电路，其中，所述多个第一锁存器包括每个数据位的两个锁存器且以第一时钟相位操作，且其中所述单个第二锁存器以不同于所述第一时钟相位的第二时钟相位操作。
4.根据权利要求1所述的集成电路，还包括：接收所述每个数据位的多个输入数据信号的输入逻辑电路，所述多个输入数据信号包括第一输入数据信号和不同于第一输入数据信号的第二输入数据信号。
5.根据权利要求4所述的集成电路，其中，所述输入逻辑电路包括每个数据位的多个逻辑门，所述多个逻辑门具有第一逻辑门和第二逻辑门，并且其中，所述第一逻辑门接收写使能信号和扫描移位信号并且将第一数据信号提供给所述每个数据位的第一锁存器，并且其中，所述第二逻辑门接收所述输入数据信号和来自所述每个数据位的单个第二锁存器的所述每个数据位的单个锁存数据信号，并且基于所述扫描移位信号将第二数据信号提供给所述每个数据位的第一锁存器。
6.根据权利要求5所述的集成电路，其中，所述第一逻辑门包括与门，并且其中，所述第二逻辑门包括第一多路复用器(MUX)。
7.根据权利要求1所述的集成电路，其中，所述中间逻辑电路包括每个数据位的多个逻辑门，所述多个逻辑门具有第三逻辑门和第四逻辑门。
8.根据权利要求7所述的集成电路，其中，所述第三逻辑门接收所述多个输入数据信号，所述多个输入数据信号具有来自所述第一锁存器中的两(2)个或更多个锁存器的输出数据信号，并且将逻辑输出信号提供给所述第四逻辑门，并且其中，所述第四逻辑门接收具有来自所述第三逻辑门的逻辑输出信号和功能数据信号的多个信号，并且其中，所述第四逻辑门基于测试设计(DFT)信号将所述单个数据信号提供给所述第二锁存器中的所述单个第二锁存器。
9.根据权利要求7所述的集成电路，其中，所述第三逻辑门包括或门，并且其中，所述第四逻辑门包括第二多路复用器(MUX)。
10.根据权利要求1所述的集成电路，还包括：具有至少一个逻辑门的输出逻辑电路，所述至少一个逻辑门具有第五逻辑门，所述第五逻辑门从所述第二锁存器接收一个或多个信号，所述一个或多个信号具有所述每个数据位的单个锁存数据信号，并且其中，所述输出逻辑电路接收更新信号，并且其中，所述输出逻辑电路基于所述单个锁存数据信号和所述更新信号提供一个或多个扫描输出信号。
11.根据权利要求10所述的集成电路，其中，所述第五逻辑门包括或非门或者与非门。
12.根据权利要求1所述的集成电路，还包括：时钟电路，所述时钟电路向所述第一锁存电路和所述第二锁存电路提供多个时钟信号，其中，所述多个时钟信号包括在第一操作模式期间用作扫描移位信号的第一时钟信号，并且其中，所述多个时钟信号包括在第二操作模式期间用作扫描捕获信号的第二时钟信号，并且其中，在第三操作模式期间使用所述第一时钟信号，所述第三操作模式在第一种操作模式被禁用的同时使用所述第一时钟信号来控制数据输出。
13.根据权利要求12所述的集成电路，其中，所述第一操作模式是指扫描移位操作模式，并且其中，所述第二操作模式是指输入的扫描捕获操作模式，并且其中，所述第三操作模式是指在捕获期间输出的扫描控制操作模式，并且其中，第四操作模式是指使用第一时钟信号和第二时钟信号的功能操作模式。
14.一种集成电路，包括：
第一锁存电路，具有接收和锁存输入数据信号的第一锁存器，其中，所述第一锁存器以第一时钟相位操作；
第二锁存电路，具有单个第二锁存器，所述单个第二锁存器接收来自所述第一锁存器的锁存输入数据信号并且基于所述锁存输入数据信号输出单个锁存数据信号，其中，所述单个第二锁存器以不同于所述第一时钟相位的第二时钟相位操作；以及
转换逻辑电路，耦合在所述第一锁存电路和所述第二锁存电路之间，其中，所述转换逻辑电路从所述第一锁存电路接收输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给所述单个第二锁存器以作为所述单个锁存数据信号输出。
15.根据权利要求14所述的集成电路，还包括：输入逻辑电路，所述输入逻辑电路接收包括第一输入数据信号和不同于所述第一输入数据信号的第二输入数据信号的所述输入数据信号。
16.根据权利要求15所述的集成电路，其中，所述输入逻辑电路包括具有第一逻辑门和第二逻辑门的多个逻辑门，并且其中，所述第一逻辑门包括与门，并且其中，所述第二逻辑门包括第一多路复用器(MUX)。
17.根据权利要求14所述的集成电路，其中，所述中间逻辑电路包括具有第三逻辑门和第四逻辑门的多个逻辑门，并且其中，所述第三逻辑门包括或门，并且其中，所述第四逻辑门包括第二多路复用器(MUX)。
18.根据权利要求14所述的集成电路，还包括：输出逻辑电路，所述输出逻辑电路具有包括第五逻辑门的至少一个逻辑门，并且其中，所述第五逻辑门包括或非门或者与非门。
19.一种集成电路，包括：
第一锁存电路，锁存多个输入数据信号；
第二锁存电路，接收来自所述第一锁存电路的锁存的多个输入数据信号，并且根据所述锁存的多个输入数据信号输出单个锁存数据信号；
逻辑电路，耦合在所述第一锁存电路和所述第二锁存电路之间，其中，所述逻辑电路从所述第一锁存电路接收所述多个输入数据信号并且将其组合成单个数据信号，所述单个数据信号被提供给所述第二锁存电路以作为所述单个锁存数据信号输出；以及
时钟电路，向所述第一锁存电路和所述第二锁存电路提供一个或多个时钟信号，其中，所述一个或多个时钟信号包括在扫描移位操作模式期间用作扫描移位信号的第一时钟信号，并且其中，所述多个时钟信号包括在输入的扫描捕获操作模式期间用作扫描捕获信号的第二时钟信号。
20.根据权利要求19所述的集成电路，其中，所述第一时钟信号和所述第二时钟信号在输出的扫描控制操作模式期间一起使用，所述输出的扫描控制操作模式在扫描移位操作模式被禁用的同时使用所述第一时钟信号来控制数据输出，并且其中，所述第一时钟信号和所述第二时钟信号在功能操作模式期间一起使用。
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