JP2011058847A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】メモリマクロを備える半導体集積回路装置1であり、スキャンモード制御信号(SMC)に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する入力データ保持部22−0〜22−kと、テストモード制御信号(TEN)に応じて、入力データ保持部22−0〜22−kが保持する値とメモリセル部が記憶するデータ値とのいずれかを、複数の入力データ保持部が動作する位相とは異なる位相に従って保持する出力データ保持部41−0〜41−kと、を備える。入力データ保持部22−0〜22−kと、出力データ保持部41−0〜41−kとは、入力データ保持部22−0を先端として交互に直列に接続され、複数の出力データ保持部の一つが保持する値は、スキャンテスト値として後段の入力データ保持部へ伝送される。
【選択図】図1
Description
特に、RAM(Random Access Memory)マクロを含む半導体集積回路では、RAMマクロの搭載数が増加している。これに伴い、RAM周辺回路の遅延故障の効率的かつ確実な除去の必要性が高まっている。
このように、メモリマクロを含む半導体集積回路装置の遅延故障を確実に検出できないため、品質を向上させることができないという問題があった。
図1は、本発明の実施形態1に係る半導体集積回路装置に備えるメモリマクロの構成例を示すブロック図である。本実施形態では、メモリマクロは、一例として、クロック同期式RAMマクロであるSRAM1の場合を示す。SRAM1は、入力部2、メモリセル部(RAM)3、及び出力部4を備える。
メモリセル部3は、入力部2に保持される値に応じて書き込まれるデータを保持する記憶領域である。また、メモリ制御信号の値に応じて、保持するデータを読み出し、出力部4へ出力する。
出力部4は、メモリセル部3から読み出した出力データを保持する。また、出力部4は、出力データ値に替えて、入力部2が保持する値を保持することもある。
ラッチ21−0〜21−mは、メモリ制御信号の値(制御値)を保持する。図1では、メモリ制御信号として、"CS"、"WE"、"Aj"を一例として示している。メモリ制御信号の入力端子それぞれを、"CS入力端子"、"WE入力端子"、"Aj端子"という。また、"Aj"は、アドレス信号である。実際には複数のアドレス信号A0〜Aj(j>0の整数)が入力されるが、説明を簡略化するためここでは代表として"Aj"を示している。また、メモリ制御信号の数、種類についても、図1は一例と示したものであり、これに限られるわけではない。また、図1では、ラッチ21−0〜21−mをメモリ制御信号の値を保持する回路の一例として示したが、これ以外の回路を用いてもかまわない。
入力セレクタ221は、スキャンモード制御信号に応じて、入力データ信号の値とスキャンテスト値とのいずれかを選択する。入力セレクタ221は、SMCの入力端子SMCと接続され、SMCを選択信号として入力する。
入力セレクタ221の出力は、入力ラッチ222へ入力される。
出力データ保持部41−0〜41−kは、テストモード制御信号(以降適宜、「TEN」という)に応じて、入力ラッチ222が保持する値(入力保持値)とメモリセル部3が記憶するデータ値(出力データ値)とのいずれかを、動作クロックの正位相に従って保持する。
出力セレクタ411は、TENに応じて、複数の入力データ保持部22−0〜22−kの一つが保持する値と、メモリセル部3が記憶するデータ値とのいずれかを選択する。出力セレクタ411は、TENの入力端子TENと接続され、TENを選択信号として入力する。
例えば、図2では、SRAM1の前段のロジックコーンの遅延故障を試験する場合、フリップ・フロップ63から入力ラッチ222までを試験する。また、SRAM1の後段のロジックコーンの遅延故障を試験する場合、出力ラッチ412からフリップ・フロップ64までを試験する。
・メモリマクロのデータ入力信号に対応するデータ入力ラッチ(DIL)の入力に接続され、データ入力ラッチ"DIL"の入力を選択信号"SMC"により選択する入力セレクタ(選択回路SEL1)。
・メモリマクロのデータ出力信号に対応する出力ラッチ(DOL)の入力に接続され、出力ラッチの入力を選択信号"TEN"により選択する出力セレクタ(選択回路SEL2)。
・入力セレクタの入力は、一方をメモリマクロの入力端子DI0〜DIk(入力データ信号DI0〜DIkを入力)に接続し、他方をスキャンテスト値(SIN)の入力端子SINまたは出力ラッチの出力と接続する信号線。
・出力セレクタの入力は、一方をメモリセルの出力端子DO0〜DOkと接続し、他方を入力ラッチの出力と接続する信号線。
本実施形態では、メモリ制御信号を入力するラッチ21−0〜21−2についても、スキャンチェーンを形成する一態様を説明する。
図4は、本発明の実施形態2に係る半導体集積回路装置に備えるメモリマクロの構成例を示すブロック図である。SRAM6は、図1の入力部2にかえて、ラッチ21−0〜21−mへ回路が追加された制御値保持部51−0〜51−mを有する入力部5を備える。入力データ保持部22−0の接続関係を除いて、その他の構成は図1と同様である。
制御値保持部51−0〜51−mは、マスタセレクタ(SEL1)511、マスタラッチ(ML)512、及びスレーブラッチ(SL)513を備える。図4では、制御値保持部51−0内の構成を示しているが、制御値保持部51−1〜51−mも同様の構成を備える。
マスタセレクタ511の出力は、マスタラッチ512へ入力される。
スレーブラッチ513は、マスタラッチが保持する値を、動作クロックの正位相に従って保持する。スレーブラッチ513の出力Qは、後段の制御値保持部のマスタセレクタ511のSI端子へ接続される。
さらに、終端の制御値保持部51−mのスレーブラッチ513が保持する値は、先端の入力データ保持部22−0へ、スキャンテスト値として入力される。
この接続により、制御値保持部51−0〜51−m、入力データ保持部22−0〜22−k、及び出力データ保持部41−0〜41−kは、データ選択機能付Dタイプ・フリップ・フロップからなるスキャンチェーンを形成する。従って、テストモード制御信号が試験モードであり、かつ、スキャンモード制御信号がスキャン・シフト動作状態である場合、スキャンチェーン(多段階シフトレジスタ)として機能する。従って、メモリマクロとその前段及び後段のロジックコーン上の遅延故障をディレイスキャンで検出することを可能とする。
さらに、メモリ制御信号の値を所望の値に設定することができる。例えば、所望のメモリ制御信号及びデータ信号の値をSIN入力端子から入力し、各ラッチに保持させ、試験することが可能となる。
このように、本実施形態によれば、実施形態1と同様の効果に加え、前段のロジックコーンのうち、メモリ制御信号に関するロジックコーンの遅延故障の試験品質を向上させることができる。
上記各実施形態では、SRAMを一例として説明したが、これに限られることはない。SRAM以外のRAM、あるいは、ROM(Read Only Memory)であっても、メモリセル部の入力側と出力側とにデータを保持するラッチを備えるメモリマクロであれば、本発明を適用することができる。
なお、マスタラッチが用いるクロックとスレーブラッチが用いるクロックについても同様である。
2、5 入力部
3 メモリセル部
4 出力部
21−0〜21−m ラッチ
22−0〜22−k 入力データ保持部
41−0〜41−k 出力データ保持部
51−0〜51−m 制御値保持部
221 入力セレクタ
61、62 組合せ回路
63、64 フリップ・フロッ
65、66 セレクタ
71 タイミング生成回路
222 入力ラッチ
411 出力セレクタ
412 出力ラッチ
511 マスタセレクタ
512 マスタラッチ
513 スレーブラッチ
Claims (12)
- メモリマクロを備える半導体集積回路装置であって、
メモリセル部と、
スキャンモード制御信号に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する複数の入力データ保持部と、
テストモード制御信号に応じて、前記複数の入力データ保持部の一つが保持する値と前記メモリセル部が記憶するデータ値とのいずれかを、前記複数の入力データ保持部が動作する位相とは異なる位相に従って保持する複数の出力データ保持部と、を備え、
前記複数の入力データ保持部と、前記複数の出力データ保持部とは、前記複数の入力データ保持部の一つを先端として交互に直列に接続され、
前記複数の出力データ保持部の一つが保持する値は、前記スキャンテスト値として後段の前記入力データ保持部へ伝送される半導体集積回路装置。 - 前記スキャンモード制御信号がスキャン・シフト動作に設定された場合、前記複数の入力データ保持部は、前記スキャンテスト値を保持し、
前記スキャンモード制御信号がスキャン・シフト動作以外に設定された場合、前記複数の入力データ保持部は、前記入力データ信号の値を保持することを特徴とする請求項1記載の半導体集積回路装置。 - 前記テストモード制御信号が試験モードに設定された場合、前記複数の出力データ保持部は、前記入力データ保持部が保持する値を保持し、
前記テストモード制御信号が通常モードに設定された場合、前記複数の出力データ保持部は、前記メモリセル部が記憶するデータ値を保持することを特徴とする請求項1または2記載の半導体集積回路装置。 - 前記複数の入力データ保持部は、
前記スキャンモード制御信号に応じて、前記入力データ信号の値とスキャンテスト値とのいずれかを選択する入力セレクタと、
前記入力セレクタが選択した値を、前記動作クロックに従って保持する入力ラッチと、を備え、
前記複数の出力データ保持部は、
前記テストモード制御信号に応じて、前記入力ラッチが保持する値と、前記データ値とのいずれかを選択する出力セレクタと、
前記出力セレクタが選択した値を、前記入力ラッチが動作する位相とは異なる位相に従って保持する出力ラッチと、を備えることを特徴とする請求項1乃至3のいずれか一項に記載の半導体集積回路装置。 - 前記入力ラッチが保持する値は、後段の前記出力データ保持部が有する前記出力セレクタに伝送され、
前記出力ラッチが保持する値は、後段の前記入力データ保持部が有する前記入力セレクタに伝送されることを特徴とする請求項4記載の半導体集積回路装置。 - 前記入力ラッチは、前記メモリセル部へ保持する値を出力し、
前記出力セレクタは、前記メモリセル部から前記データ値が入力されることを特徴とする請求項4または5記載の半導体集積回路装置。 - 前記複数の入力データ保持部は、前記動作クロックの正位相と逆位相とのいずれかを用い、
前記複数の出力データ保持部は、前記動作クロックの正位相と逆位相のうち、前記複数の入力データ保持部とは異なる位相を用いることを特徴とする請求項1乃至6のいずれか一項に記載の半導体集積回路装置。 - 前記複数の出力データ保持部は、前記複数の入力データ保持部が用いるクロックと、同一周波数であって、位相差を有するクロックを用いることを特徴とする請求項1乃至6のいずれか一項に記載の半導体集積回路装置。
- 先端の前記入力データ保持部は、スキャンテスト値の入力端子に接続され、
前記テストモード制御信号が試験モードであり、かつ、前記スキャンモード制御信号がスキャン・シフト動作状態である場合、前記複数の入力データ保持部と、前記複数の出力データ保持部とは、データ選択機能付Dタイプ・フリップ・フロップからなるスキャンチェーンを形成することを特徴とする請求項1乃至8のいずれか一項に記載の半導体集積回路装置。 - 前記スキャンモード制御信号に応じて、メモリ制御信号の値とスキャンテスト値とのいずれかを選択するマスタセレクタと、
前記マスタセレクタが選択した値を、前記動作クロックに従って保持するマスタラッチと、
前記マスタラッチが保持する値を、前記マスタラッチが動作する位相とは異なる位相に従って保持するスレーブラッチと、を含む複数の制御値保持部を、さらに備え、
前記複数の制御値保持部は、直列に接続され、
前記複数の制御値保持部の一つの前記スレーブラッチが保持する値は、後段の前記制御値保持部の前記マスタセレクタへ前記スキャンテスト値として伝送され、
終端の前記制御値保持部のスレーブラッチが保持する値は、前記先端の入力データ保持部へ、前記スキャンテスト値として伝送されることを特徴とする請求項1乃至8のいずれか一項に記載の半導体集積回路装置。 - 先端の前記制御値保持部は、スキャンテスト値の入力端子に接続され、
前記テストモード制御信号が試験モードであり、かつ、前記スキャンモード制御信号がスキャン・シフト動作状態である場合、前記複数の制御値保持部、前記複数の入力データ保持部、及び前記複数の出力データ保持部は、データ選択機能付Dタイプ・フリップ・フロップからなるスキャンチェーンを形成することを特徴とする請求項8記載の半導体集積回路装置。 - 前記マスタラッチは、前記複数の入力データ保持部と同じクロックを用い、
前記スレーブラッチは、前記複数の出力データ保持部と同じクロックを用いることを特徴とする請求項10または11記載の半導体集積回路装置。
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