KR100735754B1 - 센스 앰프 플립 플롭 - Google Patents

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KR100735754B1
KR100735754B1 KR1020060010881A KR20060010881A KR100735754B1 KR 100735754 B1 KR100735754 B1 KR 100735754B1 KR 1020060010881 A KR1020060010881 A KR 1020060010881A KR 20060010881 A KR20060010881 A KR 20060010881A KR 100735754 B1 KR100735754 B1 KR 100735754B1
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박민호
손영수
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삼성전자주식회사
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Abstract

본 발명은 센스 앰프 플립 플롭을 공개한다. 제1 전원과 제1 및 제2 노드 사이에 각각 연결되고, 클럭 신호에 응답하여 제1 및 제2 노드를 소정의 전압으로 프리차징하는 프리차징부, 제2 전원과 제3 및 제4 노드 사이에 연결되고, 클럭 신호에 응답하여 입력 신호와 반전 입력 신호를 인가받아 입력 신호와 반전 입력 신호간의 전압 차에 해당하는 전압 차를 제3 및 제4 노드에 발생하는 차동 입력부, 제1 전원과 제3 노드 사이에 직렬 연결된 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하여 제2 노드의 신호를 반전하여 제1 노드로 출력하는 제1 인버터와 제1 전원과 제4 노드 사이에 직렬 연결된 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하여 제1 노드의 신호를 반전하여 제2 노드로 출력하는 제2 인버터를 구비하여 제3 및 제4 노드의 전압차를 증폭하며, 제1 및 제2 풀업 트랜지스터의 바디로 제1 및 제2 바디 바이어스 전원이 인가되는 차동 증폭부, 제3 및 제4 노드로 흐르는 전류의 오프셋을 조절하기 위한 제1 및 제2 바이어스 전원을 발생하는 바이어스 전원 발생부, 및 제1 및 제2 노드의 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 센스 앰프 플립 플롭은 차동 출력 단의 각각의 인버터를 구성하는 MOS 트랜지스터의 바디로 서로 다른 바이어스 전압을 인가하여 오프셋을 조절이 가능하다.

Description

센스 앰프 플립 플롭{Sense amplifier flip-flop}
도1 은 종래의 기술에 따른 센스 앰프 플립 플롭의 제1 실시예를 나타내는 회로도이다.
도2 는 종래의 기술에 따른 센스 앰프 플립 플롭의 제2 실시예를 나타내는 회로도이다.
도3 은 종래의 기술에 따른 센스 앰프 플립 플롭의 제3 실시예를 나타내는 회로도이다.
도4 는 본 발명 따른 센스 앰프 플립 플롭의 제1 실시예를 나타내는 회로도이다.
도5 는 도4 의 제1 및 제2 바디 바이어스 전압을 발생하는 제1 바이어스 전압 발생부를 나타내는 도면이다.
도6 은 본 발명 따른 센스 앰프 플립 플롭의 제2 실시예를 나타내는 회로도이다.
도7 는 도6 의 제3 및 제4 바디 바이어스 전압을 발생하는 제2 바이어스 전압 발생부를 나타내는 도면이다.
도8 은 본 발명 따른 센스 앰프 플립 플롭의 제3 실시예를 나타내는 회로도이다.
본 발명은 센스 앰프 플립 플롭에 관한 것으로서, 특히 오프셋을 조절하는 센스 앰프 플립 플롭에 관한 것이다.
고속으로 입출력을 하는 시스템에서 여러 중요한 부분이 있지만, 그 중에서 성능에 심각한 영향을 미치는 부분이 바로 입출력 부분이다. 이 입출력 부분에서도 입력 신호를 정확히 수신하여 샘플링하는 중요한 부분이 바로 플립 플롭(Flip-flop)이다.
일반적으로, 디램(Dynamic Random Access Memory; DRAM) 및 에스램(Static Random Access Memory; SRAM) 등과 같은 통상의 반도체 메모리장치는 TTL( transistor transistor logic) 형태로 입력되는 외부입력 데이터 신호를 감지하여 자체의 메모리 셀과의 정합을 위해 일정 레벨로 버퍼링시키는 데이타 입력 버퍼를 구비하며 또한, 내부에 별도의 래치수단을 설치하여 메모리 셀에 확실한 데이터가 전달될 때까지 외부로부터 입력된 데이터를 일정하게 유지시키는 것이 일반적이다.
도1 은 종래의 기술에 따른 센스 앰프 플립 플롭의 제1 실시예를 나타내는 회로도이다.
도1 의 센스 앰프 플립 플롭(Sense Amplifier Flip-flop)은 플립 플롭의 일예로서 많이 이용되는 형태이며, 이러한 센스 앰프 플립 플롭은 미국 특허 등록 공보 제 6,366,113와 한국 특허 등록 공보 제 10-0355227호로 나타나 있다.
도1 을 참조로 하여 센스 앰프 플립 플롭을 설명하면 프리차징부(10)는 전원 전압(Vdd)과 제1 노드(Node1) 사이에 연결된 PMOS 트랜지스터(P1)와 전원 전압(Vdd)과 제2 노드(Node2) 사이에 연결된 PMOS 트랜지스터(P2)로 구성된다. 각각의 PMOS 트랜지스터(P1, P2)는 클럭 신호(CLK)를 게이트 단자로 인가받으며, 클럭 신호(CLK)가 "로우"로 인가되면 턴 온(Turn on) 되어 제1 및 제2 노드(Node1, Node2)를 프리차징(precharging)한다.
차동 입력부(20)는 공통 노드(NodeC)와 접지 전원(Vss) 사이에 연결되고 클럭 신호(CLK)에 응답하여 차동 입력부(20)를 구동시키는 스위치인 NMOS 트랜지스터(N1)와, 제3 노드(Node3)와 공통 노드(NodeC) 사이에 연결되어 입력 신호(D)를 인가받는 NMOS 트랜지스터(N2), 그리고 제4 노드(Node4)와 공통 노드(NodeC) 사이에 연결되어 반전 입력 신호(DB)를 인가받는 NMOS 트랜지스터(N3)로 구성된다. 차동 입력부(20)는 클럭 신호(CLK)가 "하이"로 인가되면 NMOS 트랜지스터(N1)가 턴 온 되어 입력 신호(D)와 반전 입력 신호(DB)를 각각 NMOS 트랜지스터(N2, N3)로 인가받고, 입력 신호(D)와 반전 입력 신호(DB)간의 전압 차를 감지한다.
차동 증폭부(30)는 전원 전압(Vdd)과 제3 및 제4 노드(Node3, Node4) 사이에 각각 연결되는 두 개의 인버터로 구성되며, 제1 인버터(30-1)는 제2 노드(Node2)와 입력단이 연결되고 제2 인버터(30-2)는 제1 노드(Node1)와 입력단이 연결된다.
차동 증폭부(30)는 차동 입력부(20)에서 감지한 입력 신호(D)와 반전 입력 신호(DB)의 전압 차를 증폭하여 제1 및 제2 노드(Node1, Node2)로 차동 신호(Mout) 와 반전 차동 신호(MoutB)를 출력한다.
래치부(40)는 두 개의 낸드 게이트(40-1, 40-2)로 구성된다. 제1 낸드 게이트(40-1)는 반전 차동 신호(MoutB)와 제2 낸드 게이트(40-2)의 출력인 반전 출력 신호(QB)를 입력으로 인가받아 출력 신호(Q)를 출력하며, 제2 낸드 게이트(40-2)는 차동 신호(Mout)와 제1 낸드 게이트(40-1)의 출력인 출력 신호(Q)를 입력으로 인가받아 반전 출력 신호(QB)를 출력한다.
래치부(40)는 SR 래치로서 차동 신호(Mout)와 반전 차동 신호(MoutB)를 래치(Latch)하여 출력 신호(Q)와 반전 출력 신호(QB)로 출력한다.
CLK(L) D Mout MoutB Q
X 1 1 Hold
CLK(H) H 0 1 0
L 1 0 1
표1 은 도1 의 센스 앰프 플립 플롭의 진리표로서 표1 과 도1 을 참조로 하여 도1 의 센스 앰프 플립 플롭의 동작을 설명하면 먼저 클럭 신호(CLK)가 "로우"로 인가되는 경우에는 프리차징부(10)의 각각의 PMOS 트랜지스터(P1, P2)가 턴 온 되며 차동 입력부(20)의 NMOS 트랜지스터(N1)는 턴 오프 된다. 따라서 제1 및 제2 노드(Node1, Node2)에는 전원 전압(Vdd)이 인가되고 차동 신호(Mout)와 반전 차동 신호(MoutB)는 모두 "하이"로 래치부(40)로 인가된다. 래치부(40)는 SR 래치의 특성상 입력 신호로 모두 "하이"가 인가되면 출력 신호(Q)와 반전 출력 신호(QB)는 모두 이전 상태를 그대로 유지한다. 동시에 프리차징부(10)는 제1 노드(Node1)와 제2 노드(Node2)를 프리차징한다.
클럭 신호(CLK)가 "하이"로 인가되면 프리차징부(10)의 각각의 PMOS 트랜지스터(P1, P2)는 턴 오프(Turn off) 되며, 차동 입력부(20)의 NMOS 트랜지스터(N1)이 턴 온 된다.
여기서 입력 신호(D)가 "하이"로 차동 입력부(20)로 인가되면 입력 신호(D)를 인가받는 NMOS 트랜지스터(N2)는 턴 온 되고, 반전 입력 신호(DB)를 인가받는 NMOS 트랜지스터(N3)는 턴 오프 된다.
차동 입력부(20)의 NMOS 트랜지스터(N2)가 턴 온 되면, 제1 및 제2 노드(Node1, Node2)는 프리차징 되어있었으므로 차동 증폭부(30)에서 제1 인버터(30-1)의 NMOS 트랜지스터(N4) 또한 턴 온 되고, 따라서 제1 노드(Node1)에는 전압 레벨이 낮아진다. 제1 노드(Node1)의 전압 레벨이 낮아지면 제2 인버터(30-2)의 PMOS 트랜지스터(P4)가 턴 온 되어 제2 노드(Node2)의 반전 차동 신호(MoutB)는 "하이"로 되어 래치부(40)로 출력된다.
반면에 차동 입력부(20)의 NMOS 트랜지스터(N3)는 턴 오프 된다. 그리고 차동 증폭부(30)에서 제2 인버터(30-2)의 PMOS 트랜지스터(P4)는 제1 노드(Node1)의 전압 레벨에 응답하여 턴 온 되고, NMOS 트랜지스터(N5)는 턴 오프 된다. 따라서 제2 노드(Node2)에는 프리차징 되어 있는 전압 레벨이 유지되며, 제1 노드(Node1)의 전압 레벨은 더욱 낮아져서 차동 신호(Mout)는 "로우"로 되어 래치부(40)로 출력된다.
래치부(40)은 차동 신호(Mout)로 "로우"가 반전 차동 신호(MoutB)로 "하이"가 되면 출력 신호(Q)로 "로우"를 출력하고, 반전 출력 신호(QB)로 "하이"를 출력한다.
입력 신호(D)가 "로우"로 차동 입력부(20)로 인가되면 입력 신호(D)를 인가받는 NMOS 트랜지스터(N2)는 턴 오프 되고, 반전 입력 신호(DB)를 인가받는 NMOS 트랜지스터(N3)는 턴 온 된다.
차동 입력부(20)의 NMOS 트랜지터(N3)가 턴 온 되면, 제1 및 제2 노드(Node1, Node2)는 프리차징 되어있었으므로 차동 증폭부(30)에서 제2 인버터(30-2)의 NMOS 트랜지스터(N5) 또한 턴 온 되고, 따라서 제2 노드(Node2)에는 전압 레벨이 낮아진다. 제2 노드(Node2)의 전압 레벨이 낮아지면 제1 인버터(30-1)의 PMOS 트랜지스터(P3)가 턴 온 되어 제1 노드의 차동 신호(Mout)는 "하이"로 되어 래치부(40)로 출력된다.
반면에 차동 입력부(20)의 NMOS 트랜지스터(N2)는 턴 오프 된다. 그리고 차동 증폭부(30)에서 제1 인버터(30-1)의 PMOS 트랜지스터(P3)는 제2 노드(Node2)의 전압 레벨에 응답하여 턴 온 되고, NMOS 트랜지스터(N4)는 턴 오프 된다. 따라서 제1 노드(Node1)에는 프리차징 되어 있는 전압 레벨이 유지되며, 제2 노드(Node2)의 전압 레벨은 더욱 낮아져서 반전 차동 신호(MoutB)는 "로우"로 되어 래치부(40)로 출력된다.
래치부(40)는 차동 신호(Mout)로 "하이"가 반전 차동 신호(MoutB)로 "로우"가 되면 출력 신호(Q)로 "하이"를 출력하고, 반전 출력 신호(QB)로 "로우"를 출력한다.
즉 차동 증폭부(30)의 제1 및 제2 인버터(30-1, 30-2)는 입력단이 상대 인버터의 출력단과 교차 연결되어 있으므로 결과적으로는 차동 입력부(20)에서 인가되는 미소한 전압차를 증폭하여 출력한다.
도1 에서 센스 앰프 플립 플롭은 프리차징부(10), 차동 입력부(20), 차동 증폭부(30)으로 구성된 마스터(Master)와 래치부(40)으로 구성된 슬래이브 래치(Slave Latch)를 가지는 구조로 마스터는 차동 증폭기의 형태로 구성되어 로우 레벨(Low Level) 신호 입력이 가능하고, 슬래이브 래치는 안정적인 고속 동작이 가능하므로 로우 레벨의 입력 신호를 고속으로 처리가 가능하다는 장점이 있다.
그러나 센스 앰프 플립 플롭은 차동 증폭기(Differential amp)를 마스터로 이용하므로 로우 레벨의 신호를 처리 할 수 있다는 장점과 함께 입력 전압 오프셋이 발생할 수 있다는 단점이 있다.
이러한 오프셋은 입력단에 사용되는 MOS 트랜지스터의 공정상의 오차나 레이아웃(Layout) 상의 오차 또는 문턱 전압(Threshold Voltage : Vth)의 부정합 등으로 발생된다.
도2 는 종래의 기술에 따른 센스 앰프 플립 플롭의 제2 실시예를 나타내는 회로도이다.
도2 에서는 센스 앰프 플립 플롭의 오프셋을 해결하기 위한 방안으로 복수개의 캐패시터(Capacitor)를 구비하였다.
도2 에서 복수개의 캐패시터(C11, C12, C13, C21, C22, C23)는 제3 및 제4 노드(Node3, Node4)에 각각 연결되어 차동 증폭부(30)에서 차동 입력부(22)로 흐르는 전류를 제어하여 오프셋을 조절한다.
입력 신호(D)와 반전 입력 신호(DB)로 두 신호 모두가 "하이"로 인가된 경우에 두 신호 간(D, DB)의 전압 차가 없기 때문에 차동 증폭부(30)의 NMOS 트랜지스터(N4)에서 제3 노드(Node3)로 흐르는 전류와 제4 노드(Node4)로 흐르는 전류는 없어야 한다.
그러나 예를 들어 제3 및 제4 노드(Node3, Node4)로 흐르는 전류가 발생하고, 제3 노드(Node3)를 흐르는 전류(I)보다 제4 노드(Node4)를 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐른다고 가정을 하면, 이 오프셋 전류(Ioffset)는 입력 신호의 판정 시에 오류의 원인이 되므로 상쇄하여 주어야 한다.
따라서 제4 노드(Node4)를 흐르는 전류(I+Ioffset)에서 오프셋 전류(Ioffset)를 상쇄할 수 있을 정도로 제4 노드(Node4)에 연결된 캐패시터(C21, C22, C23)에서 소정 개수의 캐패시터를 유지하고, 나머지 캐패시터와 노드3(Node3)와 연결된 캐패시터(C11, C12, C13)는 퓨즈 컷팅(fuse cutting)한다. 예로서 캐패시터(C21)를 구비하여 오프셋 전류(Ioffset)가 상쇄된다면, 나머지 캐패시터(C11, C12, C13, C22, C23)은 퓨즈 컷팅한다.
도3 은 종래의 기술에 따른 센스 앰프 플립 플롭의 제3 실시예를 나타내는 회로도이다.
도3 에서는 센스 앰프 플립 플롭의 오프셋을 해결하기 위한 방안으로 차동 입력부(24)에 입력 신호가 인가되는 복수개의 NMOS 트랜지스터(N2, N21, N22, N3, N31, N32)를 구비하였다.
도2 의 센스 앰프 플립 플롭은 오프셋 전류(Ioffset)를 감소시켜서 오프셋을 조절하도록 하였으나 도3 에서는 반대로 제3 노드(Node3)를 흐르는 전류(I)가 오프셋 전류(Ioffset)만큼 더 흐를 수 있도록 하여 오프셋을 조절하도록 한다.
도2 에서 예를 든 것과 같이 제3 노드(Node3)를 흐르는 전류(I)보다 제4 노드(Node4)를 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐른다고 가정을 하면, 제3 노드(Node3)와 연결된 NMOS 트랜지스터(N2)측으로 전류가 더 많이 흐를 수 있도록 소정개수의 NMOS 트랜지스터를 유지하고 나머지 NMOS 트랜지스터는 퓨즈 컷팅한다.
예로서 NMOS 트랜지스터(N21)를 구비하여 오프셋 전류(Ioffset)만큼의 전류가 제3 노드(Node3)로 더 많이 흐르게 된다면, 나머지 NMOS 트랜지스터(N22, N31, N32)는 퓨즈 컷팅한다.
도3 과 유사한 다른 방법으로 상기한 바와 같이 제3 노드(Node3)를 흐르는 전류(I)보다 제4 노드(Node4)를 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐른다고 가정을 하면, NMOS 트랜지스터(N2)측으로 전류가 더 잘 흐를 수 있도록 NMOS 트랜지스터(N2)의 크기를 크게 하여 더 할 수 있다.
도2 와 도3 에서 설명한 종래의 센스 앰프 플립 플롭의 오프셋 조절방법은 복수개의 캐패시터나 복수개의 트랜지스터를 구비하여야 하므로, 설계가 어려우며 센스 앰프 플립 플롭의 레이아웃 면적이 증대되는 단점이 있다. 또한 오프셋 조절을 하기 위해 퓨즈 컷팅을 하는 공정이 필요한 단점이 있다.
본 발명의 목적은 간단하게 오프셋을 조절하는 센스 앰프 플립 플롭을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 플립 플롭의 제1 실시예는 제1 전원과 제1 및 제2 노드 사이에 각각 연결되고, 클럭 신호에 응답하여 제1 및 제2 노드를 소정의 전압으로 프리차징하는 프리차징부, 제2 전원과 제3 및 제4 노드 사이에 연결되고, 클럭 신호에 응답하여 입력 신호와 반전 입력 신호를 인가받아 입력 신호와 반전 입력 신호간의 전압 차에 해당하는 전압 차를 제3 및 제4 노드에 발생하는 차동 입력부, 제1 전원과 제3 노드 사이에 직렬 연결된 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하여 제2 노드의 신호를 반전하여 제1 노드로 출력하는 제1 인버터와 제1 전원과 제4 노드 사이에 직렬 연결된 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하여 제1 노드의 신호를 반전하여 제2 노드로 출력하는 제2 인버터를 구비하여 제3 및 제4 노드의 전압차를 증폭하며, 제1 및 제2 풀업 트랜지스터의 바디로 제1 및 제2 바디 바이어스 전원이 인가되는 차동 증폭부, 제3 및 제4 노드로 흐르는 전류의 오프셋을 조절하기 위한 제1 및 제2 바이어스 전원을 발생하는 바이어스 전원 발생부, 및 제1 및 제2 노드의 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 플립 플롭의 제1 실시예의 바이어스 전원 발생부는 제1 전원보다 높거나 같은 전압 레벨을 갖는 제3 전원과 상기 제1 전원과 제2 전원 사이의 전압 레벨을 갖는 제4 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 복수개의 출력 노드에서 제1 바디 바이어스 전원과 제2 바디 바이어스 전원을 선택하여 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 플립 플롭의 제2 실시예는 제1 전원과 제1 및 제2 노드 사이에 각각 연결되고, 클럭 신호에 응답하여 제1 및 제2 노드를 소정의 전압으로 프리차징하는 프리차징부, 제2 전원과 제3 및 제4 노드 사이에 연결되고, 클럭 신호에 응답하여 입력 신호와 반전 입력 신호를 인가받아 입력 신호와 반전 입력 신호간의 전압 차에 해당하는 전압 차를 제3 및 제4 노드에 발생하는 차동 입력부, 제1 전원과 제3 노드 사이에 직렬 연결된 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하여 제2 노드의 신호를 반전하여 제1 노드로 출력하는 제1 인버터와 제1 전원과 제4 노드 사이에 직렬 연결된 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하여 제1 노드의 신호를 반전하여 제2 노드로 출력하는 제2 인버터를 구비하여 제3 및 제4 노드의 전압차를 증폭하며, 제1 및 제2 풀다운 트랜지스터의 바디로 제1 및 제2 바디 바이어스 전원이 인가되는 차동 증폭부, 제3 및 제4 노드로 흐르는 전류의 오프셋을 조절하기 위한 제1 및 제2 바이어스 전원을 발생하는 바이어스 전원 발생부 및 제1 및 제2 노드의 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 플립 플롭의 제2실시예의 바이어스 전원 발생부는 제2 전원보다 낮거나 같은 전압 레벨을 갖는 제3 전원과 제1 전원과 제2 전원 사이의 전압 레벨을 갖는 제4 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 복수개의 출력 노드에서 제1 바디 바이어스 전원과 제2 바디 바이어스 전원을 선택하여 출력하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 센스 앰프 플립 플롭을 설명하면 다음과 같다.
도4 는 본 발명 따른 센스 앰프 플립 플롭의 제1 실시예를 나타내는 회로도이다.
도4 를 참조로 하여 본 발명의 센스 앰프 플립 플롭을 설명하면 프리차징부(10)는 전원 전압(Vdd)과 제1 노드(Node1) 사이에 연결된 PMOS 트랜지스터(P1)와 전원 전압(Vdd)과 제2 노드(Node2) 사이에 연결된 PMOS 트랜지스터(P2)로 구성된다. 각각의 PMOS 트랜지스터(P1, P2)는 클럭 신호(CLK)를 게이트 단자로 인가받으며, 클럭 신호(CLK)가 "로우"로 인가되면 턴 온 되어 제1 및 제2 노드(Node1, Node2)를 프리차징한다.
차동 입력부(20)는 공통 노드(NodeC)와 접지 전원(Vss) 사이에 연결되고 클럭 신호(CLK)에 응답하여 차동 입력부(20)를 구동시키는 스위치인 NMOS 트랜지스터(N1)와 제3 노드(Node3)와 공통 노드(NodeC) 사이에 연결되어 입력 신호(D)를 인가받는 NMOS 트랜지스터(N2), 그리고 제4 노드(Node4)와 공통 노드(NodeC) 사이에 연결되어 반전 입력 신호(DB)를 인가받는 NMOS 트랜지스터(N3)로 구성된다. 차동 입력부(20)는 클럭 신호(CLK)가 "하이"로 인가되면 NMOS 트랜지스터(N1)가 턴 온 되어 입력 신호(D)와 반전 입력 신호(DB)를 각각 NMOS 트랜지스터(N2, N3)로 인가받고, 입력 신호(D)와 반전 입력 신호(DB)간의 전압 차를 감지한다.
차동 증폭부(32)는 두 개의 인버터(32-1, 32-2)로 구성되며 두 개의 인버터(32-1, 32-2)는 각각의 입력이 상대 인버터(32-1, 32-2)의 출력과 교차 연결된다. 두 개의 인버터(32-1, 32-2)는 각각 PMOS 트랜지스터(P3, P4)와 NMOS 트랜지스터(N4, N5)로 구성되며 PMOS 트랜지스터(P3, P4)는 전원 전압과 제1 및 제2 노드(Node1, Node2) 사이에 연결되고, NMOS 트랜지스터(N4, N5)는 제1 및 제2 노드(Node1, Node2)와 제3 및 제4 노드(Node3, Node4) 사이에 연결된다. 제1 인버터(32-1)의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 게이트 단자는 공통으로 연결되어 제2 노드(Node2)에 연결되고, 제2 인버터(32-2)의 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N5)의 게이트 단자는 공통으로 연결되어 제1 노드(Node1)에 연결된다. 또한 PMOS 트랜지스터(P3)는 바디로 제1 바디 바이어스 전원(Vbias1)이 인가되며, PMOS 트랜지스터(P4)는 바디로 제2 바디 바이어스 전원(Vbias2)가 인가된다. 제1 및 제2 바디 바이어스는 PMOS 트랜지스터(P3, P4)의 문턱 전압(Vth)을 변화 시켜 제3 노드(Node3)를 흐르는 전류와 제4 노드(Node4)로 흐르는 전류의 오프셋을 상쇄할 수 있도록 조절한다.
차동 증폭부(32)는 차동 입력부(20)에서 감지한 입력 신호(D)와 반전 입력 신호(DB)의 전압 차를 증폭하여 제1 및 제2 노드(Node1, Node2)로 차동 신호(Mout)와 반전 차동 신호(MoutB)를 출력한다.
래치부(40)는 두 개의 낸드 게이트(40-1, 40-2)로 구성된다. 제1 낸드 게이트(40-1)는 반전 차동 신호(MoutB)와 제2 낸드 게이트(40-2)의 출력인 반전 출력 신호(QB)를 입력으로 인가받아 출력 신호(Q)를 출력하며, 제2 낸드 게이트(40-2)는 차동 신호(Mout)와 제1 낸드 게이트(40-1)의 출력인 출력 신호(Q)를 입력으로 인가받아 반전 출력 신호(QB)를 력출한다.
래치부(40)는 SR 래치로서 차동 신호(Mout)와 반전 차동 신호(MoutB)를 래치하여 출력 신호(Q)와 반전 출력 신호(QB)로 출력한다.
도4 의 센스 앰프 플립 플롭의 동작을 설명하면 먼저 클럭 신호(CLK)가 "로우"가 인가되면 프리차징부(10)의 2개의 PMOS 트랜지스터(P1, P2)는 턴 온 되고, 차동 입력부(20)의 NMOS 트랜지스터(N1)은 턴 오프 된다. 따라서 차동 입력부(20)의 NMOS 트랜지(N2, N3)와 차동 증폭부(32)의 PMOS 트랜지스터(P3, P4) 또한 턴 오프 되고, 제1 노드(Node1) 및 제2 노드(Node2)에 전원 전압(Vdd)이 인가되어 프리차징 된다. 제1 노드(Node1) 및 제2 노드(Node2)에서 출력되는 차동 신호(Mout)와 반전 차동 신호(MoutB)는 모두"하이"로 출력이 되므로 래치부(40)는 출력 신호(Q)와 반전 출력 신호(QB)를 모두 이전 상태로 유지한다.
클럭 신호(CLK)가 "하이"로 인가되면 프리차징부(10)의 각각의 PMOS 트랜지스터(P1, P2)는 모두 턴 오프 되며, 차동 입력부(20)의 NMOS 트랜지스터(N1)이 턴 온 된다.
NMOS 트랜지스터(N1)이 턴 온 되면 차동 입력부(20)의 NMOS 트랜지스터(N2, N3)는 입력 신호(D)와 반전 입력 신호(DB)를 게이트 단자로 인가받아 두 신호(D, DB)의 전압 차를 감지한다.
입력 신호(D)가 "하이"로 NMOS 트랜지스터(N2)의 게이트 단자로 인가되면, 반전 입력 신호(DB)는 "로우"로 NMOS 트랜지스터(N3)의 게이트 단자에 인가된다.
따라서 NMOS 트랜지스터(N2)가 턴 온 되고 NMOS 트랜지스터(N3)가 턴 오프가 되면, NMOS 트랜지스터(N2)와 연결된 차동 증폭부(32)의 NMOS 트랜지스터(N4)도 턴 온 되며, 프리차징 되어있는 제1 노드(Node1)의 전압 레벨이 낮아진다. 제1 노드(Node1)의 전압 레벨이 낮아지면 제2 인버터(32-2)의 PMOS 트랜지스터(P4)는 턴 온 되고, NMOS 트랜지스터(N5)는 턴 오프 된다.
제1 노드(Node1)에는 PMOS 트랜지스터(P3)가 턴 오프 되고, NMOS 트랜지스터(N1, N2, N4)가 턴 온 되어있으므로 전압 레벨이 낮아지게 되어 차동 신호(Mout)는 "로우"로 출력된다.
제2 노드(Node2)에는 PMOS 트랜지스터(P4)가 턴 온 되고, NMOS 트랜지스터(N3, N5)가 턴 오프 되어있으므로 프리차징 된 전압 레벨이 유지되어 반전 차동 신호(MoutB)는 "하이"로 출력된다.
래치부(40)는 제1 노드(Node1) 및 제2 노드(Node2)에서 출력된 차동 신호(Mout)와 반전 차동 신호(MoutB)를 인가받아 래치하여 출력 신호(Q)를 "로우"로 반전 출력 신호(QB)를 "하이"로 출력한다.
입력 신호(D)가 "로우"로 NMOS 트랜지스터(N2)의 게이트 단자로 인가되면, 반전 입력 신호(DB)는 "하이"로 NMOS 트랜지스터(N3)의 게이트 단자에 인가된다.
따라서 NMOS 트랜지스터(N2)가 턴 오프 되고 NMOS 트랜지스터(N3)가 턴 온 되면, NMOS 트랜지스터(N3)와 연결된 차동 증폭부(32)의 NMOS 트랜지스터(N5)도 턴 온 되며, 프리차징 되어 있는 제2 노드(Node2)의 전압 레벨이 낮아진다. 제2 노드(Node2)의 전압 레벨이 낮아지면 제1 인버터(32-1)의 PMOS 트랜지스터(P3)는N턴 온 되고, NMOS 트랜지스터(N4)는 턴 오프 된다.
제1 노드(Node1)에는 PMOS 트랜지스터(P3)가 턴 온 되고, NMOS 트랜지스터(N2, N4)가 턴 오프 되어있으므로 프리차징 된 전압 레벨이 유지되어 차동 신호(Mout)는 "하이"로 출력된다.
제2 노드(Node2)에는 PMOS 트랜지스터(P4)가 턴 오프 되고, NMOS 트랜지스터(N1, N3, N5)가 턴 온 되어있으므로 전압 레벨이 낮아지게 되어 반전 차동 신호(MoutB)는 "로우"로 출력된다.
래치부(40)는 제1 노드(Node1) 및 제2 노드(Node2)에서 출력된 차동 신호(Mout)와 반전 차동 신호(MoutB)를 인가받아 래치하여 출력 신호(Q)를 "하이"로 반전 출력 신호(QB)를 "로우"로 출력한다.
그러나 상기한 도4 의 센스 앰프 플립 플롭의 동작은 오프셋이 없는 경우에 해당하는 동작이다. 도4 의 센스 앰프 플립 플롭의 오프셋을 검출하기 위하여 차동 입력부(20)의 NMOS 트랜지스터(N2, N3)에 인가되는 입력 신호(D)와 반전 입력 신호(DB)로 모두 "하이"가 인가한 경우에 제3 노드(Node3)를 흐르는 전류(I)보다 제4 노드(Node4)로 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐른다고 가정을 하면, 차동 증폭부(32)의 PMOS 트랜지스터(P3)에는 제1 바디 바이어스(Vbias1)를 인가하고 PMOS 트랜지스터(P4)에는 제2 바디 바이어스(Vbias2)를 인가한다. 여기서 제1 및 제2 바디 바이어스(Vbias1, Vbias2)는 각각 양의 바이어스 전압으로 PMOS 트랜지스터(P3, P4)의 문턱 전압(Vth)은 증가하게 되고, 문턱 전압(Vth)의 증가는 바로 PMOS 트랜지스터(P3, P4)의 드레인 단자로 흐르는 전류를 감소시키게 된다. 제4 노드(Node4)로 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐르고 있다고 가정하였으므로 여기서는 제1 바디 바이어스 전압(Vbias1)보다 제2 바디 바이어스 전압(Vbias2)을 더 높게 하여 PMOS 트랜지스터(P4)의 문턱 전압(Vth)가 PMOS 트랜지스터(P3)의 문턱 전압(Vth)보다 높도록 조절하여야 한다.
MOS 트랜지스터의 문턱 전압(Vth)의 변화는 바디 바이어스 전압의 1/2승에 비례하여 증가한다. 또한 포화영역에서 MOS 트랜지스터의 드레인 단자로 흐르는 전류는 문턱 전압(Vth)의 제곱에 비례한다.
결과적으로 차동 증폭부(32)의 PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P4)의 바디로 인가되는 제1 및 제2 바디 바이어스 전압(Vbias1, Vbias2)을 조절하여 센스 앰프 플립 플롭의 오프셋을 조절이 가능하다.
상기에서는 차동 증폭부(32)의 각각 PMOS 트랜지스터(P3, P4)에 모두 바디 바이어스 전압(Vbias1, Vbias2)을 인가하도록 하였으나 PMOS 트랜지스터(P3, P4) 중에 하나만 바디 바이어스를 인가하여 오프셋 조절도 가능하다. 즉, 제4 노드(Node4)로 흐르는 전류가 많으면 PMOS 트랜지스터(P4)에 인가되는 제2 바디 바이어스 전압(Vbias2)을 높게 조절하고, 제4 노드(Node4)로 흐르는 전류가 적으면 PMOS 트랜지스터(P4)에 인가되는 제2 바디 바이어스 전압(Vbias2)을 낮게 조절하여 오프셋을 조절할 수 있다.
도5 는 도4 의 제1 및 제2 바디 바이어스 전압을 발생하는 제1 바이어스 전압 발생부를 나타내는 도면이다.
센스 앰프 플립 플롭이 디램에 적용 되는 경우를 예를 들어 설명하면 디램에서는 외부에서 인가되는 전압인 외부 전압과 내부에서 생성하여 사용하는 전압인 내부 전압이 있다. 여기서 제1 외부 전압(Vext1)은 제1 내부 전압(Vint1)보다 높은 전압이며, 제1 내부 전압(Vint1)은 도4 의 전원 전압(Vdd)을 사용할 수 있다. 제1 바이어스 전압 발생부는 이러한 제1 외부 전압(Vext)과 제1 내부 전압(Vint)사이에 복수개의 저항(R11, R12, ... , R16)을 구비하고, 각각의 저항(R11, R12, ... , R16) 사이에 출력 단자(A11, A12, ... , A17)로 바이어스 전압을 출력한다.
제1 외부 전압(Vext1)에서 제1 내부 전압(Vint1)사이의 저항의 개수가 많을수록 전압은 더욱 세밀하게 조정이 가능하다.
도4 의 센스 앰프 플립 플롭의 오프셋을 조절하기 위하여 필요한 만큼의 전압으로 출력 단자(A11, A12, ... , A17)에서 제1 바디 바이어스 전압(Vbias1)과 제2 바디 바이어스 전압(Vbias2)를 선택하여 PMOS 트랜지스터(P3, P4)로 인가한다.
도5 에서는 제1 외부 전압(Vext)과 제1 내부 전압(Vint)으로 바이어스 전압 발생부의 전원을 기술하였으나 이외의 다른 전원을 이용할 수도 있다.
도6 은 본 발명 따른 센스 앰프 플립 플롭의 제2 실시예를 나타내는 회로도이다.
도4 의 센스 앰프 플립 플롭이 차동 증폭부(32)의 PMOS 트랜지스터(P3, P4)의 바디에 제1 및 제2 바디 바이어스 전압을 인가하여 오프셋을 조절하였으나, 도6 의 오프셋을 조절하는 센스 앰프 플립 플롭은 PMOS 트랜지스터(P3, P4)가 아닌 차동 증폭부(34)의 NMOS 트랜지스터(N4, N5)의 바디로 제3 및 제4 바디 바이어스 전압(Vbias3, Vbias4)을 인가하여 오프셋을 조절하도록 하였다.
도6 에서도 도4 에서와 같이 센스 앰프 플립 플롭의 오프셋을 검출하기 위하여 차동 입력부(20)의 NMOS 트랜지스터(N2, N3)에 인가되는 입력 신호(D)와 반전 입력 신호(DB)로 모두 "하이"가 인가한 경우에 제3 노드(Node3)를 흐르는 전류(I)보다 제4 노드(Node4)로 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐른다고 가정을 하면, 차동 증폭부(34)의 NMOS 트랜지스터(N4)에는 제3 바디 바이어스(Vbias3)를 인가하고 NMOS 트랜지스터(P5)에는 제4 바디 바이어스(Vbias4)를 인가한다. 여기서 제3 및 제4 바디 바이어스(Vbias1, Vbias2)는 각각 음의 바이어스 전압으로 NMOS 트랜지스터(N4, N5)의 문턱 전압(Vth)은 증가하게 되고, 문턱 전압(Vth)의 증가는 바로 NMOS 트랜지스터(N4, N5)의 소스 단자로 흐르는 전류를 감소시키게 된다. 제4 노드(Node4)로 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐르고 있다고 가정하였으므로 여기서는 제3 바디 바이어스 전압(Vbias3)보다 제4 바디 바이어스 전압(Vbias4)을 더 낮게 하여 NMOS 트랜지스터(N5)의 문턱 전압(Vth)가 NMOS 트랜지스터(N4)의 문턱 전압(Vth)보다 높도록 조절하여야 한다.
결과적으로 차동 증폭부(34)의 NMOS 트랜지스터(N4)와 NMOS 트랜지스터(N5)의 바디로 인가되는 제3 및 제4 바디 바이어스 전압(Vbias3, Vbias4)을 조절하여 센스 앰프 플립 플롭의 오프셋을 조절이 가능하다.
상기에서는 차동 증폭부(34)의 각각 NMOS 트랜지스터(N4, N5)에 모두 바디 바이어스 전압(Vbias3, Vbias4)을 인가하도록 하였으나 NMOS 트랜지스터(N4, N5) 중에 하나만 바디 바이어스를 인가하여 오프셋 조절도 가능하다. 즉, 제4 노드(Node4)로 흐르는 전류가 많으면 NMOS 트랜지스터(N5)에 인가되는 제4 바디 바이어스 전압(Vbias4)을 낮게 조절하고, 제4 노드(Node4)로 흐르는 전류가 적으면 NMOS 트랜지스터(N5)에 인가되는 제4 바디 바이어스 전압(Vbias4)을 높게 조절하여 오프셋을 조절할 수 있다.
도7 는 도6 의 제3 및 제4 바디 바이어스 전압을 발생하는 제2 바이어스 전압 발생부를 나타내는 도면이다.
도7 에서는 제2 외부 전압(Vext2)은 제2 내부 전압(Vint2)보다 낮은 전압이며, 제2 내부 전압(Vint2)은 도4 의 접지 전압(Vss)을 사용할 수 있다. 제2 바이어스 전압 발생부는 이러한 제2 외부 전압(Vext)와 제2 내부 전압(Vint)사이에 복수개의 저항(R21, R22, ... , R26)을 구비하고, 각각의 저항(R21, R22, ... , R26) 사이에 출력 단자(A21, A22, ... , A27)로 바이어스 전압을 출력한다.
제2 외부 전압(Vext1)에서 제2 내부 전압(Vint1)사이의 저항의 개수가 많을수록 전압은 더욱 세밀하게 조정이 가능하다.
도6 의 센스 앰프 플립 플롭의 오프셋을 조절하기 위하여 필요한 만큼의 전압으로 출력 단자(A21, A22, ... , A27)에서 제3 바디 바이어스 전압(Vbias3)과 제4 바디 바이어스 전압(Vbias4)를 선택하여 NMOS 트랜지스터(N4, N5)로 인가한다.
도7 에서는 제2 외부 전압(Vext2)과 제2 내부 전압(Vint2)으로 바이어스 전압 발생부의 전원을 기술하였으나 이외의 다른 전원을 이용할 수도 있다.
도8 은 본 발명 따른 센스 앰프 플립 플롭의 제3 실시예를 나타내는 회로도이다.
도4 와 도6 의 센스 앰프 플립 플롭이 차동 증폭부(32, 34)의 PMOS 트랜지스터(P3, P4)의 바디에 제1 및 제2 바디 바이어스 전압을 인가하여 오프셋을 조절하거나, NMOS 트랜지스터(N4, N5)의 바디에 제3 및 제4 바디 바이어스 전압을 인가하여 오프셋을 조절하도록 하였으나, 도8 의 오프셋을 조절하는 센스 앰프 플립 플롭은 차동 증폭부(36)의 PMOS 트랜지스터(P3, P4)와 NMOS 트랜지스터(N4, N5)의 바디로 제1 및 제2 바디 바이어스 전압(Vbias1, Vbias2)과 제3 및 제4 바디 바이어스 전압(Vbias3, Vbias4)을 모두 인가하여 오프셋을 조절하도록 하였다.
도8 에서도 도4 와 도6 에서와 같이 센스 앰프 플립 플롭의 오프셋을 검출하기 위하여 차동 입력부(20)의 NMOS 트랜지스터(N2, N3)에 인가되는 입력 신호(D)와 반전 입력 신호(DB)로 모두 "하이"가 인가한 경우에 제3 노드(Node3)를 흐르는 전류(I)보다 제4 노드(Node4)로 흐르는 전류(I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐른다고 가정을 하면, 차동 증폭부(36)의 PMOS 트랜지스터(P3)에는 제1 바디 바이어스(Vbias1)를, PMOS 트랜지스터(P4)에는 제2 바디 바이어스(Vbias2)를, NMOS 트랜지스터(N4)에는 제3 바디 바이어스(Vbias3)를, NMOS 트랜지스터(P5)에는 제4 바디 바이어스(Vbias4)를 인가한다. 여기서 제1 및 제2 바디 바이어스(Vbias1, Vbias2)는 각각 양의 바이어스 전압으로 PMOS 트랜지스터(P3, P4)의 문턱 전압(Vth)은 증가하게 되고, 문턱 전압(Vth)의 증가는 바로 PMOS 트랜지스터(P3, P4)의 드레인 단자로 흐르는 전류를 감소시키게 된다. 제3 및 제4 바디 바이어스(Vbias1, Vbias2)는 각각 음의 바이어스 전압으로 NMOS 트랜지스터(N4, N5)의 문턱 전압(Vth)은 증가하게 되고, 문턱 전압(Vth)의 증가는 바로 NMOS 트랜지스터(N4, N5)의 소스 단자로 흐르는 전류를 감소시키게 된다. 제4 노드(Node4)로 흐르는 전류 (I+Ioffset)가 오프셋 전류(Ioffset)만큼 더 흐르고 있다고 가정하였으므로 여기서는 제1 바디 바이어스 전압(Vbias1)보다 제2 바디 바이어스 전압(Vbias2)을 더 높게 하여 PMOS 트랜지스터(P4)의 문턱 전압(Vth)가 PMOS 트랜지스터(P3)의 문턱 전압(Vth)보다 높도록 조절하여야 하고, 제3 바디 바이어스 전압(Vbias3)보다 제4 바디 바이어스 전압(Vbias4)을 더 낮게 하여 NMOS 트랜지스터(N5)의 문턱 전압(Vth)가 NMOS 트랜지스터(N4)의 문턱 전압(Vth)보다 높도록 조절하여야 한다.
결과적으로 차동 증폭부(36)의 PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P4)의 바디로 인가되는 제1 및 제2 바디 바이어스 전압(Vbias1, Vbias2)과 NMOS 트랜지스터(N4)와 NMOS 트랜지스터(N5)의 바디로 인가되는 제3 및 제4 바디 바이어스 전압(Vbias3, Vbias4)을 조절하여 센스 앰프 플립 플롭의 오프셋을 조절이 가능하다.
상기에서는 차동 증폭부(34)의 각각 PMOS 트랜지스터(P3, P4)와 NMOS 트랜지스터(N4, N5)에 모두 바디 바이어스 전압(Vbias1, Vbias2, Vbias3, Vbias4)을 인가하도록 하였으나 PMOS 트랜지스터(P3, P4)와 NMOS 트랜지스터(N4, N5) 중에 각각 하나씩만 바디 바이어스를 인가하여 오프셋 조절도 가능하다. 즉, 제4 노드(Node4)로 흐르는 전류가 많으면 PMOS 트랜지스터(P4)에 인가되는 제2 바디 바이어스 전압(Vbias2)을 높게 조절하고 NMOS 트랜지스터(N5)에 인가되는 제4 바디 바이어스 전압(Vbias4)을 낮게 조절하며, 제4 노드(Node4)로 흐르는 전류가 적으면 PMOS 트랜지스터(P4)에 인가되는 제2 바디 바이어스 전압(Vbias2)을 낮게 조절하고 NMOS 트랜지스터(N5)에 인가되는 제4 바디 바이어스 전압(Vbias4)을 높게 조절하여 오프셋을 조절할 수 있다.
도8 에서 제1 및 제2 바디 바이어스 전압(Vbias1, Vbias2)은 도5 에 도시된 제1 바이어스 전압 발생부로 생성하며, 제3 및 제4 바디 바이어스 전압(Vbias3, Vbias4)은 도7 에 도시된 제2 바이어스 전압 발생부로 생성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 오프셋을 조절하는 센스 앰프 플립 플롭은 프리차징부와 차동 입력부, 차동 증폭부와 래치부를 구비하고, 특히 차동 증폭부의 MOS 트랜지스터의 바디로 바디 바이어스 전압을 인가하여 MOS 트랜지스터의 문턱전압을 조절하므로 오프셋 조절이 가능하다. 그러므로 설계가 간단하고 레이아웃 면적이 작으며 별도의 퓨즈 컷팅 공정 등이 없이 센스 앰프 플립 플롭의 오프셋이 조절 가능하다.

Claims (18)

  1. 제1 전원과 제1 및 제2 노드 사이에 각각 연결되고, 클럭 신호에 응답하여 상기 제1 및 제2 노드를 소정의 전압으로 프리차징하는 프리차징부;
    제2 전원과 제3 및 제4 노드 사이에 연결되고, 상기 클럭 신호에 응답하여 입력 신호와 반전 입력 신호를 인가받아 상기 입력 신호와 상기 반전 입력 신호간의 전압 차에 해당하는 전압 차를 제3 및 제4 노드에 발생하는 차동 입력부;
    상기 제1 전원과 상기 제3 노드 사이에 직렬 연결된 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하여 상기 제2 노드의 신호를 반전하여 상기 제1 노드로 출력하는 제1 인버터와 상기 제1 전원과 상기 제4 노드 사이에 직렬 연결된 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하여 상기 제1 노드의 신호를 반전하여 상기 제2 노드로 출력하는 제2 인버터를 구비하여 상기 제3 및 제4 노드의 전압차를 증폭하며, 상기 제1 및 제2 풀업 트랜지스터의 바디로 제1 및 제2 바디 바이어스 전원이 인가되는 차동 증폭부;
    상기 제3 및 제4 노드로 흐르는 전류의 오프셋을 조절하기 위한 상기 제1 및 제2 바이어스 전원을 발생하는 바이어스 전원 발생부; 및
    상기 제1 및 제2 노드의 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  2. 제1 항에 있어서, 상기 프리차징부는
    상기 제1 전원과 상기 제1 노드 사이에 연결되고, 상기 클럭 신호를 게이트로 인가받는 제1 PMOS 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 연결되고, 상기 클럭 신호를 게이트로 인가받는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  3. 제1 항에 있어서, 상기 차동 입력부는
    공통 노드와 상기 제2 전원 사이에 연결되고 상기 클럭 신호를 게이트로 인가받는 제1 NMOS 트랜지스터;
    상기 제3 노드와 상기 공통 노드 사이에 연결되고 상기 입력 신호를 게이트로 인가받는 제2 NMOS 트랜지스터; 및
    상기 제4 노드와 상기 공통 노드 사이에 연결되고 상기 반전 입력 신호를 게이트로 인가받는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  4. 제1 항에 있어서, 상기 제1 풀업 트랜지스터는 상기 제1 전원과 상기 제1 노드 사이에 연결되고 상기 제2 노드의 신호를 게이트 단자로 인가받으며 바디로 상기 제1 바디 바이어스 전원을 인가받는 PMOS 트랜지스터이며, 상기 제1 풀다운 트랜지스터는 상기 제1 노드와 상기 제3 노드 사이에 연결되고 상기 제2 노드의 신호를 게이트 단자로 인가받는 NMOS 트랜지스터인 것을 특징으로 하는 센스 앰프 플립 플롭.
  5. 제1 항에 있어서, 상기 제2 풀업 트랜지스터는 상기 제1 전원과 상기 제2 노드 사이에 연결되고 상기 제1 노드의 신호를 게이트 단자로 인가받으며 바디로 상기 제2 바디 바이어스 전원을 인가받는 PMOS 트랜지스터이며, 상기 제1 풀다운 트랜지스터는 상기 제2 노드와 상기 제4 노드 사이에 연결되고 상기 제1 노드의 신호를 게이트 단자로 인가받는 NMOS 트랜지스터인 것을 특징으로 하는 센스 앰프 플립 플롭.
  6. 제1 항에 있어서, 상기 래치부는
    2개의 낸드게이트를 구비하는 SR 래치인 것을 특징으로 하는 센스 앰프 플립 플롭.
  7. 제1 항에 있어서, 상기 바이어스 전원 발생부는
    상기 제1 전원보다 높거나 같은 전압 레벨을 갖는 제3 전원과 상기 제1 전원과 상기 제2 전원 사이의 전압 레벨을 갖는 제4 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 상기 복수개의 출력 노드에서 제1 바디 바이어스 전원과 제2 바디 바이어스 전원을 선택하여 출력하는 것을 특징으로 하는 센스 앰프 플 립 플롭.
  8. 제1 항에 있어서, 상기 차동 증폭부는
    상기 제1 및 제2 풀다운 트랜지스터의 바디로 제3 및 제4 바디 바이어스 전원이 인가되는 것을 특징으로 하는 센스 앰프 플립 플롭.
  9. 제8 항에 있어서, 상기 바이어스 전원 발생부는
    상기 제3 및 제4 노드로 흐르는 전류의 오프셋을 조절하기 위한 상기 제3 및 제4 바이어스 전원을 추가로 더 발생하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  10. 제9 항에 있어서, 상기 바이어스 전원 발생부는
    상기 제1 전원보다 높거나 같은 전압 레벨을 갖는 제3 전원과 상기 제2 전원보다 낮거나 같은 전압 레벨을 갖는 제4 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 상기 복수개의 출력 노드에서 상기 제1, 제2, 제3 및 제4 바디 바이어스 전원을 선택하여 출력하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  11. 제9 항에 있어서, 상기 바이어스 전원 발생부는
    상기 제1 전원보다 높거나 같은 전압 레벨을 갖는 제3 전원과 상기 제1 전원과 상기 제2 전원 사이의 전압 레벨을 갖는 제4 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 상기 복수개의 출력 노드에서 상기 제1 바디 바이어스 전원과 상기 제2 바디 바이어스 전원을 선택하여 출력하는 제1 바이어스 전원 발생부; 및
    상기 제2 전원보다 낮거나 같은 전압 레벨을 갖는 제5 전원과 상기 제1 전원과 상기 제2 전원 사이의 전압 레벨을 갖는 제6 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 상기 복수개의 출력 노드에서 상기 제3 바디 바이어스 전원과 상기 제4 바디 바이어스 전원을 선택하여 출력하는 제2 바이어스 전원 발생부를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  12. 제1 전원과 제1 및 제2 노드 사이에 각각 연결되고, 클럭 신호에 응답하여 상기 제1 및 제2 노드를 소정의 전압으로 프리차징하는 프리차징부;
    제2 전원과 제3 및 제4 노드 사이에 연결되고, 상기 클럭 신호에 응답하여 입력 신호와 반전 입력 신호를 인가받아 상기 입력 신호와 상기 반전 입력 신호간의 전압 차에 해당하는 전압 차를 상기 제3 및 제4 노드에 발생하는 차동 입력부;
    상기 제1 전원과 상기 제3 노드 사이에 직렬 연결된 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하여 상기 제2 노드의 신호를 반전하여 상기 제1 노드로 출력하는 제1 인버터와 상기 제1 전원과 상기 제4 노드 사이에 직렬 연결된 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하여 상기 제1 노드의 신호를 반전하여 상기 제2 노드로 출력하는 제2 인버터를 구비하여 상기 제3 및 제4 노드의 전압차를 증폭하며, 상기 제1 및 제2 풀다운 트랜지스터의 바디로 제1 및 제2 바디 바이어스 전원이 인가되는 차동 증폭부;
    상기 제3 및 제4 노드로 흐르는 전류의 오프셋을 조절하기 위한 상기 제1 및 제2 바이어스 전원을 발생하는 바이어스 전원 발생부; 및
    상기 제1 및 제2 노드의 신호를 래치하여 출력 신호와 반전 출력 신호를 출력하는 래치부를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  13. 제12 항에 있어서, 상기 프리차징부는
    상기 제1 전원과 상기 제1 노드 사이에 연결되고, 상기 클럭 신호를 게이트로 인가받는 제1 PMOS 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 연결되고, 상기 클럭 신호를 게이트로 인가받는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  14. 제12 항에 있어서, 상기 차동 입력부는
    공통 노드와 상기 제2 전원 사이에 연결되고 상기 클럭 신호를 게이트로 인가받는 제1 NMOS 트랜지스터;
    상기 제3 노드와 상기 공통 노드 사이에 연결되고 상기 입력 신호를 게이트로 인가받는 제2 NMOS 트랜지스터; 및
    상기 제4 노드와 상기 공통 노드 사이에 연결되고 상기 반전 입력 신호를 게이트로 인가받는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 센스 앰프 플립 플롭.
  15. 제12 항에 있어서, 상기 제1 풀업 트랜지스터는 상기 제1 전원과 상기 제1 노드 사이에 연결되고 상기 제2 노드의 신호를 게이트 단자로 인가받는 PMOS 트랜지스터이며, 상기 제1 풀다운 트랜지스터는 상기 제1 노드와 상기 제3 노드 사이에 연결되고 상기 제2 노드의 신호를 게이트 단자로 인가받으며 바디로 상기 제1 바디 바이어스 전원을 인가받는 NMOS 트랜지스터인 것을 특징으로 하는 센스 앰프 플립 플롭.
  16. 제12 항에 있어서, 상기 제2 풀업 트랜지스터는 상기 제1 전원과 상기 제2 노드 사이에 연결되고 상기 제1 노드의 신호를 게이트 단자로 인가받는 PMOS 트랜지스터이며, 상기 제2 풀다운 트랜지스터는 상기 제2 노드와 상기 제4 노드 사이에 연결되고 상기 제1 노드의 신호를 게이트 단자로 인가받으며 바디로 상기 제2 바디 바이어스 전원을 인가받는 NMOS 트랜지스터인 것을 특징으로 하는 센스 앰프 플립 플롭.
  17. 제12 항에 있어서, 상기 래치부는
    2개의 낸드게이트를 구비하는 SR 래치인 것을 특징으로 하는 센스 앰프 플립 플롭.
  18. 제12 항에 있어서, 상기 바이어스 전원 발생부는
    상기 제2 전원보다 낮거나 같은 전압 레벨을 갖는 제3 전원과 상기 제1 전원과 상기 제2 전원 사이의 전압 레벨을 갖는 제4 전원 사이에 복수개의 저항과 복수개의 출력 노드를 구비하여, 상기 복수개의 출력 노드에서 상기 제1 바디 바이어스 전원과 상기 제2 바디 바이어스 전원을 선택하여 출력하는 것을 특징으로 하는 센스 앰프 플립 플롭.
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