KR100284740B1 - 다수개의 입력 수신기들을 갖는 반도체 메모리장치 - Google Patents

다수개의 입력 수신기들을 갖는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 다수개의 입력 수신기들을 갖는 반도체 메모리 장치에 관한 것으로서, 기준 전압을 전송하는 배선, 외부 클럭 신호의 듀티 사이클을 보정하여 내부 클럭 신호를 발생하는 지연동기루프 회로, 상기 내부 클럭 신호에 동기되어 외부로부터 입력되는 데이터를 상기 배선을 통해서 전송되는 기준 전압과 비교하여 상기 데이터의 전압 레벨을 변환하는 다수개의 입력 수신기들, 및 상기 배선에 게이트가 연결되고 상기 지연동기루프 회로에 인가되는 제1 접지 전압이 소오스/드레인에 인가되는 적어도 하나의 모스 캐패시터를 구비함으로써 다수개의 입력 수신기들간의 입력 특성은 거의 동일해진다.

Description

다수개의 입력 수신기들을 갖는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다수개의 입력 수신기들을 갖는 램버스 디램 반도체 장치에 관한 것이다.
반도체 메모리 장치를 사용하는 시스템이 고속화됨에 따라 상기 반도체 메모리 장치의 데이터 처리 속도도 점점 더 빨라지고 있으며, 반도체 메모리 장치의 데이터 처리 속도를 향상시키려는 연구가 활발히 진행되고 있다. 그 결과, 램버스 디램 반도체 장치가 개발되었다. 램버스 디램 반도체 장치는 외부로부터 입력되는 데이터의 전압 레벨을 램버스 디램 반도체 장치에 적합하도록 변환시키는 다수개의 입력 수신기들을 구비하고 있다. 상기 다수개의 입력 수신기들은 각각 상기 데이터를 기준 전압과 비교하는 차동 증폭부를 구비하고 있다. 상기 차동 증폭부는 상기 데이터에 의해 게이팅(gating)되는 제1 NMOS 트랜지스터와 상기 기준 전압에 의해 게이팅되는 제2 NMOS 트랜지스터를 구비하고 있다. 상기 다수개의 입력 수신기들이 동시에 동작할 경우, 상기 제2 NMOS 트랜지스터의 게이트와 드레인 사이에는 오버랩 캐패시턴스(Overlap Capacitance)가 존재한다. 상기 오버랩 캐패시턴스가 커지게 되면, 상기 기준 전압은 상기 다수개의 입력 수신기들이 오동작할 정도의 전압 이상으로 변동(fluctuation)할 수가 있다.
상기 기준 전압 변동은 곧 기준 전압의 잡음으로 나타난다. 특히, 상기 기준 전압이 인가되는 곳에서 멀리 떨어진 곳에 위치한 입력 수신기들일수록 상기 잡음의 레벨은 더욱 커진다. 이와 같이, 상기 기준 전압에 발생하는 잡음의 레벨이 크면 상기 다수개의 입력 수신기들은 서로 다른 입력 특성을 갖게 되며, 상기 다수개의 입력 수신기들간의 셋업 타임(Set-up Time) 및 홀드 타임(Hold Time)의 차이가 심해진다. 상기 셋업 타임은 클럭 신호가 천이(transition)되기 전단계에서 유효한 데이터가 입력 수신기에 입력되어있어야하는 시간이며 상기 홀드 타임은 상기 유효한 데이터가 상기 클럭 신호가 천이된 이후에도 계속 유지되어야하는 최소 시간이다. 상기 클럭 신호에 동기되어 상기 다수개의 입력 수신기들이 동작한다. 상기 기준 전압이 인가되는 곳에서 멀리 떨어진 곳에 위치한 입력 수신기들의 셋업 타임 및 홀드 타임의 마진 손실이 커지게 된다. 이것은 곧 상기 램버스 디램 반도체 장치의 오동작을 유발할 수가 있다.
본 발명이 이루고자하는 기술적 과제는 기준 전압과 데이터를 입력하는 다수개의 입력 수신기들을 구비하는 반도체 메모리 장치에 있어서 상기 기준 전압의 변동폭을 감소시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 램버스(Rambus) 디램(DRAM) 반도체 장치를 개략적으로 도시한 블록도.
도 2는 상기 도 1에 도시된 제1 입력 수신기의 회로도.
도 3은 종래 기술과 본 발명에 따른 기준 전압들의 파형도들을 도시한 도면.
상기 기술적 과제를 이루기 위하여 본 발명은, 기준 전압을 전송하는 배선, 외부 클럭 신호의 듀티 사이클을 보정하여 내부 클럭 신호를 발생하는 지연동기루프 회로, 상기 내부 클럭 신호에 동기되어 외부로부터 입력되는 데이터를 상기 배선을 통해서 전송되는 기준 전압과 비교하여 상기 데이터의 전압 레벨을 변환하는 다수개의 입력 수신기들, 및 상기 배선에 게이트가 연결되고 상기 지연동기루프 회로에 인가되는 제1 접지 전압이 소오스/드레인에 인가되는 다수개의 모스 캐패시터들을 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 제1 접지 전압은 상기 다수개의 입력 수신기들에 인가되는 제2 접지 전압보다 더 안정된 전압이며, 상기 제1 접지 전압과 상기 제2 접지 전압은 상기 반도체 메모리 장치의 외부로부터 입력된다.
바람직하기는 또한, 상기 반도체 메모리 장치는 램버스 디램 반도체 장치이며, 상기 적어도 하나의 모스 캐패시터는 상기 배선 상에서 상기 다수개의 입력 수신기들에 인접한 부분들 및 특정한 부분 중 하나에 연결되고, 상기 기준 전압은 상기 반도체 메모리 장치의 외부 및 내부 중 한 곳에서 공급된다.
상기 본 발명에 의하여 반도체 메모리 장치에 구비되는 다수개의 입력 수신기들간의 입력 특성은 거의 동일해진다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 램버스 디램 반도체 장치를 개략적으로 도시한 블록도이다. 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 램버스 디램 반도체 장치(101)는 다수개의 패드들(pd1∼pdn), 다수개의 입력 수신기들(IR1∼IRn), 다수개의 모스 캐패시터(MOS Capacitor)들(C1∼Cn), 지연동기루프 회로(Delay Locked Loop)(111), 인터페이스 로직(Interface Logic)(121) 및 메모리 셀 어레이(Memory Cell Array)(131)를 구비한다.
외부로부터 패드들(pd1∼pd4)을 통해서 각각 제1 전원 전압(Vcc1), 제1 접지 전압(Vss1), 제2 전원 전압(Vcc2) 및 제2 접지 전압(Vss2)이 입력된다. 패드(pd6)를 통해서 기준 전압(Vref)이 외부로부터 입력된다. 이 때, 기준 전압(Vref)은 램버스 디램 반도체 장치(101)의 내부에서 발생되어 공급될 수도 있다.
지연동기루프 회로(111)는 패드(pd5)를 통해서 입력되는 외부 클럭 신호(CLK)에 응답하여 내부 클럭 신호(PCLK)를 발생한다. 지연동기루프 회로(111)는 외부 클럭 신호(CLK)의 듀티 사이클(Duty Cycle)이 50%보다 길거나 또는 짧을 때 이를 50%로 보정하여 내부 클럭 신호(PCLK)로써 발생한다. 외부 클럭 신호(CLK)의 듀티 사이클이 50%이면 외부 클럭 신호(CLK)는 그대로 내부 클럭 신호(PCLK)로써 출력된다. 지연동기루프 회로(111)에는 제1 전원 전압(Vcc1)과 제1 접지 전압(Vss1)이 인가된다.
다수개의 입력 수신기들(IR1∼IRn)은 각각 패드들(pd7∼pdn)을 통하여 입력되는 외부 데이터(IN1∼INn)와 기준 전압(Vref)을 입력하고 내부 클럭 신호(PCLK)에 동기되어 외부 데이터(IN1∼INn)의 전압 레벨을 내부 회로들(121,131)에 적합한 전압 레벨로 변환한다. 다수개의 입력 수신기들(IR1∼IRn)에는 제2 전원 전압(Vcc2)과 제2 접지 전압(Vss2)이 인가된다.
배선(141)에는 다수개의 모스 캐패시터들(C1∼Cn)이 연결된다. 모스 캐패시터들(C1∼Cn)은 각각 NMOS 트랜지스터로 구성하며, NMOS 트랜지스터의 게이트는 제1 전극이 되고, NMOS 트랜지스터의 소오스와 드레인이 접속되어 제2 전극을 형성한다. 모스 캐패시터들(C1∼Cn)은 각각 PMOS 트랜지스터 및 다양한 형태로 구성할 수 있다. 모스 캐패시터들(C1∼Cn)의 제1 전극들은 배선(141)에 연결되고, 모스 캐패시터들(C1∼Cn)의 제2 전극들에는 지연동기루프 회로(111)에 인가되는 제1 접지 전압(Vss1)이 인가된다. 이 때, 다수개의 입력 수신기들(IR1∼IRn)에 인가되는 제2 접지 전압(Vss2)을 모스 캐패시터들(C1∼Cn)의 제2 전극들에 인가할 경우 다수개의 입력 수신기들(IR1∼IRn)의 동작 특성이 나빠진다. 왜냐하면, 제2 접지 전압(Vss2)은 지연동기루프 회로(111)에 인가되는 제1 접지 전압(Vss1)에 비해 그 변동폭이 크며 그로 말미암아 다수개의 입력 수신기들(IR1∼IRn)에 인가되는 기준 전압(Vref)의 변동폭도 커지기 때문이다. 모스 캐패시터들(C1∼Cn)은 배선(141)에 적어도 하나가 연결된다. 이와 같이, 모스 기준 전압(Vref)을 전송하는 배선(141)에 모스 캐패시터들(C1∼Cn)이 연결됨으로써 모스 캐패시터들(C1∼Cn)은 배선(141)을 통해서 전송되는 기준 전압(Vref)에 발생하는 잡음을 바이패스(bypass)시킨다. 따라서, 기준 전압(Vref)의 변동폭은 감소되고 그에 따라 입력 수신기들(IR1∼IRn)의 입력 특성은 상당히 안정되며, 패드(pd6)에서 멀리 떨어진 곳에 위치한 입력 수신기들, 예컨대 제n 입력 수신기(IRn)의 셋업 타임 및 홀드 타임의 마진 손실도 감소된다.
모스 캐패시터들(C1∼Cn)에 인가되는 제1 접지 전압(Vss1)은 지연동기루프 회로(111)에 인가되는 제1 접지 전압(Vss1)과 동일한 안정성을 갖거나 또는 그보다 더 안정된 접지 전압이 인가되는 것이 바람직하다. 각 입력 수신기에 인접한 곳마다 적어도 하나의 모스 캐패시터가 연결되어도 본 발명의 효과는 달성될 수 있으며, 다수개의 입력 수신기들(IR1∼IRn)의 특성에 따라 적어도 하나의 모스 캐패시터가 배선(141)의 특정한 곳에만 연결될 수도 있다.
로직 인터페이스(121)는 다수개의 입력 수신기들(IR1∼IRn)로부터 출력되는 데이터를 메모리 셀 어레이(751)에 저장하고, 메모리 셀 어레이(751)로부터 출력되는 데이터를 출력 회로에 전송하는 역할을 한다.
상술한 바와 같이, 기준 전압(Vref)이 전송되는 배선(141)에 다수개의 모스 캐패시터들(C1∼Cn)을 연결하고, 모스 캐패시터들(C1∼Cn)의 제2 전극들에 제1 접지 전압(Vss1)을 인가하게 되면, 다수개의 입력 수신기들(IR1∼IRn)로 입력되는 기준 전압(Vref)의 변동폭은 도 3에 도시된 바와 같이 미소한 전압값 이하로 감소된다. 즉, 기준 전압(Vref)의 잡음은 매우 감소된다. 따라서, 제1 입력 수신기(IR1)로 입력되는 기준 전압(Vref)이나 제n 입력 수신기(IRn)로 입력되는 기준 전압(Vref)의 크기는 유사하게되어 다수개의 입력 수신기들(IR1∼IRn)의 입력 특성이 거의 동일하게 되며, 다수개의 입력 수신기들(IR1∼IRn)간의 셋업 타임 및 홀드 타임의 마진 차이도 감소된다.
도 1에 도시된 다수개의 입력 수신기들(IR1∼IRn)과 모스 캐패시터들(C1∼Cn)은 램버스 디램 반도체 장치(101)뿐만 아니라 기준 전압(Vref)과 입력되는 데이터(INC1∼INn)를 비교하여 상기 데이터(IN1∼INn)의 전압 레벨을 변환하는 입력 수신기들(IR1∼IRn)을 구비하는 모든 반도체 메모리 장치에 동일하게 적용될 수 있다.
도 2는 상기 도 1에 도시된 제1 입력 수신기(IR1)의 회로도이다. 도 1에 도시된 다수개의 입력 수신기들(IR1∼IRn)은 모두 동일한 구조 및 작용을 하므로 여기서는 대표적으로 제1 입력 수신기(IR1)에 관해서 설명하기로 한다. 도 2를 참조하면, 제1 입력 수신기(IR1)는 레벨 변환기(Level Shifter)(320), 주 증폭기(322), 캐패시턴스 고정 회로(324) 및 스태틱 셀(static cell)을 구비한다.
레벨 변환기(320)는 작은 스윙(swing) 폭을 가지는 외부 데이터(IN1)를 입력하고, 기준 전압(Vref)과 비교하여 CMOS 레벨의 입력신호들(D1,D2)을 출력한다. 상기 입력 신호들(D1,D2)은 상보적인 값을 가진다. 레벨 변환기(320)는 전형적인 차동비교기 형태로 되어 있다. 트랜지스터(Q5)는 차동비교기의 능동부하로서 동작하여, 일정한 크기의 전류가 차동비교기에 흐르도록 한다. 외부 데이터(IN1)가 기준 전압(Vref)보다 클 때에는, 트랜지스터(Q3)에 흐르는 전류가 트랜지스터(Q4)에 흐르는 전류보다 크다. 따라서, 입력신호(D1)가 입력신호(D2)보다 작게 된다. 한편, 외부 데이터(IN1)가 기준 전압(Vref)보다 작을 때에는, 트랜지스터(Q3)에 흐르는 전류가 트랜지스터(Q4)에 흐르는 전류보다 작다. 이에 따라, 입력신호(D1)가 입력신호(D2)보다 크게 된다.
주 증폭기(622)는 내부 클럭 신호(PCLK)의 상승 에지(rising edge)에서 상기 레벨 변환기(320)로부터의 입력신호들(D1, D2)을 받아들이고, 받아들여진 신호들을 증폭하여 증폭된 신호들(OUT1, OUT2)을 출력한다. 주 증폭기(322)는 내부 클럭 신호(PCLK)에 동기되어 동작하는 차동증폭기 구조를 갖는다. 내부 클럭 신호(PCLK)가 "로우(low)" 레벨에 있을 때, 트랜지스터들(Q6, Q7, Q10)이 모두 턴온(turn-on)되어 신호들(OUT1, OUT2)을 "하이(high)" 레벨로 프리차지(Precharge)시킨다. 내부 클럭 신호(PCLK)가 "하이" 레벨에 천이될 때, 트랜지스터들(Q15, Q16)이 턴온된다. 그리고, 입력신호들(D1, D2)의 상태에 따라 트랜지스터들(Q13, Q14) 중 어느 하나가 턴온된다. 이에 따라 트랜지스터들(Q11, Q12) 중 어느 하나가 턴온되어 증폭된 신호들(OUT1, OUT2)의 논리 레벨이 달라지게 된다.
예를 들어, 만약 입력신호(D1)가 입력신호(D2)보다 크다고 가정해보자. 이때 트랜지스터(Q13)가 트랜지스터(Q14)보다 빨리 턴온되고, 이에 따라 트랜지스터(Q11)의 드레인 전압이 트랜지스터(Q12)의 드레인 전압보다 빨리 풀다운된다. 그리고 트랜지스터들(Q8 - Q10)의 작용에 의해 트랜지스터들(Q11, Q12)의 드레인에서의 전압 레벨들은 안정화된다. 트랜지스터들(Q11, Q12)의 드레인 전압 레벨은 증폭된 신호들(OUT1, OUT2)로서 출력된다. 외부 데이터(IN1)가 "로우" 레벨일 때, 신호들(OUT1, OUT2)은 각각 "로우" 및 "하이" 레벨을 가진다. 또한 외부 데이터(IN1)가 "하이" 레벨일 때, 신호들(OUT1, OUT2)은 각각 "하이" 및 "로우" 레벨을 가진다.
캐패시턴스 고정화 회로(324)는 스태틱 셀(326)을 상기 주 증폭기(322)의 출력단에 안정되게 정합시키기 위한 것이다. 캐패시턴스 고정화 회로(324)는 인버터들(I1,I2)을 포함한다. 인버터(I1)는 신호(OUT1)를 반전하여 출력하고, 인버터(I2)는 신호(OUT2)를 반전하여 출력한다.
스태틱 셀(326)은 상기 주 증폭기(322)에 의해 증폭된 신호들(OUT1, OUT2)의 논리 상태를 저장하고, 저장된 신호들을 출력하게 된다. 스태틱 셀(326)은 상기 주 증폭기(322)로부터 신호들(OUT1, OUT2)을 받아들이고, 받아들여진 신호들을 저장하며, 저장된 신호들을 출력 데이터(DO)로써 출력한다. 신호들(OUT1, OUT2)이 "하이" 레벨로 프리차지되어 있을 때, 트랜지스터들(Q17 - Q20)은 모두 턴오프(turn-off) 상태에 있게 된다. 내부 클럭 신호(PCLK)가 "하이" 레벨로 천이된 후 신호들(OUT1, OUT2) 중 어느 하나가 "로우"로 변하게 되면, 이에 따라 트랜지스터들(Q17, Q18) 중 어느 하나와 트랜지스터들(Q19, Q20) 중 어느 하나가 턴온되어 데이터가 트랜지스터들(Q21 - Q24)로 구성된 메모리 셀에 저장된다. 스태틱 셀(326)의 출력 데이터(DO)는 외부 데이터(IN1)와 상반된 논리 레벨을 가진다.
스태틱 셀(326)의 출력 데이터(DO)는 도시되지 않은 반전기에 의해 반전되어 후단의 회로에 공급된다. 만약 외부 데이터(IN1)가 실제 데이터라면 스태틱 셀(326)의 출력 데이터(DO)는 어드레스 경로에 의해 지정되는 메모리 셀에 저장되고, 외부 데이터(IN1)가 제어 신호인 경우에는 출력 데이터(DO)는 이러한 제어 신호가 필요한 회로에 공급된다.
도 3을 참조하여 종래 기술과 본 발명에 따른 기준 전압들의 파형도들을 설명하기로 한다. 먼저, 기준 전압(Vref)은 1.5볼트이고 내부 클럭 신호(PCLK)는 0∼3볼트라고 가정한다. 종래 기술에 따라 기준 전압(Vref)을 전송하는 배선(141)에 모스 캐패시터들(C1∼Cn)을 사용하지 않을 경우 그 기준 전압(311)의 변동폭이 매우 크며, 본 발명에 따라 배선(141)에 모스 캐패시터들(C1∼Cn)을 연결하게 되면 기준 전압(331)의 변동폭은 매우 작아짐을 알 수 있다. 이 때, 모스 캐패시터들(C1∼Cn)에 인가되는 접지 전압(Vss1)이 다수개의 입력 수신기들(IR1∼IRn)에 인가되는 접지 전압(Vss2)과 동일할 경우, 기준 전압(321)의 변동폭은 종래 기술에 따른 기준 전압(311)의 변동폭보다는 작지만 본 발명에 따른 기준 전압(331)보다는 크게 된다. 따라서, 본 발명의 효과를 달성하기 위해서는 모스 캐패시터들(C1∼Cn)에 인가되는 접지 전압(Vss1)은 지연동기루프 회로(111)에 인가되는 제1 접지 전압(Vss1)과 동일한 안정성을 갖거나 또는 그보다 더 안정된 접지 전압이 인가되는 것이 요구된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 적어도 하나의 모스 캐패시터들(C1∼Cn)을 기준 전압(Vref)을 전송하는 배선(141)에 연결하고 모스 캐패시터들(C1∼Cn)의 접지 전압을 지연동기루프 회로(111)에 인가되는 접지 전압인 안정된 접지 전압을 사용함으로써 다수개의 입력 수신기들(IR1∼IRn)로 입력되는 기준 전압(Vref)의 잡음의 크기는 작아지고 그로 인하여 다수개의 입력 수신기들(IR1∼IRn)의 입력 특성이 거의 동일하게 되며, 다수개의 입력 수신기들(IR1∼IRn)간의 셋업 타임 및 홀드 타임의 마진 차이가 감소된다.

Claims (6)

  1. 기준 전압을 전송하는 배선;
    외부 클럭 신호의 듀티 사이클을 보정하여 내부 클럭 신호를 발생하는 지연동기루프 회로;
    상기 내부 클럭 신호에 동기되어 외부로부터 입력되는 데이터를 상기 배선을 통해서 전송되는 기준 전압과 비교하여 상기 데이터의 전압 레벨을 변환하는 다수개의 입력 수신기들; 및
    상기 배선에 게이트가 연결되고 상기 지연동기루프 회로에 인가되는 제1 접지 전압이 소오스/드레인에 인가되는 적어도 하나의 모스 캐패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 접지 전압은 상기 다수개의 입력 수신기들에 인가되는 제2 접지 전압보다 더 안정된 전압인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1 접지 전압과 상기 제2 접지 전압은 상기 반도체 메모리 장치의 외부로부터 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는 램버스 디램 반도체 장치인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 적어도 하나의 모스 캐패시터는 상기 배선 상에서 상기 다수개의 입력 수신기들에 인접한 부분들 및 특정한 부분 중 하나에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 기준 전압은 상기 반도체 메모리 장치의 외부 및 내부 중 한 곳에서 공급되는 것을 특징으로 하는 반도체 메모리 장치.
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