JP2000182375A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2000182375A
JP2000182375A JP11350142A JP35014299A JP2000182375A JP 2000182375 A JP2000182375 A JP 2000182375A JP 11350142 A JP11350142 A JP 11350142A JP 35014299 A JP35014299 A JP 35014299A JP 2000182375 A JP2000182375 A JP 2000182375A
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Abstract

(57)【要約】 【課題】基準電圧の変動幅を減少させる半導体メモリ装
置を提供する。 【解決手段】本発明は多数個の入力受信器を有する半導
体メモリ装置に係り、基準電圧を伝送する配線１４１、
外部クロック信号ＣＬＫのデューティーサイクルを補正
して内部クロック信号ＰＣＬＫを発生する遅延同期ルー
プ回路１１１、内部クロック信号ＰＣＬＫに同期して外
部から入力されるデータＩＮ１〜ＩＮｎを配線１４１を
通して伝送される基準電圧Ｖｒｅｆと比較して、データ
ＩＮ１〜ＩＮｎの電圧レベルを変換する多数個の入力受
信器ＩＲ１〜ＩＲｎ、及び配線１４１にゲートが連結さ
れて遅延同期ループ回路１１１に印加される第１接地電
圧Ｖss1がソース／ドレーンに印加される少なくとも一
つのMOSキャパシタＣ１〜Ｃｎを備えることによって、
多数個の入力受信器間の入力特性をほぼ同一にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に多数個の入力受信器を有するラムバスDRAM
（Rambus DRAM）半導体装置に関する。
【０００２】
【従来の技術】半導体メモリ装置を用いるシステムの高
速化に伴って半導体メモリ装置のデータ処理速度も益々
速くなっており、半導体メモリ装置のデータ処理速度を
向上させようとする研究が活発に進められている。その
結果、ラムバスDRAM半導体装置が開発された。ラムバス
DRAM半導体装置は外部から入力されるデータの電圧レベ
ルをラムバスDRAM半導体装置に適するように変換させる
多数個の入力受信器を備えている。
【０００３】多数個の入力受信器は、各々データを基準
電圧と比較する差動増幅部を備えている。差動増幅部
は、データによりゲーティング(gating)される第１NMOS
トランジスタと基準電圧によりゲーティングされる第２
NMOSトランジスタを備えている。多数個の入力受信器が
同時に動作する場合において、第２NMOSトランジスタの
ゲートとドレーン間に存在するオーバーラップキャパシ
タンス(Overlap Capacitance)が大きくなれば、基準電
圧は多数個の入力受信器が誤動作する程の電圧以上に変
動(fluctuation)する場合がある。
【０００４】この基準電圧の変動は基準電圧の雑音とし
て現れる。特に、基準電圧が印加される箇所から遠く離
れた所に位置する入力受信器であるほど、この雑音のレ
ベルはさらに大きくなる。
【０００５】このように、基準電圧に生じる雑音のレベ
ルが大きければ、多数個の入力受信器は相異なる入力特
性を有するようになって、多数個の入力受信器間のセッ
トアップタイム(Set-up Time)及びホールドタイム(Hold
Time）の差が甚だしくなる。セットアップタイムは、
クロック信号が遷移(transition)する前段階で有効なデ
ータが入力受信器に入力されていなければならない時間
であり、ホールドタイムは、有効なデータがクロック信
号が遷移された以後にも続けて維持されなければならな
い最小時間である。クロック信号に同期して多数個の入
力受信器が動作すると、基準電圧が印加される箇所から
遠く離れた所に位置する入力受信器のセットアップタイ
ム及びホールドタイムのマージン損失が大きくなる。こ
れが、ラムバスDRAM半導体装置の誤動作を誘発する恐れ
がある。
【０００６】
【発明が解決しようとする課題】本発明が達成しようと
する技術的課題は、例えば、基準電圧とデータを入力す
る多数個の入力受信器を備える半導体メモリ装置におい
て、基準電圧の変動幅を減少させることにある。
【０００７】
【課題を解決するための手段】前記技術的課題を達成す
るため、本発明に係る半導体メモリ装置は、基準電圧を
伝送する配線、外部クロック信号のデューティーサイク
ルを補正して内部クロック信号を発生する遅延同期ルー
プ回路、前記内部クロック信号に同期されて外部から入
力されるデータを前記配線を通して伝送される基準電圧
と比較して前記データの電圧レベルを変換する多数個の
入力受信器、及び前記配線にゲートが連結されて前記遅
延同期ループ回路に印加される第１接地電圧がソース／
ドレーンに印加される多数個のMOSキャパシタを備え
る。
【０００８】本発明によれば、例えば、半導体メモリ装
置に備わる多数個の入力受信器間の入力特性はほぼ同一
になる。
【０００９】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施により達成される目的を十分に理解する
ためには本発明の望ましい実施の形態を例示する添付図
面及び添付図面に記載された内容を参照するべきであ
る。
【００１０】以下、添付した図面を参照して本発明の望
ましい実施の形態を説明することによって、本発明を詳
しく説明する。各図面に提示された同一の参照符号は同
一の部材を示す。
【００１１】図１は、本発明の望ましい実施の形態によ
るラムバスDRAM半導体装置を概略的に示したブロック図
である。図１を参照すると、本発明の望ましい実施の形
態によるラムバスDRAM半導体装置１０１は、多数個のパ
ッドpd１〜pdn、多数個の入力受信器IR１〜IRn、多数個
のMOSキャパシタ(MOS Capacitor)C１〜Cn、遅延同期ル
ープ回路(Delay Locked Loop)１１１、インタフェース
ロジック(Interface Logic)１２１及びメモリセルアレ
ー(Memory Cell Array)１３１を備える。
【００１２】外部からパッドpd１〜pd４を通して各々第
１電源電圧Vcc１、第１接地電圧Vss１、第２電源電圧Vc
c２及び第２接地電圧Vss２が入力される。パッドpd６を
通して基準電圧Vrefが外部から入力される。ここで、基
準電圧VrefはラムバスDRAM半導体装置１０１の内部で発
生して供給される場合もある。
【００１３】遅延同期ループ回路１１１は、パッドpd５
を通して入力される外部クロック信号CLKに応答して内
部クロック信号PCLKを発生する。遅延同期ループ回路１
１１は、外部クロック信号CLKのデューティーサイクル
(Duty Cycle)が５０%より長い時及び短い時に、これを
５０%に補正して内部クロック信号PCLKとして発生す
る。外部クロック信号CLKのデューティーサイクルが５
０%であれば、外部クロック信号CLKはそのまま内部クロ
ック信号PCLKとして出力される。遅延同期ループ回路１
１１には第１電源電圧Vcc１と第１接地電圧Vss１が印加
される。
【００１４】多数個の入力受信器IR１〜IRnは、各々パ
ッドpd７〜pdnを通して入力される外部データIN１〜INn
と基準電圧Vrefを入力して、内部クロック信号PCLKに同
期して外部データIN１〜INnの電圧レベルを内部回路１
２１、１３１に適合した電圧レベルに変換する。多数個
の入力受信器IR１〜IRnには第２電源電圧Vcc２と第２接
地電圧Vss２が印加される。
【００１５】配線１４１には多数個のMOSキャパシタC１
〜Cnが連結されている。MOSキャパシタC１〜Cnは、各々
NMOSトランジスタで構成され、NMOSトランジスタのゲー
トは第１電極を構成し、NMOSトランジスタのソースとド
レーンは互いに接続されて第２電極を構成する。なお、
MOSキャパシタC１〜Cnは、各々PMOSトランジスタ、或い
は他の多様な形態で構成することができる。
【００１６】MOSキャパシタC１〜Cnの第１電極は配線１
４１に連結され、MOSキャパシタC１〜Cnの第２電極には
遅延同期ループ回路１１１に印加される第１接地電圧Vs
s１が印加される。ここで、多数個の入力受信器IR１〜I
Rnに印加される第２接地電圧Vss２をMOSキャパシタC１
〜Cnの第２電極に印加する場合は、多数個の入力受信器
IR１〜IRnの動作特性が悪くなる。なぜなら、第２接地
電圧Vss２は遅延同期ループ回路１１１に印加される第
１接地電圧Vss１に比べてその変動幅が大きく、それに
よって多数個の入力受信器IR１〜IRnに印加される基準
電圧Vrefの変動幅も大きくなるためである。
【００１７】MOSキャパシタC１〜Cnの少なくとも１つ
は、配線１４１に連結される。このように、基準電圧Vr
efを伝送する配線１４１にMOSキャパシタC１〜Cnが連結
されることによって、MOSキャパシタC１〜Cnに、配線１
４１を通して伝送される基準電圧Vrefに発生する雑音を
バイパス(bypass)させる。したがって、基準電圧Vrefの
変動幅は減少され、それによって入力受信器IR１〜IRn
の入力特性はかなり安定し、パッドpd６から遠く離れた
所に位置する入力受信器、例えば第n入力受信器IRnのセ
ットアップタイム及びホールドタイムのマージン損失も
減少される。
【００１８】MOSキャパシタC１〜Cnに印加される第１接
地電圧Vss１は、遅延同期ループ回路１１１に印加され
る第１接地電圧Vss１と同等或いはそれ以上の安定性を
有する接地電圧が印加されることが望ましい。また、本
発明の効果は、例えば、各入力受信器の近傍に各々少な
くとも一つのMOSキャパシタが連結される場合であって
も、多数個の入力受信器IR１〜IRnの特性に応じて少な
くとも一つのMOSキャパシタが配線１４１の特定の箇所
にのみ連結され場合であっても達成される。
【００１９】ロジックインタフェース１２１は、多数個
の入力受信器IR１〜IRnから出力されるデータをメモリ
セルアレー１３１に格納し、メモリセルアレー１３１か
ら出力されるデータを複数個の入力受信器IR１〜IRnに
伝送する役割をする。
【００２０】上述のように、基準電圧Vrefが伝送される
配線１４１に多数個のMOSキャパシタC１〜Cnを連結し、
MOSキャパシタC１〜Cnの第２電極に第１接地電圧Vss１
を印加することにより、多数個の入力受信器IR１〜IRn
に入力される基準電圧Vrefの変動幅は、図３に示された
ように、微少な電圧値以下に低減される。すなわち、基
準電圧Vrefの雑音は非常に減少される。したがって、第
１入力受信器IR１に入力される基準電圧Vrefや第n入力
受信器IRnに入力される基準電圧Vrefの大きさはほぼ同
等になり、多数個の入力受信器IR１〜IRnの入力特性が
ほぼ同一になって、多数個の入力受信器IR１〜IRn間の
セットアップタイム及びホールドタイムのマージン差も
低減される。
【００２１】図１に示された多数個の入力受信器IR１〜
IRnとMOSキャパシタC１〜Cnは、ラムバスDRAM半導体装
置１０１のみならず、基準電圧Vrefと入力されるデータ
IN１〜INnとを比較してデータIN１〜INnの電圧レベルを
変換する入力受信器IR１〜IRnを具備する全ての半導体
メモリ装置に同様に適用することができる。
【００２２】図２は、図１に示された第１入力受信器IR
１を具体的に示す回路図である。図１に示された多数個
の入力受信器IR１〜IRnはすべて同一の構造及び作用を
有するので、ここでは代表的に第１入力受信器IR１に関
して説明する。図２を参照すると、第１入力受信器IR１
は、レベル変換器(Level Shifter)３２０、主増幅器３
２２、キャパシタンス固定回路３２４及びスタティック
セル(static cell)を備える。
【００２３】レベル変換器３２０は、小さいスイング(s
wing)幅を有する外部データIN１を入力し、基準電圧Vre
fと比較してCMOSレベルの入力信号D１、D２を出力す
る。入力信号D１、D２は互いに相補的な値を有する。レ
ベル変換器３２０は典型的な差動比較器である。トラン
ジスタQ５は、差動比較器の能動負荷として動作し、一
定の大きさの電流が差動比較器に流れるようにする。
【００２４】外部データIN１が基準電圧Vrefより大きい
時は、トランジスタQ３に流れる電流がトランジスタQ４
に流れる電流より大きい。したがって、入力信号D１が
入力信号D２より小さくなる。一方、外部データIN１が
基準電圧Vrefより小さい時は、トランジスタQ３に流れ
る電流がトランジスタQ４に流れる電流より小さい。こ
れにより、入力信号D１が入力信号D２より大きくなる。
【００２５】主増幅器３２２は、内部クロック信号PCLK
の立上りエッジ(rising edge)でレベル変換器３２０か
らの入力信号D１、D２を取り込み、それらの信号を増幅
して、増幅された信号OUT１、OUT２を出力する。
【００２６】主増幅器３２２は、内部クロック信号PCLK
に同期して動作する差動増幅器の構造を有する。内部ク
ロック信号PCLKが"ロー(low)"レベルである時、トラン
ジスタQ６、Q７、Q１０がすべてターンオン(turn-on)さ
れて信号OUT１、OUT２が"ハイ(high)"レベルにプリチャ
ージ(Precharge)される。一方、内部クロック信号PCLK
が“ハイ”レベルに遷移すると、トランジスタQ１５、Q
１６がターンオンされる。そして、入力信号D１、D２の
状態によってトランジスタQ１３、Q１４の中いずれか一
つがターンオンされる。これによりトランジスタQ１
１、Q１２の中いずれか一つがターンオンされて、増幅
された信号OUT１、OUT２の論理レベルが変わるようにな
る。
【００２７】ここで、一例として、入力信号D１が入力
信号D２より大きい場合を説明する。この場合、トラン
ジスタQ１３がトランジスタQ１４より速くターンオンさ
れ、これによりトランジスタQ１１のドレーン電圧がト
ランジスタQ１２のドレーン電圧より速くプルダウンさ
れる。そして、トランジスタQ８〜Q１０の作用によりト
ランジスタQ１１、Q１２のドレーンにおける電圧レベル
は安定化する。トランジスタQ１１、Q１２のドレーン電
圧レベルは増幅された信号OUT１、OUT２として出力され
る。外部データIN１が“ロー”レベルの時、信号OUT
１、OUT２は各々“ロー”、“ハイ”レベルを有する。
また、外部データIN１が“ハイ”レベルの際、信号OUT
１、OUT２は各々“ハイ”、“ロー”レベルを有する。
【００２８】キャパシタンス固定化回路３２４は、スタ
ティックセル３２６を主増幅器３２２の出力端に安定に
整合させるためのものである。キャパシタンス固定化回
路３２４はインバータI１、I２を含む。インバータI１
は信号OUT１を反転して出力し、インバータI２は信号OU
T２を反転して出力する。
【００２９】スタティックセル３２６は、主増幅器３２
２により増幅された信号OUT１、OUT２の論理状態を貯蔵
し、貯蔵された信号を出力するようになる。スタティッ
クセル３２６は前記主増幅器３２２から信号OUT１、OUT
２を受け入れ、受け入れた信号を保持し、保持した信号
を出力データDOとして出力する。信号OUT１、OUT２が
“ハイ”レベルにプリチャージされている間は、トラン
ジスタQ１７〜Q２０はすべてターンオフ(turn-off)状態
にある。内部クロック信号PCLKが“ハイ”レベルに遷移
された後、信号OUT１、OUT２の中いずれか一つが“ロ
ー”に変化すると、これによりトランジスタQ１７、Q１
８の中いずれか一つとトランジスタQ１９、Q２０の中い
ずれか一つがターンオンされて、データがトランジスタ
Q２１〜Q２４で構成されたメモリセルに格納される。ス
タティックセル３２６の出力データDOは、外部データIN
１と反対の論理レベルを有する。
【００３０】スタティックセル３２６の出力データDO
は、反転器（図示せず）により反転されて後段の回路に
供給される。ここで、外部データIN１が実際のデータで
あれば、スタティックセル３２６の出力データDOは、メ
モリセルアレー１３１を構成するメモリセルのうちアド
レスにより指定されるメモリセルに格納され、外部デー
タIN１が制御信号の場合には、出力データDOは、このよ
うな制御信号が必要な回路に供給される。
【００３１】図３を参照して従来技術と本発明の望まし
い実施の形態について、基準電圧の波形図を説明する。
まず、基準電圧Vrefは１.５ボルトで、内部クロック信
号PCLKは０〜３ボルトであると仮定する。従来技術のよ
うに、基準電圧Vrefを伝送する配線１４１にMOSキャパ
シタC１〜Cnを使用しない場合は、基準電圧３１１の変
動幅が非常に大きく、本発明の望ましい実施の形態のよ
うに、配線１４１にMOSキャパシタC１〜Cnを連結する場
合は、基準電圧３３１の変動幅は非常に小さくなること
が分かる。ここで、MOSキャパシタC１〜Cnに印加される
接地電圧Vss１を多数個の入力受信器IR１〜IRnに印加さ
れる接地電圧Vss２に変更した場合は、基準電圧３２１
の変動幅は従来技術による基準電圧３１１の変動幅より
は小さいが、本発明の望ましい実施の形態による基準電
圧３３１よりは大きくなる。したがって、より大きな効
果を達成するためには、例えば、MOSキャパシタC１〜Cn
に印加される接地電圧Vss１を、遅延同期ループ回路１
１１に印加される第１接地電圧Vss１と同等或いはそれ
以上の安定性を有する接地電圧とすることが望ましい。
【００３２】上述のように、少なくとも一つのMOSキャ
パシタC１〜Cnを、基準電圧Vrefを伝送する配線１４１
に連結し、MOSキャパシタC１〜Cnの接地電圧として、例
えば遅延同期ループ回路１１１に印加される接地電圧で
ある安定した接地電圧を用いることによって、多数個の
入力受信器IR１〜IRnに入力される基準電圧Vrefの雑音
を低減することができる。それによって、例えば、多数
個の入力受信器IR１〜IRnの入力特性がほぼ同一にな
り、多数個の入力受信器IR１〜IRn間のセットアップタ
イム及びホールドタイムのマージン差が低減される。
【００３３】本発明の実施の形態の説明において特定の
用語が用いられたが、これは単に本発明の理解を容易に
する目的で用いたに過ぎず、意味限定や特許請求範囲に
記載された本発明の技術的範囲を制限するために用いた
のではない。また、本技術分野の通常の知識を有する者
であれば、上記の実施の形態に多様な変形を加え、或い
は、均等な他の実施の形態を採用することが可能である
ことを理解されたい。したがって、本発明の真の技術的
範囲は、特許請求範囲の技術的思想により定まるべきで
ある。
【００３４】
【発明の効果】本発明によれば、例えば、基準電圧の変
動を抑えることができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態によるラムバスDR
AM半導体装置を概略的に示したブロック図である。
【図２】図１に示された第１入力受信器の回路図であ
る。
【図３】従来技術と本発明の望ましい実施の形態とにつ
いて、基準電圧の波形を比較した図面である。
【符号の説明】
１０１ RAMバスDRAM半導体装置 １１１ 遅延同期ループ回路 １２１ インタフェースロジック １３１ メモリセルアレー １４１ 配線 C１〜Cn 多数個のMOSキャパシタ IN１〜INn 外部データ IR１〜IRn 多数個の入力受信器 Vcc 電源電圧 Vss 接地電圧 Vref 基準電圧

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基準電圧を伝送する配線と、 外部クロック信号のデューティーサイクルを補正して内
    部クロック信号を発生する遅延同期ループ回路と、 前記内部クロック信号に同期して外部から入力されるデ
    ータを前記配線を通して伝送される基準電圧と比較して
    前記データの電圧レベルを変換する多数個の入力受信器
    と、 前記配線にゲートが連結されて、前記遅延同期ループ回
    路に印加される第１接地電圧がソース／ドレーンに印加
    される少なくとも一つのMOSキャパシタと、 を備えることを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記第１接地電圧は、前記多数個の入力
    受信器に印加される第２接地電圧より安定した電圧であ
    ることを特徴とする請求項１に記載の半導体メモリ装
    置。
  3. 【請求項３】 前記第１接地電圧と前記第２接地電圧
    は、前記半導体メモリ装置の外部から入力されることを
    特徴とする請求項２に記載の半導体メモリ装置。
  4. 【請求項４】 前記半導体メモリ装置は、ラムバスDRAM
    半導体装置であることを特徴とする請求項１に記載の半
    導体メモリ装置。
  5. 【請求項５】 前記少なくとも一つのMOSキャパシタ
    は、前記配線のうち、前記多数個の入力受信器の近い部
    分又は特定の部分に連結されることを特徴とする請求項
    １に記載の半導体メモリ装置。
  6. 【請求項６】 前記基準電圧は、前記半導体メモリ装置
    の外部又は内部から供給されることを特徴とする請求項
    １に記載の半導体メモリ装置。
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