KR100417857B1 - 램버스 디램의 입력 리시버 회로 - Google Patents

램버스 디램의 입력 리시버 회로 Download PDF

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Abstract

본 발명은 램버스 디램의 입력 리시버 회로에 관한 것으로, 입력 리시버와 기준 전압 신호선 사이에 저항을 사용하고, 인접한 두 입력 리시버 사이에는 노이즈가 중첩되는 것을 방지하기 위해 서로 다른 기준 전압 신호선과 연결되도록 함으로써, 노이즈를 줄일 수 있다. 이를 위한 본 발명의 램버스 디램의 입력 리시버 회로는 데이타 신호와 기준 전압 신호를 수신하여 차동 증폭된 제 1 출력 신호와 제 1 출력바 신호를 발생하며, 상기 기준 전압 신호에 의해 상기 데이타 신호를 수신하는 제 1 스위칭 소자로 공급되는 전원 전압의 량을 조절하고 상기 데이타 신호에 의해 상기 기준 전압의 신호를 수신하는 제 2 스위칭 소자로 공급되는 전원 전압의 량을 조절하여 상기 기준 전압에 실린 노이즈에 대한 영향을 방지하는 제 1 증폭부와, 수신된 클럭 신호가 제 1 전압레벨을 가질 때 프리차지 되고 제 2 전압레벨을 가질 때 상기 제 1 출력 신호와 상기 제 1 출력바 신호를 수신하여 차동 증폭된 신호를 출력하는 제 2 증폭부를 구비한 것을 특징으로 한다.

Description

램버스 디램의 입력 리시버 회로{CIRCUIT FOR INPUT RECEIVER IN RAMBUS DRAM}
본 발명은 램버스 디램(Rambus DRAM)의 입력 리시버(Input Receiver) 회로에 관한 것으로, 특히 입력 리시버로 수신되는 기준전압(Vref) 신호선의 노이즈를 줄일 수 있는 입력 리시버 회로에 관한 것이다.
도 1은 종래의 램버스 디램의 입력 리시버와 기준 전압(Vref) 신호의 연결을 나타낸 것으로, n개로 이루어진 입력 리시버부(n)의 각각으로 기준 전압(Vref) 신호와 데이타 버스(DB) 신호를 수신하도록 구성되어 있다.
도 2는 종래 기술에 따른 램버스 디램의 입력 리시버의 회로도로서, 데이타(Data) 신호와 기준 전압(Vref)를 수신하여 차동 증폭된 제 1 출력 신호와 제 1 출력바 신호를 출력하는 제 1 증폭부(10)와, 수신된 클럭 신호(CLK)가 '로우'일 때 프리차지 되고 '하이'일 때 상기 제 1 출력 신호와 상기 제 1 출력바 신호를 수신하여 차동 증폭된 신호를 출력하는 제 2 증폭부(20)로 구성되어 있다.
상기 제 1 증폭부(1)는 전원 공급전압(Vcc)과 출력 노드(Nd1) 사이에 접속된 저항(R1)과, 전원 공급전압(Vcc)과 출력 노드(Nd2) 사이에 접속된 저항(R2)과, 데이타 신호(Data)가 '하이'일 때 상기 출력 노드(Nd1)의 신호를 노드(Nd3)로 전송하는 NMOS 트랜지스터(N1)와, 기준 전압(Vref) 신호가 '하이'일 때 상기 출력 노드(Nd2)의 신호를 상기 노드(Nd3)로 전송하는 NMOS 트랜지스터(N2)와, 상기 노드(Nd3)와 접지 전압(Vss) 사이에 접속된 정전류원(Is)으로 구성되어 있다.
상기 제 2 증폭부(20)는 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vcc)을 노드(Nd4)로 전송하는 PMOS 트랜지스터(P1)와, 상기 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vcc)을 노드(Nd5)로 전송하는 PMOS 트랜지스터(P5)와, 상기 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때 상기 노드(Nd4)와 노드(Nd5)의 신호를 등화시켜 주는 PMOS 트랜지스터(P3)와, 상기 노드(Nd5)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vdd)을 상기 노드(Nd4)로전송하는 PMOS 트랜지스터(P2)와, 상기 노드(Nd4)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vdd)을 상기 노드(Nd5)로 전송하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd5)가 '하이' 전압레벨을 가질 때 상기 노드(Nd4)의 전압을 노드(Nd6)로 전송하는 NMOS 트랜지스터(N3)와, 상기 노드(Nd4)가 '하이' 전압레벨을 가질 때 상기 노드(Nd5)의 전압을 노드(Nd7)로 전송하는 NMOS 트랜지스터(N4)와, 상기 노드(Nd6)와 접지 전압(Vss) 사이에 직렬로 연결되며 상기 제 1 출력 신호(out1)과 상기 클럭 신호(CLK)가 모두 '하이' 전압레벨을 가질 때 상기 노드(Nd6)의 신호를 접지 전압(Vss)으로 전송하는 NMOS 트랜지스터(N5)(N7)와, 상기 노드(Nd7)와 접지 전압(Vss) 사이에 직렬로 연결되며 상기 제 1 출력바 신호(outb1)와 상기 클럭 신호(CLK)가 모두 '하이' 전압레벨을 가질 때 상기 노드(Nd7)의 신호를 접지 전압(Vss)으로 전송하는 NMOS 트랜지스터(N6)(N8)로 구성되어 있다.
상기 제 2 증폭부(20)는 크로스 커플 래치형 센스 앰프로 구성되어지며, 상기 클럭 신호(CLK)가 '로우'일 때 프리차지 되고 '하이'일 때 상기 제 1 출력 신호(out1)와 제 1 출력바 신호(outb1)를 수신하여 차동 증폭된 신호를 출력 단자(OUT)로 출력한다.
상기 구성과 같이, 차동 증폭기를 프리 증폭기(Pre-amplifier)로 사용하는 램버스 디램의 입력 리시버 회로는 기준 전압(Vref) 신호가 데이타 버스 신호인 DQ 신호에 의해서 일정해야 되는데 전압 값이 흔들리게 된다. 그리고, 램버스 디램은 도 1에 나타낸 것처럼, n개(24개)의 입력 신호가 기준 전압(Vref) 신호를 기준으로 입력 값이 샘플링(Sampling) 하는 구조를 갖기 때문에, n개(24 개)의 노이즈소스(Noise Source)들에 의해 기준 전압(Vref) 신호선의 전압은 흔들리게 된다. 디디알 디램(DDR DRAM)도 마찬가지로 모든 입력신호(Data)를 기준 전압(Vref) 신호를 기준으로 샘플링 하기 때문에 기준 전압(Vref) 신호의 전압이 흔들리는 단점이 있다.
이를 해결하기 위해서, 종래 기술은 기준 전압(Vref) 신호선에 커패시터(Capacitor)를 장치하거나, 도 3에서 처럼, 소스(Source)를 플로팅(Floating) 시키는 소스 커플 및 크로스 커플(Source-Coupled and Cross-Coupled) NMOS 트랜지스터(N9)(N10)를 사용한다.
도 3은 종래 기술에 따른 램버스 디램의 다른 입력 리시버의 회로도로서, 도 2의 회로에서 데이타 신호(Data)가 '로직 하이'를 가질 때 상기 노드(Nd2)의 신호를 플로팅 노드로 전송하는 NMOS 트랜지스터(N9)와, 상기 기준 전압(Vref) 신호가 '로직 하이'를 가질 때 상기 노드(Nd1)의 신호를 플로팅 노드로 전송하는 NMOS 트랜지스터(N10)로 구성되어 있다.
그런데, 상기 구성을 갖는 종래의 램버스 디램의 입력 리시버 회로는 다음과 같은 문제점이 있었다.
1개의 기준 전압(Vref) 신호를 기준으로 여러 개의 입력 신호를 샘플링 하는 과정에서 상기 기준 전압(Vref) 신호의 전압이 흔들리는 것을 방지하기 위해, 종래의 램버스 디램은 기준 전압(Vref) 신호선에 커패시터를 장치하였으나, 이 경우 기준 전압(Vref) 신호선에 있는 커패시터의 그라운드(Ground) 전위가 흔들리는 경우에는 오히려 기준 전압(Vref) 신호의 전압이 더 많이 흔들리는 단점이 있었다.
그리고, 도 3에서 처럼, 소스를 플로팅 시키는 소스 커플 및 크로스 커플 NMOS 트랜지스터(N9)(N10)를 사용하는 경우에는 기준 전압(Vref) 신호선의 전압 안정화를 위해서 큰 사이즈(Size)의 NMOS 트랜지스터를 사용해야 되는 단점이 있고, 또한 상기 NMOS 트랜지스터(N9)(N10)의 소스단이 항상 플로팅(Floating) 상태로 있는 단점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력 리시버와 기준 전압(Vref) 신호선 사이에 저항을 사용하고, 인접한 두 입력 리시버 사이에는 노이즈가 중첩되는 것을 방지하기 위해 서로 다른 기준 전압 신호선과 연결되도록 함으로써, 노이즈를 줄인 램버스 디램의 입력 리시버 회로를 제공하는데 있다.
도 1은 종래의 램버스 디램의 입력 리시버와 기준 전압 신호의 연결도
도 2는 종래 기술에 따른 램버스 디램의 입력 리시버의 회로도
도 3은 종래 기술에 따른 램버스 디램의 다른 입력 리시버의 회로도
도 4는 본 발명에 의한 램버스 디램의 입력 리시버와 기준 전압 신호의 연결도
도 5는 본 발명에 의한 램버스 디램의 입력 리시버의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
1∼n : 입력 리시버부 100 : 제 1 증폭부
200 : 제 2 증폭부
상기 목적을 달성하기 위한 본 발명의 램버스 디램의 입력 리시버 회로는 n개로 이루어진 입력 리시버와 기준 전압(Vref) 신호선 사이에 저항을 사용하고, 인접한 두 입력 리시버 사이에는 노이즈가 중첩되는 것을 방지하기 위해 서로 다른 기준 전압 신호선과 연결되도록 구성된 것을 특징으로 한다.
상기 저항은 메탈(Metal)의 무급전(Parasitic) 저항인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 램버스 디램의 입력 리시버 회로는 데이타 신호와 기준 전압 신호를 수신하여 차동 증폭된 제 1 출력 신호와 제 1 출력바 신호를 발생하며, 상기 기준 전압 신호에 의해 상기 데이타 신호를 수신하는 제 1 스위칭 소자로 공급되는 전원 전압의 량을 조절하고 상기 데이타 신호에 의해 상기 기준 전압의 신호를 수신하는 제 2 스위칭 소자로 공급되는 전원 전압의 량을 조절하여 상기 기준 전압에 실린 노이즈에 대한 영향을 방지하는 제 1 증폭부와, 수신된 클럭 신호가 제 1 전압레벨을 가질 때 프리차지 되고 제 2 전압레벨을 가질 때 상기 제 1 출력 신호와 상기 제 1 출력바 신호를 수신하여 차동 증폭된 신호를 출력하는 제 2 증폭부를 구비한 것을 특징으로 한다.
상기 제 1 전압레벨은 '로직 로우'이고, 상기 제 2 전압레벨은 '로직 하이'인 것을 특징으로 한다.
상기 제 1 및 제 2 스위칭 소자는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 스위칭 소자로 공급되는 전원 전압의 량을 조절하는 수단은 상기 기준 전압 신호 및 데이타 신호에 의해 스위칭되는 MOS 트랜지스터에 의해 구성된 것을 특징으로 한다.
상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 제 2 증폭부는 상기 클럭 신호에 의해 제어되는 크로스 커플형 센스 앰프로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 4는 본 발명에 의한 램버스 디램의 입력 리시버와 기준 전압 신호의 연결을 나타낸 것으로, n개로 이루어진 입력 리시버부(n)와 기준 전압(Vref) 신호선 사이에 저항을 사용하고, 인접한 두 입력 리시버 사이에는 노이즈가 중첩되는 것을 방지하기 위해 서로 다른 기준 전압 신호선과 연결되도록 구성된다.
상기 저항은 메탈(Metal)의 무급전(Parasitic) 저항을 이용하거나 혹은 다른 형태의 저항을 사용하여 입력 리시버 사이의 노이즈 중첩을 방지할 수 있다. 메탈 의 무급전(Parasitic) 저항을 사용할 때, 도 4에서 처럼 기준 전압(Vref) 신호선을 여러개로 나누어서 기준 전압 패드(Vref Pad)로 부터 각 입력 리시버(Input Receiver)로 연결하게 된다. 만약 라운팅(Routing) 공간이 부족할 때는 몇 가닥의 기준 전압(Vref) 신호선만을 사용해서 띄엄 띄엄 떨어진 입력 리시버들을 각각 연결하게 된다. 이렇게 구성이 되면, 어떤 입력 리시버에서 발생한 노이즈는 다른 입력 리시버에서 발생한 노이즈와 최대로 중첩이 되지 않는다. 그것은 그 사이 존재하는 저항 성분으로 인해 그 노이즈의 크기가 감소하기 때문이다.
도 5는 본 발명에 의한 램버스 디램의 입력 리시버의 회로도로서, 데이타(Data) 신호와 기준 전압(Vref) 신호를 수신하여 차동 증폭된 제 1 출력 신호(out1)와 제 1 출력바 신호(out1b)를 발생하며, 상기 기준 전압(Vref) 신호에 의해 상기 데이타(Data) 신호를 수신하는 쪽으로 공급되는 전원 전압(Vcc)의 량을 조절하고 상기 데이타(Data) 신호에 의해 상기 기준 전압(Vref)의 신호를 수신하는 쪽으로 공급되는 전원 전압(Vcc)의 량을 조절하여 상기 기준 전압(Vref)에 실린 노이즈에 대한 영향을 방지하는 제 1 증폭부(100)와, 수신된 클럭 신호(CLK)가 '로우'일 때 프리차지 되고 '하이'일 때 상기 제 1 출력 신호와 상기 제 1 출력바 신호를 수신하여 차동 증폭된 신호를 출력하는 제 2 증폭부(200)를 구비한다.
상기 제 1 증폭부(100)는 전원 공급전압(Vcc)과 노드(Nd8) 사이에 접속된 저항(R1)과, 전원 공급전압(Vcc)과 노드(Nd9) 사이에 접속된 저항(R2)과, 상기 기준 전압(Vref) 신호가 '하이'일 때 상기 노드(Nd8)의 신호를 출력 노드(Nd1)로 전송하는 NMOS 트랜지스터(N11)와, 상기 데이타(Data) 신호가 '하이'일 때 상기 노드(Nd9)의 신호를 출력 노드(Nd2)로 전송하는 NMOS 트랜지스터(N12)와, 상기 데이타 신호(Data)가 '하이'일 때 상기 출력 노드(Nd1)의 신호를 노드(Nd3)로 전송하는 NMOS 트랜지스터(N1)와, 기준 전압(Vref) 신호가 '하이'일 때 상기 출력 노드(Nd2)의 신호를 상기 노드(Nd3)로 전송하는 NMOS 트랜지스터(N2)와, 상기 노드(Nd3)와 접지 전압(Vss) 사이에 접속된 정전류원(Is)으로 구성된다.
상기 제 1 증폭부(100)는 기준 전압(Vref) 신호에 의해 데이타(Data) 신호를 수신하는 NMOS 트랜지스터(N1)로 공급되는 전원 공급전압(Vcc)의 량을 조절하고, 상기 데이타(Data) 신호에 의해 상기 기준 전압(Vref) 신호를 수신하는 NMOS 트랜지스터(N2)로 공급되는 전원 공급전압(Vcc)의 량을 조절하도록 하므로써, 기준 전압(Vref) 신호선에 발생된 노이즈를 감소시킬 수 있다. 즉, 데이타(Data) 신호의 전압변화에 의한 기준 전압(Vref) 신호선의 전압변화를 차동 증폭기인 제 1 증폭부(100)의 출력전압의 변화로 억제할 수 있다.
상기 제 2 증폭부(200)는 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vcc)을 노드(Nd4)로 전송하는 PMOS 트랜지스터(P1)와, 상기 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vcc)을 노드(Nd5)로 전송하는 PMOS 트랜지스터(P5)와, 상기 클럭 신호(CLK)가 '로우' 전압레벨을 가질 때 상기 노드(Nd4)와 노드(Nd5)의 신호를 등화시켜 주는 PMOS 트랜지스터(P3)와, 상기 노드(Nd5)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vdd)을 상기 노드(Nd4)로 전송하는 PMOS 트랜지스터(P2)와, 상기 노드(Nd4)가 '로우' 전압레벨을 가질 때 전원 공급전압(Vdd)을 상기 노드(Nd5)로 전송하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd5)가 '하이' 전압레벨을 가질 때 상기 노드(Nd4)의 전압을 노드(Nd6)로 전송하는 NMOS 트랜지스터(N3)와, 상기 노드(Nd4)가 '하이' 전압레벨을 가질 때 상기 노드(Nd5)의 전압을 노드(Nd7)로 전송하는 NMOS 트랜지스터(N4)와, 상기 노드(Nd6)와 접지 전압(Vss) 사이에 직렬로 연결되며 상기 제 1 출력 신호(out1)과 상기 클럭 신호(CLK)가 모두 '하이' 전압레벨을 가질 때 상기 노드(Nd6)의 신호를 접지 전압(Vss)으로 전송하는 NMOS 트랜지스터(N5)(N7)와, 상기 노드(Nd7)와 접지 전압(Vss) 사이에 직렬로 연결되며 상기 제 1 출력바 신호(outb1)와 상기 클럭 신호(CLK)가 모두 '하이' 전압레벨을 가질 때 상기 노드(Nd7)의 신호를 접지 전압(Vss)으로 전송하는 NMOS 트랜지스터(N6)(N8)로 구성된다.
상기 제 2 증폭부(20)는 크로스 커플 래치형 센스 앰프로 구성되어지며, 상기 클럭 신호(CLK)가 '로우'일 때 프리차지 되고 '하이'일 때 상기 제 1 출력 신호(out1)와 제 1 출력바 신호(outb1)를 수신하여 차동 증폭된 신호를 출력 단자(OUT)로 출력한다.
상기 데이타(Data) 신호의 전압변화로 인해서 기준 전압(Vref) 신호선에는 동위상의 전압변화가 유기된다. 데이타 버스와 연결된 NMOS 트랜지스터(N1)의 드레인측에 연결된 노드(Nd1)는 기준 전압(Vref)과 반대 위상의 전압변화가 일어난다. 캐패시터(C1)(C2)를 사용해서 NMOS 트랜지스터(N1)의 드레인(Nd1)단과 저항(R1)의 끝단(Nd8)에서 일어나는 전압변화를 기준 전압(Vref) 신호선에 유기하면, 본래 데이타 버스로 부터 유기된 노이즈를 감쇠시킬 수 있다.
종래 기술은 오직 NMOS 트랜지스터(N9)(N10)의 게이트와 드레인단의 비급전 커패시터만을 이용하여 감쇠시킬 수 있는 반해, 본 발명에서는 캐패시터(C1)(C2)를 사용하여 NMOS 트랜지스터의 게이트와 드레인 및 소오스 사이에 있는 무급전 커패시터를 모두 이용하기 때문에 그 효과가 클 뿐만 아니라, 플로팅 노드의 도입에 따른 위험성을 피할 수 있다. 아울러, 이와 같이 도입된 캐패시터(C1)(C2)는 밀러 효과(Miller Effect)에 의한 유효 캐패시턴스(Effective Capacitance)의 값이 증가하는 것이 아니라 오히려 감소한다. 왜냐하면, 캐패시터(C1)(C2) 양단의 전압의 위상이 동위상이기 때문이다.
이상에서 설명한 바와 같이, 본 발명에 의한 램버스 디램의 입력 리시버 회로에 의하면, 입력 리시버와 기준 전압(Vref) 신호선 사이에 저항을 사용하고, 인접한 두 입력 리시버 사이에는 노이즈가 중첩되는 것을 방지하기 위해 서로 다른 기준 전압 신호선과 연결되도록 함으로써, 노이즈를 줄일 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 램버스 디램의 입력 리시버 회로에 있어서,
    n개로 이루어진 입력 리시버와 기준 전압(Vref) 신호선 사이에 저항을 사용하고, 인접한 두 입력 리시버 사이에는 노이즈가 중첩되는 것을 방지하기 위해 서로 다른 기준 전압 신호선과 연결되도록 구성된 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  2. 제 1 항에 있어서,
    상기 저항은 메탈(Metal)의 무급전(Parasitic) 저항인 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  3. 램버스 디램의 입력 리시버 회로에 있어서,
    데이터 신호와 기준전압 신호의 전압 차를 차동 증폭하여 제 1 출력 신호와 제 1 출력바 신호를 출력단자로 출력하는 제 1 증폭부와;
    수신된 클럭 신호가 제 1 전압레벨일 때 프리차지 되고 제 2 전압레벨일 때 상기 제 1 출력 신호와 제 1 출력바 신호를 수신하여 차동 증폭된 신호를 출력단자로 출력하는 제 2 증폭부를 포함하며,
    상기 제 1 증폭부는 전원 공급전압과 제 1 노드 사이에 접속된 제 1 저항과, 전원 공급전압과 제 2 노드 사이에 접속된 제 2 저항과;
    상기 기준전압 신호가 제 2 전압레벨일 때 상기 제 1 노드의 신호를 제 1 출력 노드로 전송하는 제 1 캐패시터와, 상기 데이타 신호가 제 2 전압레벨일 때 상기 제 2 노드의 신호를 제 2 출력 노드로 전송하는 제 2 캐패시터와;
    상기 데이타 신호가 제 2 전압레벨일 때 상기 제 1 출력 노드의 신호를 제 3 노드로 전송하는 제 1 스위칭 소자와, 기준전압 신호가 제 2 전압레벨일 때 상기 제 2 출력 노드의 신호를 상기 제 3 노드로 전송하는 제 2 스위칭 소자와, 상기 제 3 노드와 접지 전압 사이에 접속된 정전류원을 포함하는 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전압레벨은 '로직 로우'이고,
    상기 제 2 전압레벨은 '로직 하이'인 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  6. 제 3 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자로 공급되는 전원 전압의 량을 조절하는 수단은 상기 기준 전압 신호 및 데이타 신호에 의해 스위칭되는 MOS 트랜지스터에 의해 구성된 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  7. 제 6 항에 있어서,
    상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
  8. 제 3 항에 있어서,
    상기 제 2 증폭부는 상기 클럭 신호에 의해 제어되는 크로스 커플형 센스 앰프로 구성된 것을 특징으로 하는 램버스 디램의 입력 리시버 회로.
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