JPH027619A - インターフエイス回路 - Google Patents

インターフエイス回路

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JPH027619A
JPH027619A JP63232785A JP23278588A JPH027619A JP H027619 A JPH027619 A JP H027619A JP 63232785 A JP63232785 A JP 63232785A JP 23278588 A JP23278588 A JP 23278588A JP H027619 A JPH027619 A JP H027619A
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JP
Japan
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signal
circuit
transistor
swing
node
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Application number
JP63232785A
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English (en)
Inventor
Barbara A Chappell
バーバラ・アレン・チヤペル
Terry I Chappell
テリイ・イーヴアン・チヤペル
Stanley E Schuster
スタンレイ・エヴアーリツト・シユスター
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ　産業上の利用分野 本発明はエミッタ結合論理（ＥＣＬ　）レベル信号のよ
うな小さな信号レベルの信号に応答し、このような小レ
ベルの信号をＦＥＴ論理レベルに使用されるより大きな
信号スイングに変換するための受信回路、より具体的に
はソース・ホロワ段を含むＥＣＬ受信回路に関する。
Ｂ　従来技術 米国特許第４２６４８２９号及び米国特許第４４４６５
８７号は入力端子に印加される入力信号がノードに訪導
される反転信号に直接影響を与えるのを防止する回路を
開示している。ＭＯＳトランジスタより成る反転バッフ
ァ回路の反転段はバッファ段と入力側の部分的反転段と
して働く通常の反転段との間に２つの追加の部分的反転
段を有する。バッファ段は短かいスイッチング遅延を達
成するためにノードに直接接続された追加のＭＯＳトラ
ンジスタより成る。
従来の技術には、ＴＴＬ％ＣＭＯ８及びＮＭＯＳと直接
インターフェイスできるＰＭＯ８出力バツ７アに関連す
る米国特許第４０９６３９８号が含まれる。バッファ中
に組込まれたフィードバック回路が負の電圧出力スイン
グのための駆動電流を制限している。フィードバック回
路は処理によって変動する装置のパラメータに敏感であ
り、従って出力特性は処理の変数と独立にセットできる
。
米国特許第４３１６１０６号は入力信号を受取り、第１
及び第２の重畳しないクロック轡フェイズによってクロ
ックされる遅延出力信号を発生す、る論理回路を開示し
ている。この論理回路は電圧源、第１のクロック・フェ
イズによってクロックされる電圧源に相互接続されたプ
レチャージ・トランジスタを含む。放電トランジスタが
プレチャージ・トランジスタに相互接続されていて第１
のノードを形成し、第２のクロック・フェイズによって
クロックされ、第１０ノードを条件付きで放電する。入
力論理回路が放電トランジスタに相互接続されていて、
これによって第２０ノードが与えられ、第１の７−ドか
ら大地電圧に放電経路を与えている。入力論理回路は入
力信号を受取るように接続されている。出力トランジス
タが第１のノードに相互接続されていて遅延出力信号を
発生する。出力トランジスタは第２のクロック・フェイ
ズによってクロックされる。キャパシタが第１のノード
と出力トランジスタに相互接続され、第２のクロック・
フェイズによってクロックされる。
第１のノードをブートストラップ動作によって予定の電
圧レベルに保持している。
米国特許第４５２１７０１号は入力クロックに追従し、
ドライブ・ノード上の電力に応答して出力ノードを制御
する出力トランジスタ及びプル・ダウン・トランジスタ
を使用した、高レベルの遅延クロック出力を発生するク
ロック回路を開示している。入力ノードのクロックは２
゜つの直列トランジスタより成るデカップリング構成に
よってこのドライブ・ノードに印加される。直列トラン
ジスタの第１のトランジスタは保持ノード上の入力電荷
を分離し、第２のトランジスタは所望の遅延の後に駆動
ノードに電荷を転送する。出力ノードは遅延が終る迄は
０に保持されるので望ましくない電圧上昇はなく、ＤＣ
電力の損失もない。大容量の負荷が駆動できている。
米国特許第４５４２３０７号は第１及び第２のプートス
トラップ回路を有するバッファ回路を説明している。第
１のプートストラップ回路は出力ＭＯＳトランジスタの
ゲートを、入力信号が第１の論理レベルにある時に電源
電圧以上の電圧に帯電する。第１のプートストラップ回
路中の予備帯電用のＭＯＳ）ランジスタのゲートは第２
のプートストラップ回路によって駆動され、第１のプー
トストラップ回路中のキャパシタを、入力信号が第２の
論理レベルにある時に電源電圧以上の電圧にプレチャー
ジするようになっている。
米国特許第４５５４４６９号は入力信号がゲートに印加
され、電圧源端子とノード間に接続された電流路を有す
る第１のＭＯＳ）ランジスタ、遅延の後に入力信号の反
転形を受取るように接続されたゲート及び上記ノードと
基準電圧端子間に接続された電流路を有する第２のＭＯ
Ｓ）ランジスタ並びに第１のＭＯＳトランジスタと上記
ノード間に接続されたキャパシタを含むスタチック・プ
ートストラップ回路を有する半導体回路を説明してい乙
。この半導体回路は又短かいパルス発生器を有する。プ
ートストラップ回路はさらに該短かいパルス発生器の出
力端子と上記ノード間に接続された電流経路を有し、入
力信号がゲートに印加される第６のＭＯＳトランジスタ
、夫々のゲートが第１及び第２のＭＯＳトランジスタの
ゲートに接続され、夫々の電流経路が電圧源端子と基準
電圧端子間に接続された第４及び第５のＭＯＳ）う／ジ
スタを有する。
１９８５年９月９日刊「エレクトロニクス」（Ｅｌｅｃ
ｔｒｏｎｉｃｓ）第９４頁の論文はＢ１ＭＯＳ。
即ち０ＭＯ８とバイポーラ技術の混成を使用して単一の
メモリ・チップを与えるＥＣＬ−ＣＭＯＳインターフェ
イスを開示している。バイポーラとＣＭＯ８技術を集積
する多重処理段階は当然複雑及び高価であり、従って望
ましくない。
バイポーラ論理レベルからＦＥＴ論理レベルに変換する
インターフェイス回路の他の例は１９７７年１月刊ＩＢ
Ｍテクニカル・ディスクロージャ・プレティン（Ｉ　Ｂ
Ｍ　　Ｔｅｃｈｎｉｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕ
ｌｌｅｔｉｎ　）第１９巻、第８号第２９５５−２９５
４頁に開示されている。この回路は入力ＥＣＬもしくは
ＴＴＬ論理レベルを受取るためのクロック回路を与える
。この回路は入力ノード上の論理信号をＦＥＴ配列体を
駆動するに適したより高レベルの電圧に結合するのに３
つのタイミング信号を必要とする。これ等のタイミング
信号をＥＣＬレベルから、必要とされるＦＥＴ電圧レベ
ルに変換するための方法は与えられていない。
ＣＭＯ８装置のみを使用したＥＣＬから０ＭＯ８へのイ
ンターフェイス回路の例は１９８５年東京で開催された
固体装置及び材料に関する第１７回会議の講演論文集（
Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓｏｆ　ｔｈｅ　
１７ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　５ｏｌｉｄ　
５ｔａｔｅＤｅｖｉｃｅｓ　　ａｎｄ　Ｍａｔｅｒｉａ
ｌｓ％Ｔｏｋｙｏ、１９８５）の第５３−５６頁に開示
されている。このインターフェイス回路は入力段を使用
してＥＣＬ信号を調整可能な量だけシフトし、標準のＣ
ＭＯ８反転器を駆動している。米国特許第４６４５９５
４号はバイポーラ論理回路の出力信号をＦ’ＥＴ論理配
列体に結合するインターフェイス回路を開示している。
インターフェイス回路はチップ選択信号とそれ等の補数
信号を複式レール入力線上に受取っている。ソース及び
ゲートが複式レール入力端子に接続されている入力ＦＥ
Ｔトランジスタを有するＦＥＴ増幅器よシ成る小信号増
幅器がチップ活性化信号を高レベルクロック信号に変換
する。ＦＥＴダイナミック・センス増幅器がＦＥＴ論理
レベルに変換すべきバイポーラ論理レベルを受取り、バ
イポーラ・トランジスタ論理回路から基準レベルを受取
る。小信号増幅器によってダイナミック壽センセ増幅器
をクロッキングすることによって、入力バイポーラ論理
レベルに対応する真及び補数のＦＥＴ論理レベルがダイ
ナミック・センス増幅器によって与えられる。
１９８６年２月３日出願の米国特許出願筒０６／８２５
４２０号は入力ＥＣＬ）ランジスタ論理レベルをＦＢＴ
）ランジスタ論理レベルに変換するための電界効果トラ
ンジスタ（ＦＥＴ　）回路を開示している。さらに具体
的には、複式レールもしくは単式レールＥＣＬチップ選
択信号ｔ−ＦＥＴ電圧レベルに変換し、単式レールのＥ
ＣＬアドレス及びデータ入力信号を真及び補数のＦＥＴ
電圧レベルに変換するエンハンスメント装置を含むＦＥ
Ｔインターフェイス回路がＦＥＴ半導体メモリに使用さ
れるものとして説明されている。
Ｃ発明が解決しようとする問題点 本発明の目的は、エミッタ結合論理（ＥＣＬ）回路とと
もに使用されるような小信号スイングと、ディジタル電
界効果トランジスタ回路に使用されるより大きな信号ス
イングとの間の回路インターフェイスとして使用される
改良インターフェイス回路を与えることにある。
本発明に従えば、インターフェイス回路として使用され
るための改良ＣＭＯＳソース・ホロワＥＣＬ受信回路が
与えられる。
本発明に従えば、複式レールＥＣＬレベルのためのＣＭ
ＯＳソース・ホロワＥＣＬ受信回路の実施例及び単式レ
ールＥＣＬ信号を検出するための、補償段を含む受信回
路の実施例が与えられる。
Ｄ　問題点を解決するための手段 本発明のインターフェース回路は、電源と基準電位との
間に直列に接続された第１及び第２のＦＥＴ（例えば、
第１図のＦＥＴ　１０及び１２）を含むソース・フォロ
ワ段を含む。ソース・フォロワ段は小信号スイングの入
力信号に応答し、その共通接続点（例えば、第１図のノ
ード２０）に、入力信号に対応してスイングし且つ入力
信号に依存した振巾を有する信号を発生する。また、イ
ンターフェイス回路は、電源と上記共通接続点との間に
接続された第３及び第４のＦＥＴ（例えば、第１図のＦ
ＥＴ２２及び１６）を含む利得段を有する。第４のＦＥ
Ｔ（例えば、第１図のＦＥＴ　１６）のソースは上記共
通接続点に接続され、そのゲートは上記共通接続点に発
生する信号と相補的に変わる上記小信号スイングの入力
信号（例えば、第１図のＶＩＮ）を受取るように接続さ
れる。これにより、第４のＦＥＴは上記小信号スイング
の入力信号の振巾よりも大きなオーバードライブ電圧で
、駆動され、第６及び第４のＰＥＴの共通接続点に高利
得且つ高速な出力が発生される。
Ｅ　実施例 第１図は本発明の一実施例を示し、第１図のＣＭＯＳソ
ース・ホロワ・エミッタ結合論理（ＥＣ、Ｌ）受信回路
は、コンダクタンスが異なる２つのＮチャネル電界効果
トランジスタ（ＦＥＴ）１０．１２を有するソース・ホ
ロワ段を有し、入力信号ＶＩＮの補数信号ＶＩＮがシフ
トされて第６のＮチャネル電界効果トランジスタ１６の
ソース１４に印加され、入力信号ＶＩＮがトランジスタ
１２のゲート及び第３のトランジスタ１６のゲート１８
に印加されるようになっている。この回路では、信号Ｖ
ｒＮの振幅の略２倍の振幅を第６のトランジスタ１６の
オーバードライブに利用でき、従って高利得及び高速度
を実現できることが特徴である。
第１図で、ＦＥＴＩＤ及び１２はソース・ホロワ製を形
成している。トランジスタ１０及び１２は異なる装置幅
対長さ比を有し、そして、信号ＶＩＨのかなりの部分（
例えば、ＶｒＮの８５％以上に相当する電圧）がノード
２０に現われ、そしてｎチャネルＦ’ＥＴの閾値電圧に
等しいか又はこれよりも大きい電圧だけ低レベル方向に
レベル・シフトされてノード２０に現われるようなコン
ダクタンス値を持つように構成されている。ノード２０
に現われるＶＩＨの割合Ｒはトランジスタ１２のゲート
に信号ＶＩＮを印加することによって増強される。
利得段と呼ばれ、相補型の電界効果トランジスタ１６及
び２２によって形成される次の段で、上記のレベル・シ
フトされた補数信号ＶＩＮｉ）ランジスタ１６のソース
に印加し、ｖＩＮ信号を直接トランジスタ１６のゲート
１日に印加することによって高利得を得ることができる
。ノード２０に現われる信号は入力信号ＶＩＮと相補的
に変わる。
Ｐチャネル型電界効果トランジスタ２２はトランジスタ
１６に関連して幅対長さの比が決定されており、そして
ｖＩＮ＝ＶＩＮの時にノード２４上の電圧が利用可能な
電圧スイングの約１／２になるように、即ち、次の段を
スイッチングするための窓の中心にあるようなコンダク
タンスを与えるようになっている。トランジスタ１２は
、ノード２４がその最低レベルにある時でも、ノード２
０に補数信号ＶＩＮのかなシの部分が現われるようにＦ
ＥＴ１６．２２よりも十分に大きくされる必要がある。
上述のソース拳ホロワ構成によって与えられる信号振幅
の増大は、第１図のトランジスタ１６に対するオーバー
ドライブ電圧（ＶＯＤ）のための簡単な式を書くことに
よって明らかにされよう。
標準的なテキストの装置式によれば、トランジスタ１６
のＶＯＤはＶＯＤ＝ＶＧ−ＶＳ−ＶＴＮと定義される。
ここで、ゲート１８の電圧ｉＶＧ。
ソース１４の電圧をＶＳ、装置装置をＶＴＮとする。第
２図に示したように、入力信号及びその補数信号は一定
電圧ＶＲＥＦに関してスイングするものとする。もし信
号振幅（ＶＩＮ）がトランジスタ１６中の電流を増大す
る方向にある時には、ｖＧ＝ｖＲＥＦ十ｖＩＮである。
前に述べたように、トランジスタ１０と１２のコンダク
タンスの比はＶＩＮ−ＶＩＮ＝Ｏの時のノード２０の電
圧が閾値電圧（ＶＴＮ）＋ある追加の電圧（ＶＬＳ）だ
け基準電圧ＶＲＥＦよりも低くなるように設計されてい
る。また、前述したように、ノード２０に現われる信号
振幅はトランジスタ１０のゲートの信号入力振巾に依存
し、ＦＥＴｌ０の信号人力振巾の成る割合に相当する値
（ＲＸＶ　Ｉ　Ｎ　）を有する。トランジスタ１６のゲ
ート１８に印加される信号の振幅をＶＧ：ＶＲＥＦ＋Ｖ
　ｒ　Ｎと表わすと、トランジスタ１０のゲートに印加
される補数信号はＶＲＥＦ−ＶＩＮと表わすことかでき
る。従って、ＦＥＴ１２のゲート及びＦＥＴ１６のゲー
ト１８の振幅がＶＲＦＳＦ＋ＶＩＮの場合、ソース１４
に印加されるノード２０の電圧ＶＳはＶＳ、＝ＶＲＥＦ
−ＶＴＮ−ＶＬＳ−Ｒ・ＶＩＮである。このことから、
式ＶＯＤ＝ＶＣ−ＶＳ−ＶＴＮに上記（ＤＶＧ＝ＶＲＥ
Ｆ＋ＶＩＮ。
ＶＳ＝ＶＲＥＦ−ＶＴＮ−ＶＬＳ−Ｒ−ＶＩＮｉ代入す
ると、オンの場合のトランジスタ１６のＶＯＤはＶＯＤ
（オン）＝ＶＲＥＦ＋ＶＩＮ−（ＶＲｇＦ−ＶＴＮ−Ｖ
ＬＳ−Ｒ＠ＶＩＮ）−ＶＴＮＶＬＳ＋Ｖ　Ｉ　Ｎ　（１
＋Ｒ）で表わされる。同じクオフノ場合（ＶＣ＝ＶＲＥ
Ｆ−ＶＩＮ、ＶＳ＝ＶＲＥＦ−ＶＴＮ−ＶＬＳ＋Ｒ−Ｖ
ＩＮ）（ＤＶＯＤはＶＯＤ（オフ）＝、ＶＲＥＦ−ＶＩ
Ｎ−（ＶＲＥＦ−ＶＴＮ−ＶＬＳ＋Ｒ−ＶＩＮ）−ＶＴ
Ｎ＝ＶＬＳ　−ＶＩＪ１＋Ｒ）で表わされる。Ｒの値は
特定の応用によって決まるパワー及び装置の寸法上の制
約に依存する。しかしながら妥当な設計仕様によって８
５％以上のＲの値が容易に達成される。従ってトランジ
スタ１６をオーバードライブするのに入力信号振巾の２
倍に近い信号振幅を用いることができる。これによって
回路の高利得及び高速特性が得られる。
第１図の基本的なソース−ホロワ受信回路は。
複式レールＥＣＬレベルで動作するのに十分なパラメー
タ変動トレランスを有するが、通常の製造プロセス及び
システム仕様を用いた場合の電圧源、ｐ型装置閾値及び
ｎ型装置閾値の変動に対するトレランスは最悪の状態の
下で単式レールＥＣＬレベルを検出するには適切でない
。しかしながら、第３図に示したように、ソース・ホロ
ワ段及び利得段に補償段を追加することによって、単式
レール信号を検出するためのマージンが大いに改良され
る。
トランジスタ２７．２８．２９及び３０’ｉ含む補償段
は第１図に示したソース・ホロワ及び利得段の単なるコ
ピーであるが、負荷トランジスタ３０（利得段のトラン
ジスタ２２に対応）はダイオード結線され、ソース・ホ
ロワの負荷トランジスタ２８（ソース・ホロワ段のトラ
ンジスタ１２に対応）は実質上ダイオード結線されてい
る。これ等のダイオードはノード２６上の電圧スイング
を制限すると共に、ノード２６の電圧をノード２６とノ
ード２４の電圧スイングの中点近くに保持している。補
償段のための入力信号はソース・ホロワ及び利得段のた
めの入力信号とは反対に接続されており、これにより、
ソースΦホロワ及び利得段中のトランジスタ１２及び２
２をドライブして、段の利得を改良するのに必要な正し
いスイング方向を与えている。利得段をアンバランスに
するように働く、電源もしくは閾値の変動は又ノード２
６の信号をシフトし、トランジスタ１２及び２２に補償
用ドライブを与える。さらにノード２６のバイアス電圧
は非補償の場合のように、動作の抵抗領域でなく飽和領
域にトランジスタ１２及び２２を保持し、さらに利得を
改良する。補償回路により閾値及び電源の変動のトレラ
ンスを改良しても、トラッキングのトレランス及び速度
はほとんど劣化しない。補償段の電力は主増幅器の電力
はど大きい必要はなく、従って補償のための電力コスト
はわずかである。
第１図及び第３図の最後の段は相補型電界効果トランジ
スタ３１及び３２より成る標準のＣＭＯ８の反転器であ
る。全オン・チップ・レベルが出力ＶＯＵＴに利用可能
である。第３図の回路のパラメータの変動のための補償
段は反転器の最後の段と十分整合する。
この分野の専門家にとっては多くの変更が可能なことが
明らかであろう。たとえば、第１図に示され、説明され
た基本増幅器（トランジスタ２２及び１２について）標
準のバイアス補償機構によって、又は電源、あるいは基
準バイアス電圧によってバイアスでき、またトランジス
タ２２はトランジスタ１２について示したように直接、
入力信号（ＶＩＮ）によつ゛Ｃドライブできる。他の例
として最終段は簡単な反転器でなく、レベル・シフト段
のようなよシ複雑な段でもよい。この外に、反転器に装
置を追加して良く知られた論理ＡＮＤもしくはＯＲ回路
の任意のものを使用して論理機能を遂行させることもで
きる。勿論、各ｎ型装置をｐ型装置にし、各ｐ型装置を
ｎ型装置にすることもできる。同じく基本的増幅器は標
準の負荷装置構成を使用することによって、全エンハン
スメン）技術モＬ＜ｉｉ：エンハンスメント／デプレッ
ション技術に適応させることもできる。
Ｆ８発明の効果 本発明に従えば、エミッタ結合論理（ＥＣ・Ｌ）回路と
ともに使用される小信号電圧レベルと、ディジタル電界
効果トランジスタ回路のために使用される大信号電圧レ
ベルとの間の回路インターフェイスとして使用されるた
めの改良インターフェイス回路が与えられる。
【図面の簡単な説明】
第１図は本発明の原理に従うＣＭＯＳソース拳ホロワＥ
ＣＬ受信回路の実施例の概略的回路図である。 第２図は第１図の回路に関連する入力及び出力電圧信号
の波形図である。 第６図は単式レールのＥＣＬ信号を検出するための、バ
イアス補償機構を含む本発明の原理に従うＣＭＯＳソー
ス・ホロワＥＣＬ受信構造体の概略的回路図である。 第４図は第３図の回路に関連する入力電圧信号の波形図
である。 １０．１２．１６，２２，３１．３２・・・・ＣＭＯ８
＠ＦＥＴ）ランジスタ、２０．２４・・・・ノード、１
４・・・・第５のトランジスタ１６のソース、１８・・
・・第３のトランジスタのゲート出願人　　インタ冒六
ン町Ｈ−ビジネス・マシーＸズーコーゆし一シ田ンＦＩ
Ｇ、１ インクーフーイス田路

Claims (1)

  1. 【特許請求の範囲】 小さな信号スイングを有する回路と大きな信号スイング
    を有する回路との間にインターフェイスを与えるための
    回路において、 （ａ）電源と基準電位との間に直列に接続された第１及
    び第２のＦＥＴを含み、小信号スイングの入力信号に応
    答してその共通接続点に上記入力信号に対応してスイン
    グし且つ上記入力信号に依存した振巾を有する信号を発
    生するソース・フォロワ段と、 （ｂ）上記電源と上記共通接続点との間に直列に接続さ
    れた第３及び第４のＦＥＴを含み、第４のＦＥＴのソー
    スが上記共通接続点に接続され且つそのゲートが上記共
    通接続点に発生する信号と相補的に変わる上記小信号ス
    イングの入力信号を受取るように接続され、上記第６及
    び第４のＦＥＴの共通接続点に出力を発生する利得段と
    、 を備えるインターフェイス回路。
JP63232785A 1987-10-30 1988-09-19 インターフエイス回路 Pending JPH027619A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/115,690 US4835419A (en) 1987-10-30 1987-10-30 Source-follower emitter-coupled-logic receiver circuit
US115690 1987-10-30

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JPH027619A true JPH027619A (ja) 1990-01-11

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JP63232785A Pending JPH027619A (ja) 1987-10-30 1988-09-19 インターフエイス回路

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