JPS62183624A - Ｅｃｌトランジスタ論理回路からｆｅｔ論理回路を駆動するためのインターフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、入力ＥＣＬトランジスタの論理レベルをＦＥ
Ｔの論理レベルに変換する、電界効果トランジスタ（Ｆ
ＥＴ）回路に関するものである。

さらに具体的にいえば、本発明は、複線または単線ＥＣ
Ｌチップ選択信号をＦＥＴ電圧レベルに変換し、単線Ｅ
ＣＬアドレスとデータ入力信号を真数および補数ＦＥＴ
電圧レベルに変換してＦＥＴ半導体メモリで使用できる
ようにするエンハンスメント形素子を含む、ＦＥＴイン
ターフェース回路に関するものである。

また、このＦＥＴ回路を、小さな信号レベルと、同期シ
ステムまたは非同期システム内のＦＥＴ半導体論理素子
または記憶素子との間のインターフェースとして使える
ようにすることも意図されている。

Ｂ、従来技術 ＭＯ８製造法で製造される１−ランジスタ・メモリは、
ＭＯ５技術上の制約のために、記憶アクセスの際に遅延
を受ける。この技術につきものの遅延を減らすいくつか
の試みが成功している。ＦＥＴメモリに対する通常のド
ライブは、０〜５ポル１−までスイングできるトランジ
スタ・トランジスタ論理ＴＴＬによって実施される。電
圧スイングが大きいと、ＦＥＴメモリ・アレイをドライ
ブするリード線上の電流スイングｄｉ／ｄｔが大きくな
る。

ＦＥＴメモリ・アレイの読取りおよび書込み動作速度が
速くなるにつれて、実際のメモリ内部アクセス時間は１
００ナノ秒以上から２０ナノ秒未満に減ったのに、この
電流スイングのために、メモリ・チップをドライブする
のに使用する信号に対する外的制限が生まれてきた。増
大する記憶速度についていこうとして入力信号の速度を
上げると、大きなｄ　ｉ　／　ｄ　を電流の変化によっ
てより多くのノイズが生じ、またリード線にインダクタ
ンスが大きくなってメモリ・システムの全体的信頼性を
低下させる。

エミッタ結合型論理回路（ＥＣＬ）は、ＴＴＬよりもず
っと大きなスイッチング速度で動作する。

エミッタ結合型論理では、論理レベル間での名目偏位が
、±０．５ボルト、もっと悪い状態でのピーク間合計電
圧偏位が０．６ボルトで、基準レベルの上下で信号に０
．１ボルトの余裕しかなく、ＦＥＴ回路の所要ドライブ
・レベルよりずっと小さい。本発明は、低レベル高速ス
イッチングＥＣＬｆｆｌ圧レベルをＦＥＴ回路に結合す
ることを目的とする。

上記の問題に対する一つの取組み方が、″エレクトロニ
クス（Ｅｌｅｃｔｒｏｎｉｃｓ）”誌、１９８５年９月
９日号、Ｐ、９４に記載されている。この論文には、Ｃ
ＭＯＳ技術とバイポーラ技術の混合物であるＢＩＭＯ８
を使って単一メモリ・チップを製造する、ＥＣＬ−ＣＭ
ＯＳインターフェースが記載されている。バイポーラ技
術とＣＭＯＳ技術を統合した複合工程段階は、必然的に
複雑で費用がかかり、したがって望ましくない。

バイポーラ論理レベル−ＦＥＴ論理レベル・インターフ
ェース回路のもう一つの例が、“ＩＢＭテクニカル・プ
ルティン”　、ｖｏｌ・１９・Ｎα８・　１９７７年１
月、ｐｐ、、２９５３−２９５４に記載されている。こ
の回路は、入力ＥＣＬまたはＴＴＬ論理レベルを受は取
るクロック式回路をもたらす。この回路は、入力モード
上の論理信号を、ＦＥＴアレイをドライブするのに適し
た高い電圧に結合するのに、３つのタイミング信号が必
要である。ＥＣＬレベルからのタイミング信号を必要と
するＦＥＴ電圧レベルに変換する方法は示されていない
。

ＣＭＯ８素子ノミを使ったＥＣＬ−ＣＭＯＳインターフ
ェース回路の例が、″第１７回国際ソリッドステート装
置・材料会議拡大抄録（ＥｘｔｅｎｔｅｄＡｂｓｔｒａ
ｃｔｓ　ｏｆ　１７ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ
　５ｏｌｉｄ　５ｔａｔｅＤｅｖｉｃｅｓ　ａｎｄ　Ｍ
ａｔｅｒｉａｌｓ”、東京、１９８５年、ｐｐ５３〜５
６に記載されている。このインターフェース回路は、標
準ＣＭＯＳインバータをドライブするために、人力段を
使ってＥＣＬ信号を調節可能な量だけシフトする。レベ
ル・シフトの量は、閾値シフトおよび電源シフトの変動
を補償するフィードバック制御回路によって供給される
。

この制御回路にはかなりの数の素子が含まＫるが、それ
らはインターフェース回路内の素子と整合しなければな
らず、また直流電力を消費できる。１個の制御回路に複
数のインターフェース回路が必要なので、インターフェ
ース回路が制御回路から物理的に遠い位置になることが
あり、また通常のＣＭＯＳプロセスではチップ全体にわ
たる素子の不整合が大きくなることがあり得る。同様に
、チップ上の電源の分布のため、制御回路の供給電圧値
がインターフェース回路のそれと異なることがある。し
たがって、高速システムに典型的な非常に小さな信号（
１００ｍＶ前後）をインターフェースするのは問題とな
る恐れがある。その上、インバータをドライブするのに
非常に小さなスイングしか利用できず、また差動ドライ
ブ手段が設けられていないため、インターフェース回路
中での遅延が、差動ドライブ回路で予想される遅延より
も大きくなる。最小値よりも大きな長さのチャネルを使
って、チップ全体の整合問題を緩和しようとすると、性
能がさらに低下することになる。

ニス・イー・シュスター（Ｓ、Ｅ、５ｃｈｕｓｔｅｒ）
の１９８５年１０月１０日出願の「電界効果トランジス
タ・アレイ用ＥＣＬ−ＦＥＴインターフェース回路（Ｅ
ＣＬ　Ｔｏ　ＦＥＴ　ＩＮＴＥＲＦＡＣＥ　ＣＩＲＣＵ
ＩＴ　ＦＯＲＦＩＥＬＤＥＦＦＩＥＣＴ　ＴＲＡＮＳＩ
ＳＴＯＲＡＲＲＡＹＳ）Ｊ　と題する米国特許出頭Ｓ、
Ｎ、０６／７８９８８４号には、バイポーラ論理回路の
出力信号をＦＥＴ論理アレイに結合するインターフェー
ス回路が記載されている。

このインターフェースは、複線入力線上でチップ選択信
号とその補数を受は取る。入力ＦＥＴ　トランジスタが
そのソースとゲートで複線入力端子に接続されているＦ
ＥＴ増幅器を含む小信号増幅器が、チップ・イネーブル
信号を高レベル刻時信号に変換する。ＦＥＴ動的センス
増幅器がＦＥＴ論理レベルに変換すべきバイポーラ論理
レベルを受は取り、またバイポーラ・トランジスタ論理
回路から基準レベルを受は取る。動的センス増幅器が小
信号増幅器によって刻時されると、動的センス増幅器に
よって、入力バイポーラ論理レベルに対応する変数およ
び補数Ｆ　Ｅ　Ｔ論理レベルが供給される。

この小信号増幅器は、デプレッション形素子を含んでお
り、したがって追加のインブラント（注入）が必要であ
る。負のゲー１〜・ソース電圧が最小のとき、装置は閾
値となるへきであり、したがってデプレッション形イン
ブラン１−が必要である。

デプレッション形素子のデプレッション閾値電圧の変動
が、検出できる入力ＥＣＬレベルの最小振幅に直接反映
される。またこの回路はデプレッション形素子を含んで
いるので、その動作は複線式応用分野に限られる。

本発明は、エンハンスメント形素子の閾値よりもわずか
に大きな値だけＥＣＬ入力レベルをシフトし、したがっ
て追加のインブラントが必要な手段を提供する。さらに
閾値電圧の変動に対する感受性がほぼ完全になくなる。

本発明はエンハンスメント形素子を使用し、したがって
複線動作ならびに単線動作によるメモリや論理回路と一
緒に使用できる。

Ｃ０発明が解決しようとする問題点 本発明の目的は、バイポーラＥＣＬ論理回路と電界効果
トランジスタ回路の間の改良型のインターフェース回路
を提供することである。

本発明のより具体的な目的は、素子の閾値およびコンダ
クタンスと電源電圧の変動とに対する感受性がほとんど
ない、ＥＣＬ電圧レベルでドライブできるインターフェ
ース回路用のエンハンスメント形レベル・シフトおよび
エンハンスメント形逓倍器を含む、改良型の増幅器回路
を提供することである。

Ｄ６問題を解決するための手段 上記およびその他の目的は、本発明にもとづくインター
フェース回路によって実現される。このインターフェー
ス回路は、複線信号に応答してまたは単線クロックと基
準信号に応答して車端ＦＥＴ論理レベルをもたらすこと
のできる増幅器回路を含んでいる。

このインターフェース回路を使って、ＦＥＴメモリのア
ドレス入力またはデータ入力とインタープエースするこ
とができる。このインターフェースは、ＥＣＬ基準信号
および論理レベルを受は取るように接続された基準入力
および論理レベル入力を有する、少なくとも１個のセン
ス増幅器を含むことができる。このセンス増幅器は、非
刻時増幅回路で刻時されて、ＦＥＴ論理レベルとその補
数をもたらす。

本発明の実施例では、増幅器のレベル・シフト部分は、
共通のドレン・ゲートおよびソース人力ＥＣＬレベルに
接続されているソースを具備するエンハンスメント形入
力電界効果トランジスタと、抵抗とを備えている。

Ｅ、実施例 第１図には、ＦＥＴ　　ＣＭＯＳランダム・アクセス・
メモリの一般的なメモリ・アーキテクチャが示されてい
る。複線動作を含むメモリ・アーキテクチャが、説明の
ために示しである。本発明は。

また他のメモリ・アーキテクチャ及び論理回路と一緒に
用いることもでき、単線動作に用いることもできる。６
４にピッ１−のアレイ４は、ＦＥＴトランジスタ・アレ
イからなり、このＦＥＴＩ〜ランジスタ・アレイをアド
レスして２進データを読み出したり、書き込んだりする
ことができる。ここに示したメモリは行および列でアド
レス可能である。

第１図の構造は、ＭＯ８半導体技術で完全に製造できる
が、バイポーラ・ドライブ回路構成とインターフェース
する能力をもつ。具体的にいえば、バイポーラＥＣＬ信
号レベルが、第１図のメモリ構造と直接インターフェー
スされる。

ＥＣＬ論理レベルと電界効果トランジスタＦＥＴ論理レ
ベルとの間の有効インターフェースは、ＥＣＬ／ＦＥＴ
インターフェース８およびＦＥＴ／ＥＣＬインターフェ
ース１１によって実施される。本発明の主題であるＥＣ
Ｌ／ＦＥＴインターフェース８は、すべてのＥＣＬ論理
レベルをＦＥＴ標準論理レベルに変換する。

ＥＣＬ／ＦＥＴインターフェースは、メモリの他の部分
と同じ基板上にあり、全体にＭＯＳで製造された構造を
容易にする。

・オフチップＥＣＬドライブ信号を、ＥＣＬ／ＦＥＴイ
ンターフェース８が受は取る。これらのドライブ信号は
、通常メモリの制御用であり、書込み信号Ｗ１列アドレ
ス信号、行アドレス信号、データ入力ＤＩ信号がある。

通常のメモリ制御入力は、ピン２５で受は取る。これら
の各入力は、ＥＣＬ論理レベルを提供するための車端入
力である。

第１図の６４ピッ１−・メモリはこの説明では、７行ア
ドレスと５列アドレスからなる４ＫＸ１６として編成さ
れている。本発明は、このサイズのメモリや編成に限定
されるものではない。

メモリ制御用の車端標準ＥＣＬ論理信号の他に、ここに
説明する実施例では、複線クロック信号Ｃ８とＣ８を、
ピン２１ａと２１ｂで受は取る。このクロック信号は、
複線入力を経てＥＣＬ／ＦＥＴインターフェースに印加
される唯一の信号である。接地接続２６と電源接続ｖ＋
２４が、全チップに対して設けられる。

ピン２３で第１図の回路が受は取るもう一つの信号は、
ＥＣＬ論理から供給されるＶＲＥＦ信号である。ＥＣＬ
論理状態は、ＶＲＥＦを基準にする。

すなわち、ＥＣＬ／ＦＥＴインターフェースは、第１図
のＭＯ８構造をＥＣＬドライブ論理とインターフェース
するのに必要な追加の最大限２本のピンに対する、単一
の複線人力Ｃ８とＣ８、およびＶＲＥＦ入力を含んでい
る。この２本の追加ピンとそれに関連する信号により、
任意の数の車端論理入力をインターフェースして、真数
（Ｔ）および補数（Ｃ）出力論理レベルを生成すること
ができる。

別法として、Ｃ８信号のみを供給することもできる。こ
の場合、ＶＲＥＦ入力が、標準ＴＴＬインターフェース
に対して必要な唯一の追加ピンである。第１図の残りの
部分は１行および列アドレス可能メモリの標準アーキテ
クチャを示す。６４にビット・アレイ４は１行列アドレ
スでドライブされるワード・デコード９と列アドレスで
ドライブされるビット・デコーダ５を有する半導体メモ
リを含むものとして示しである。変換された、各Ｅ’Ｃ
Ｌ論理レベルは、インターフェース８によって入力デー
タ信号と一緒に印加される。すなわち、第１図のメモリ
は、ＦＥＴ論理レベルでドライブされる。

センス増幅器７と出力バッファ１０は、６４にビット・
アレイ４から記憶データを受は取り、それをＦ　Ｅ　Ｔ
／Ｅ　ＣＬインターフェース１１に提供する。すなわち
アレイ４中にＦＥＴ論理レベルとして記憶されたデータ
が、ＥＣＬ論理レベルとして出力線１６上に供給される
。したがって、第１図のメモリ全体が、ＥＣＬ論理レベ
ルと入出力整合的になっている。

第２図には、第１図のＥＣＬ／ＦＥＴインターフェース
８の例が示されている。ＥＣＬインターフェース８は、
ピン２１ａと２１ｂ上で、複線チップイネーブル信号を
受は取る。複線チップ選択信号から、複数の動的センス
増幅器の２２の入力部に現れる論理状態をクロック・イ
ンするためのクロック信号φがもたらされる。各動的セ
ンス増幅器２２は、ＥＣＬ論理レベルをその入力端を介
して受は取る。この論理レベルが、後でＦＥＴ半導体論
理レベルに変換される。さらに、動的センス増幅器の基
準電圧を確定する。ＥＣＬ論理回路構成からのＶＲＥＦ
信号が、各動的センス増幅器２２に接続されている。第
２図に示す接続だけで、動的センス増幅器２２を反復し
て、任意の数の車端ＥＣＬ論理入力を真数および補数Ｆ
ＥＴ論理レベルに変換することができる。第２図に示す
ように、ＥＣＬＩが車端入力としてピン２５に印加され
、回路２２は、完全ＣＭＯＳレベルをもつ真数または補
数出力信号値を供給する。第２図のＥＣＬ／ＦＥＴイン
ターフェースを利用する回路ピン出力オーバーヘッドは
、ＥＣＬＩＩ合ＭＯ３合溝Ｏ３半導体ランダムス・メモ
リに必要な合計２本の追加ピンとして、ＶＲＥＦ入力２
３用のピンとチップ・イネーブル信号の補数Ｃ８用の追
加ピンのみを含んでいる。

もう一つの方法（図示せず）は、それぞれ共通ＶＲＥＦ
に対する車端入力を有する、複数の非刻時インターフェ
ース回路２０を使用することである。これは、クロック
信号が利用できない場合の、良好な実施例となる。

次に第３図には、特許出願０６／７８９８８４号に記載
されている、従来技術の逓倍回路が示されている。第３
図で示されるクロック回路２０では、チップ選択信号Ｃ
８とその補数Ｃ８からクロック信号φを生成する。この
クロック信号φは各動的センス増幅器２２（第２図）を
刻時するのに使用される。第１のＮチャネル・デプレッ
ション形ＦＥＴ２８は、そのゲート接続を介してＣＳレ
ベルを受は取り、そのソース接続を介してＣ８論理レベ
ルを受は取る。ＰチャネルＦＥＴ２７は、Ｎチャネル・
デプレッション形トランジスタ２８用のロードとして働
く。

ＥＣＬ／ＦＥＴインターフェースの動的センス増幅器２
２のクロック入力をドライブする信号増幅器を実現する
ようにＮチャネルＦＥＴ２９および３１とＰチャネルＦ
ＥＴ３０および３２が、接続されている。クロック回路
２０の端子３３は、各動的センス増幅器２２に必要なり
ロック信号φを供給する。

第３図のインターフェース回路は、論理レベルＣ８をほ
ぼＦＥＴ論理レベルに増大する。第４図には、Ｃ８論理
レベルとＣ８論理レベルを表す電圧レベルが示されてい
る。

第４図に示すように、この２つの信号レベルの電圧差が
、Ｎチャネル・デプレッション形ＦＥＴ２８のゲートと
ソースの両端間に現われる。このＦＥＴ２８のチャネル
のデプレッション・インブラントは、閾値電圧がほぼｖ
ｃｓ−ｖｃｓｏとなるよう選択される。ただし、ｖｃｓ
は低ＥＣＬ信号レベルであり、ｖｃｓは、高ＥＣＬ信号
レベルである。名目ＥＣＬレベルは±０．５ボルトなの
で、これから約−１ボルトのデプレッション閾値が与え
られる。ｖｃｓが低レベルでｖｃｓが高レベルの場合、
ＦＥＴ２８のゲート・ソース電圧は１ボルトであり、こ
れは２ボルトのドライブ電圧（ゲート・ソース電圧マイ
ナス閾値電圧）をもたらす。

第２図の入力ＥＣＬ電圧レベルは、電源の変動やノイズ
によって、基準電圧の周りで上下にシフトすることがあ
り、これらの最悪条件での入力ＥＣＬ信号電圧は、基準
電圧レベルに対してＦＥＴ装置の閾値変動よりも小さな
、０．１ボルトという小さな値になることがあることに
留意されたい。

この最悪の場合は、第３図の従来技術の回路では、Ｃ８
とＣ８の複線を導入し、これらのＥＣＬ電圧レベルの差
をとることによって対処している。それは、振幅と基準
レベルとの差ではなくて、この２つのＥＣＬ入力電圧レ
ベルの振幅の差だけが、重要なためである。しかし、第
３図のトランジスタ２８は、デプレッション形装置なの
で、デプレッション・インブラントが必要であり、その
結果、デプレッション閾値電圧が変動すると検出可能な
最小振幅のＥＣＬレベルが左右される。

第５図では、ＥＣＬ入カシカレベルンハンスメン１〜形
素子の閾値よりもわずかに大きな値だけシフトする手段
が設けられている。図のように、これは、抵抗素子４４
と、共通ゲート・ドレンを有しそのソースが入力ＥＣＬ
レベルに接続されているエンハンスメント形素子４３と
からなる、閾値シフト段を使って実施される。Ｐ−チャ
ネル・抵抗素子４４は、そのゲートが入力信号の補数に
よって変調される。この段の出方部であるノードａは、
閾値電圧よりもわずかに大きな値だけ上方にシフトされ
たＥ’ＣＬ信号であり、素子４１のデプレッション・イ
ンブラントを使わずに、次の段をドライブできる。レベ
ル・シフトされた信号が、逓倍器段でｎ−チャネル・エ
ンハンスメント形素子４１のゲートに印加され、補数Ｅ
ＣＬ信号が素子４１のソースに印加される。ＥＣＬ信号
は、逓倍器段のＰ−チャネル・抵抗素子４２のゲートを
ドライブするのにも使われる。

第６図に示すように、レベル・シフタと逓倍器を組合せ
たドライブ段が追加されて、完全な出方電圧レベルをも
たらす。すなわち非常に小さな入力信号から完全なオン
チップ・スイングへの変換が、わずか３段で実施される
。各段の波形を第７図に示す。

レベル・シフトの体系から、また差動ドライブの構成か
ら、さらに素子数が少ないため、第５図および第６図に
示すインターフェース回路は、一般のＣＭＯＳプロセス
で最も重要な変動に対して秀れた自己補償を実現し、か
つ非常に小さな遅延しか生じない。上記のように、第５
図のノートａ上のシフトされたＥＣＬレベルは、ｎ−チ
ャネル・トランジスタ１と３に対して共通ゲー１へ電圧
を与える。一方、これらの装置のソースは、入力信号の
真数と補数によってドライブされる。したがって、ＣＭ
ＯＳプロセスで一般に見られるｎ−チャネル閾値電圧ま
たは素子電流の大きなシフトが、この回路の動作に小さ
な影響しか与えない。Ｐ　−チャネル・トランジスタ２
と４内でも、これらのトランジスタが共通ソースをなし
そのゲートが入力信号によって差動ドライブされるため
、同様の効果が見られる。したがって電源の変動および
ｎ素子からｐ素子へのシフトに対する感受性がほぼなく
なる。これらの変動は信号の振幅に比べて大きくなるこ
とがあるので、このことは重要である。

この回路は、ｎ素子とｐ素子の間のトラッキング誤差に
対する感受性が最も大きい。ｐ−チャネル抵抗素子対が
、最小素子チャネル長よりも大きなチャネル長を有する
ように設計されている場合、遅延を余り増大させずに、
トラッキング誤差に対するその感受性を大幅に減らすこ
とができる。したがって、重要な素子は１対しかなく、
それらを互いに整合するように物理的に設計することが
でき、また互いに隣接して配置することができる。

したがって、トラッキング誤差に対する感受性は充分に
抑制され、一般のＣＭＯＳプロセスでは小さくなるはず
である。

第６図の回路を、その速度と技術許容差に対する感受性
にもとづいて評価かすることができる。

技術許容差には、ｎ素子とＰ素子の間の閾値および電流
変動、ｎ素子とｐ素子の間の閾値および電流シフ１−１
および電源レベルと接地レベルのシフトが含まれる。第
８図に示す、上記の技術許容差に対する受信器の遅延と
複線ＥＣＬ信号の関係図から、この回路がこれらの典型
的な許容差に対して非常に大きなＥＣＬ入力信号の場合
でも動作することかわかる。事実、この回路は、単線入
力レベルが（±５０ｍＶの複線ＥＣＬ信号に対応する）
１００ｍＶ以下と最悪の場合でも充分に動作する。

したがって、この回路は、第９図に示すように。

ＥＣＬを基準レベル（ＲＥＦ）で置き換えた、単線動作
モードでも動作できる。その場合、遅延がその分だけ増
大する。

Ｆ０発明の効果 以上、レベル・シフト素子と逓倍器エンハンスメント素
子とを有する増幅器回路を含む、改良型インターフェー
ス回路について説明した。この回路は、バイポーラＥＣ
Ｌ回路やＦＥＴトランジスタ回路などの小さな信号レベ
ル間のインターフェースとして設計されている。このイ
ンターフェース回路は、メモリや論理装置に使用できる
。ここでは複線入力動作に関してｎ−チャネル入力装置
の場合で説明したが、本発明はすべての単線システムに
も使用でき、またチャネル入力装置を使用することもで
きる。

本発明をその良好な実施例に関して具体的に示本発明を
その良好な実施例に関して具体的に示し説明してきたが
、当業者には理解できるように本発明の精神と範囲を逸
脱することなく、その形状や細部に上記その他の変更を
加えることができる。

【図面の簡単な説明】

第１図は、本発明の実施例の諸原理を説明するのに使う
、ＥＣＬドライブ・インターフェースを備えた半導体メ
モリの概略構成図。 第２図は、第１図のＥＣＬアドレス信号および入力信号
用のＥＣＬ／ＦＥＴインターフェースを示す構成図。 第３図は、デプレッション形装置を使った第２図のクロ
ック回路の複線人力ＥＣＬ部分の従来技術の実施例の概
略図、 第４図は、複線ＥＣＬ論理レベルＣ８およびＦＥＴイン
ターフェース回路に印加されるＣ８および複線ＥＣＬ論
理レベル相互間の相違を示す図、第５図は、本発明の良
好な実施例にもとづく、エンハンスメント形装置を備え
たレベル・シフト回路および逓倍器を示す概略図、 第６図は、第５図のレベル・シフト回路と、完全出力レ
ベルをもたらすためのドライバ段を示す概略図。 第７図は、第６図の回路の各段の電圧波形図、第８図は
、受信器遅延と複線ＥＣＬ信号の関係を示す波形図、 第９図は、単線モード動作用のインターフェース回路の
一実施例の概略図である。 ３・・・・ＥＣＬトランジスタ・レベル信号が入力され
るエンハンスメント形素子、４・・・・抵抗素子。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人　弁理士　　澤　　１）　俊　　夫嗅 ・＼

Claims (1)

1. 【特許請求の範囲】 ＥＣＬトランジスタ論理回路からＥＣＬ論理レベル信号
   を入力する第１の入力端子と、 上記ＥＣＬトランジスタ論理回路から他の信号を入力す
   る第２の入力端子と、 ゲートが上記第２の入力端子に接続された負荷ＦＥＴと
   、ドレインおよびゲートの共通接続点が上記負荷ＦＥＴ
   に接続され、ソースが上記第１の入力端子に接続された
   エンハンスメントＦＥＴとからなり、上記ＥＣＬ論理レ
   ベル信号をレベル・シフトするレベル・シフト手段と、 上記レベル・シフト手段でレベル・シフトされた信号を
   増幅してＦＥＴ論理レベルに変換する増幅手段とを有す
   ることを特徴とする、ＥＣＬトランジスタ論理回路およ
   びＦＥＴ論理回路の間のインターフェース回路。