KR20000076797A - 반도체 집적회로 장치 - Google Patents

Abstract

출력 드라이버부 전단에 설치된 레벨 시프터회로를 생략한 반도체 메모리 회로 구성을 실현한다. 반도체 메모리회로는, 내부전원을 사용하여 동작하여 메모리셀로부터 데이터 버스(1) 상에 판독된 데이터의 증폭을 행하는 커런트 미러형 앰프(2)와, 외부전원을 사용하여 동작하여 커런트 미러형 앰프(2)로부터 출력된 내부전원 레벨의 데이터를 더 증폭하는 동시에 외부전원 레벨의 데이터로 변환하는 차동 앰프(3)와, 차동 앰프(3)로부터 출력된 데이터를 데이터 래치신호 DATAL에 따라 래치하는 데이터 래치회로(4)와, 데이터 래치회로(4)로부터 출력된 데이터를 외부로 출력하는 출력 드라이버(5)로 구성되어 있다.

Description

반도체 집적회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적회로 장치에 관한 것으로, 특히, 내부회로부를 내부전원에 의해서 구동하고, 출력 드라이버부를 외부전원으로 구동하는 반도체 메모리 회로장치에 있어서의 출력 데이터 전압레벨 변환회로 구성에 관한 것이다.

최근에, 반도체 메모리 회로장치는, 설계기준의 미세화에 의해 메모리셀의 내압이 낮아지는 경향이 있다. 이 때문에, 일반적인 반도체 메모리 장치에서는, 내부회로는 외부전원(EVCC: External VCC)보다 낮은 전압으로 내부강압한 내부전원(IVCC: Internal VCC)을 사용하여 동작시키고, 출력 드라이버부는 외부전원 EVCC을 사용하여 동작시키고 있다. 이러한 반도체 메모리 회로장치에 있어서는, 출력 드라이버부와 그 이외의 내부회로에서 전압이 다른 전원을 사용하고 있기 때문에, 내부회로에서 출력 드라이버로 판독 데이터를 전송하는 전단에서 데이터 전압레벨을 내부전원 전압레벨로부터 외부전원 전압레벨로 변환할 필요가 있다. 데이터 전압레벨의 변환은, 예를 들면, 레벨 시프터회로를 사용하여 전압레벨 변환을 행하고 있다.

그렇지만, 종래의 반도체 메모리 회로장치는, 전술한 것과 같이, 레벨 시프터회로에 의해 내부회로에서 출력 드라이버부로 판독 데이터를 전송하는 전단에 설치된 레벨 시프터회로에 의해 데이터 전압레벨을 내부전원 레벨로부터 외부전원 레벨로 변환하고 있다. 이 때문에, 레벨 시프터회로의 단수 및 레벨 시프터회로 특유의 동작에 기인하는 데이터 액세스 지연을 일으키고 있다. 레벨 시프터회로 특유의 동작에 기인하는 데이터 액세스 지연에 대하여는, 전류를 크게 하는 것으로 대응하는 것도 생각할 수 있지만, 소비전류의 증대 또는 예기치 않은 노이즈의 발생이라고 하는 또 다른 문제점을 생기게 하는 것에 이어져 버린다.

또한, 점점 더 가속되는 반도체 메모리 회로장치의 고집적화에 대응하여 가기 위해, 출력 드라이버부 전단에 설치된 레벨 시프터회로를 생략한 반도체 메모리 회로장치 구성을 실현하는 것은, 칩 공간 확보에 연결된다고 하는 점에서도 대단히 기대되고 있다.

도 1은 본 발명의 제 1 실시예를 나타낸 회로도이고,

도 2는 본 발명의 제 1 실시예의 동작을 나타낸 타이밍 챠트이며,

도 3은 본 발명의 제 2 실시예를 나타낸 회로도이고,

도 4는 본 발명의 제 2 실시예의 동작을 나타낸 타이밍 챠트이며,

도 5는 본 발명의 제 3 실시예를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1: 데이터 버스 2: 커런트 미러형 앰프

3, 13, 23: 차동 앰프 4: 데이터 래치회로

5: 출력 드라이버부 16, 26: 제어회로

상기한 과제를 해결하기 위해, 본 발명의 반도체 집적회로 장치는, 일정한 내부전원 전압을 발생하는 제 1 영역과 외부전원 전압의 상승에 따라 일정한 비율로 내부전원 전압이 상승하는 제 2 영역을 갖는 내부 강압형 전원회로와, 전원회로 내부의 제 1 영역에서 발생시킨 내부전원을 사용하여 동작하는 내부회로와, 내부전원을 사용하여 동작하는 동시에 메모리셀로부터 판독된 데이터를 받아들여 증폭하는 제 1 앰프와, 외부전원을 사용하여 동작하여 제 1 앰프로부터 출력된 내부전원 전압레벨의 데이터를 받아들여 증폭하는 동시에 외부전원 전압레벨로 변환하는 제 2 앰프와, 외부전원을 사용하여 동작하는 동시에 외부전원 전압레벨의 데이터를 출력하는 출력 드라이버로 구성된 것이다.

(실시예)

제 1 실시예

도 1는, 본 발명의 제 1 실시예를 나타낸 회로도이다. 도 2는, 본 발명의 제 1 실시예의 동작을 나타낸 타이밍 챠트이다. 도 1에 나타낸 반도체 메모리회로는, 도시하지 않은 컬럼선의 선택에 의해 메모리셀로부터 데이터 버스(1) 상에 판독된 데이터의 증폭을 행하는 커런트 미러형 앰프(2)와, 커런트 미러형 앰프(2)로부터 출력된 데이터를 더 증폭하는 차동 앰프(3)와, 차동 앰프(3)로부터 출력된 데이터를 데이터 래치신호 DATAL에 따라 래치하는 데이터 래치회로(4)와, 데이터 래치회로(4)로부터 출력된 데이터를 외부로 출력하는 출력 드라이버(5)로 구성되어 있다.

커런트 미러형 앰프(2)는 내부전원 IVCC를 전원으로서 사용하여, 리드앰프 액티브 신호 RAC에 따라 데이터 버스(1) 상의 노드 n1, n1B로 나타나는 데이터를 증폭한다. 차동 앰프(3)는 4개의 PMOS 트랜지스터 P1∼P4와 3개의 NMOS 트랜지스터 N1∼N3, 그리고 2개의 인버터 M1, M2로 구성되며, 외부전원 EVCC를 전원으로 사용하여, 로우 어드레스 인에이블 신호 RAE에 따라 커런트 미러형 앰프(2)의 출력노드 n2, n2B로 나타나는 데이터를 증폭한다. 차동 앰프(3)가 사용하는 전원이 외부전원 EVCC이기 때문에, 차동 앰프(3)의 출력노드 n4, n4B의 데이터 전위레벨은 외부전원 전압레벨(EVCC 레벨)의 신호로 변환되고 있다.

리드앰프 액티브 신호 RAC, 로우 어드레스 인에이블 신호 RAE 및 데이터 래치신호 DATAL에 있어서 "High" 레벨은, 어느 것이나 외부전원 전압레벨(EVCC 레벨)을 사용한다. 로우 어드레스 인에이블 신호 RAE는, 2단의 인버터 M3, M4를 사용하여 리드앰프 액티브 신호 RAC를 지연시키는 신호이다.

다음에, 동작에 관해 설명한다. 데이터 버스(1) 상의 데이터는, 커런트 미러형 앰프(2)에 있어서, 리드앰프 액티브 신호 RAC가 "Low" 레벨로부터 "High" 레벨로 변화된 것에 따라 증폭된다. 이때, 커런트 미러형 앰프(2)의 출력노드 n2, n2B는, "High" 레벨 및 "Low" 레벨로 각각 분리되기 시작한다. 출력노드 n2, n2B로 나타나는 데이터는, 다음 단의 차동 앰프(3)에 있어서, 로우 어드레스 인에이블 신호 RAE가 "Low" 레벨로부터 "High" 레벨로 변화된 것에 따라 더 증폭되어, 인버터 M2로부터 출력된다. 다음 단의 데이터 래치회로(4)에서는, 원쇼트 펄스신호인 데이터 래치신호 DATAL이 "Low" 레벨로부터 "High" 레벨로 변화된 것에 따라 차동 앰프(3)의 출력노드 4n에 나타나는 데이터는 래치된다. 그리고, 데이터 래치회로(4)의 출력 데이터는 다음 단의 출력 드라이버(5)로부터 외부로 출력된다.

본 실시예에서는, 초단의 커런트 미러형 앰프(2)에는 내부전원 IVCC을 사용하고, 다음 단의 차동 앰프(3)에는 외부전원 EVCC를 사용하는 구성으로 하였기 때문, 종래에, 출력 드라이버부 전단에 설치된 레벨 시프터회로를 생략한 반도체 메모리 회로장치 구성을 실현할 수 있다. 이 결과, 반도체 메모리회로의 데이터 액세스 동작을 고속화할 수 있다.

제 2 실시예

도 3은, 본 발명의 제 2 실시예를 나타낸 회로도이다. 제 1 실시예와의 차이는 다음과 같은 점에 있다. 차동 앰프(13)를 구성하는 접지전압 VSS측의 NM0S 트랜지스터 N3를 N4, N5로 2분할한 점. NMOS 트랜지스터 N4의 제어 게이트로 차동 앰프(13)의 출력에 근거한 신호를, NMOS 트랜지스터 N5의 제어 게이트에 로우 어드레스 인에이블 신호 RAE를 각각 입력하는 제어회로(l6)을 설치한 점에 있다. 이 제어회로(16)는, NMOS 트랜지스터 N4, N5의 도통/비도통의 전환을 제어한다. 이때, 본 실시예에서는 NMOS 트랜지스터 N3를 2분할한 예를 설명하지만, 결코 2분할에 한정되는 것이 아니며, 3개 이상으로 분할하는 것이 가능하다.

본 실시예에 있어서의 반도체 메모리회로는, 차동 앰프(13)에 제어회로(16)를 접속한 이외에는, 제 1 실시예에서 설명한 도 1과 동일한 구성이기 때문에, 동일한 부호를 붙이는 동시에 그 설명은 생략한다. 차동 앰프(13)는, 4개의 PMOS 트랜지스터 P1∼P4와 4개의 NMOS 트랜지스터 N1, N2, N4, N5, 그리고 2개의 인버터 M1, M2로 구성되어 있다. 차동 앰프(13)는, 외부전원 EVCC을 전원으로 사용하며, 로우 어드레스 인에이블 신호 RAE에 따라 커런트 미러형 앰프(2)의 출력노드 n2, n2B에 나타나는 데이터를 증폭한다. 차동 앰프(13)가 사용하는 전원이 외부전원 EVCC이기 때문에, 차동 앰프(13)의 출력노드 n4, n6의 데이터 전위레벨은 외부전원 전압레벨(EVCC 레벨)의 신호로 변환되고 있다.

제어회로(16)는, 리드앰프 액티브 신호 RAC로부터 로우 어드레스 인에이블 신호 RAE를 작성 출력하기 위한 2단의 인버터 M3, M4와, 차동 앰프(13)의 2개의 출력노드 n4, n6에 각각 나타나는 2개의 신호와 인버터 M3의 출력노드 n7에 나타나는 신호를 입력으로 하는 3입력 NOR 회로 M5로 구성되다. 3입력 NOR 회로 M5의 출력측은 NMOS 트랜지스터 N4의 제어 게이트에 접속되고, 인버터 M4의 출력측(로우 어드레스 인에이블 신호 RAE)이 NMOS 트랜지스터 N5의 제어 게이트에 접속되어 있다.

다음에, 제 2 실시예의 동작을 설명한다. 제 1 실시예의 동작과 중복하는 설명은 생략하며, 제 2 실시예의 특징부분인 차동 앰프(13)의 동작을 설명한다. 도 4는, 본 발명의 제 2 실시예의 동작을 나타낸 타이밍 챠트이다. 리드앰프 액티브 신호 RAC가 "Low" 레벨일 때(차동 앰프(13)가 비동작시)에는, 인버터 M3의 출력노드 n7이 "High" 레벨이기 때문에 3입력 NOR 회로 M5의 출력노드 n8은 "Low" 레벨이 된다. 따라서, NMOS 트랜지스터 N4, N5는 어느 것이나 오프되어 있다. 한편, 리드앰프 액티브 신호 RAC가 "High" 레벨일 때(차동 앰프(13)가 동작시)에는, 인버터 M3의 출력노드 n7이 "Low" 레벨, 또한, 차동 앰프(13)의 동작 개시시에 있어서 출력노드 n4, n6은 어느 것이나 "Low" 레벨이기 때문에 3입력 NOR 회로 M5의 출력노드 n8은 "High" 레벨이 된다. 이때, 로우 어드레스 인에이블신호 RAE도 "High" 레벨이기 때문에 NMOS 트랜지스터 N4, N5은 어느것이나 온된다.

그후, 차동 앰프(13)에 있어서의 데이터 증폭에 의해, 출력노드 n4, n6 중 어느 한쪽이 "High" 레벨이 된다. 그 결과, 3입력 NOR 회로 M5의 출력노드 n8은 "High" 레벨로부터 "Low" 레벨로 천이하기 때문에 NMOS 트랜지스터 N4은 오프된다. NMOS 트랜지스터 N4는, 리드앰프 액티브 신호 RAC가 "Low" 레벨로 되어 일단 리셋트되고, 다시, 리드앰프 액티브 신호 RAC가 "High" 레벨이 될 때까지 오프상태를 유지한다.

제 1 실시예와 마찬가지로, 본 실시예에서 사용하는 리드앰프 액티브 신호 RAC, 로우 어드레스 인에이블 신호 RAE 및 데이터 래치신호 DATAL에 있어수 "High" 레벨은, 어느 것이나 외부전원 전압레벨(EVCC 레벨)을 사용한다.

본 실시예에서는, 제 1 실시예와 마찬가지로, 반도체 메모리회로의 데이터 액세스 동작을 고속화할 수 있는 동시에, 차동 앰프(13)의 출력 데이터가 확정된 시점에서 차동 앰프(13)의 소비전류를 감소할 수 있다. 이러한 이점은, 도 4로부터도 이해할 수 있다. 도 4에서는, 종래의 차동 앰프의 활성기간 A에 대하여 본 실시예에 있어서의 차동 앰프(13)의 활성기간 B가 감소하고 있는 것이 표시되어 있다. 이러한 차동 앰프의 활성기간의 감소가, 소비전류의 감소를 실현하고 있다. 또한, 차동 앰프(13)를 완전히 오프시키지 않는, 바꿔 말하면, 차동 앰프(13)의 내부노드가 플로팅 상태로 되지 않기 때문에, 노이즈 등에 의한 오동작이 발생하는 일은 없다.

제 3 실시예

도 5는, 본 발명의 제 3 실시예를 나타낸 회로도이다. 제 1 실시예와의 차이는 다음과 같은 점에 있다. 차동 앰프(23)의 접지전압 VSS측에 NMOS 트랜지스터 N6, N7을 병렬로 접속한 점. NMOS 트랜지스터 N6의 제어 게이트에 번인 신호 BI에 근거한 신호를, NMOS 트랜지스터 N7의 제어 게이트에 로우 어드레스 인에이블 신호 RAE를 각각 입력하는 제어회로(26)를 설치한 점에 있다. 이 제어회로(26)는, NMOS 트랜지스터 N6, N7의 도통/비도통의 전환을 제어한다. 이때, 본 실시예에서는 접지전압 VSS측에 2개의 NMOS 트랜지스터를 병렬접속한 예를 설명하지만, 결코 2개에 한정되는 것이 아니며, 3개 이상의 NMOS 트랜지스터를 병렬접속하는 것이 가능하다.

본 실시예에 있어서의 반도체 메모리회로는, 차동 앰프(23)에 제어회로(26)를 접속한 이외는, 제 1 실시예에서 설명한 도 1과 동일한 구성이기 때문에, 동일한 부호를 붙이는 동시에 그 설명은 생략한다. 차동 앰프(23)는, 4개의 PMOS 트랜지스터 P1∼P4와 4개의 NMOS 트랜지스터 N1, N2, N6, N7, 그리고 2개의 인버터 M1, M2로 구성되어 있다. 차동 앰프(23)는, 외부전원 EVCC을 전원으로 사용하여, 로우 어드레스 인에이블 신호 RAE에 따라 커런트 미러형 앰프(2)의 출력노드 n2, n2B에 나타나는 데이터를 증폭한다. 차동 앰프(13)가 사용하는 전원이 외부전원 EVCC이기 때문에, 차동 앰프(13)의 출력노드 n4, n6의 데이터 전위레벨은 외부전원 전압레벨(EVCC 레벨)의 신호로 변환되고 있다.

제어회로(26)는, 리드앰프 액티브 신호 RAC로부터 로우 어드레스 인에이블 신호 RAE를 작성 출력하기 위한 2단의 인버터 M3, M4와, 번인 신호 BI와 인버터 M3의 출력노드 n6에 나타나는 신호를 입력으로 하는 2입력 NOR 회로 M6로 구성된다. 2입력 NOR 회로 M6의 출력측은 NMOS 트랜지스터 N6의 제어 게이트에 접속되고, 인버터 M4의 출력측(로우 어드레스 인에이블 신호 RAE)이 NMOS 트랜지스터 N7의 제어 게이트에 접속되어 있다.

다음에, 제 2 실시예의 동작을 설명한다. 제 1 실시예의 동작과 중복하는 설명은 생략하며, 제 2 실시예의 특징부분인 번인 시험시에 있어서의 차동 앰프(23)의 동작을 설명한다. 번인 시험시에는, 번인 신호 BI는 "Low" 레벨로부터 "High" 레벨로 천이하기 때문에 2입력 NOR 회로 M6의 출력노드 n7은 "Low" 레벨이 된다. 이 결과, NMOS 트랜지스터 N6은 오프되어 전류는 흐르지 않기 때문에, 차동 앰프(23) 내부를 gm르는 전류가 짜넣어져 통상동작시보다 느린 동작이 된다. 번인 시험이란, 반도체 디바이스의 가속시험의 일종으로 고온 고전압 환경하에서 비교적 루즈한 사이클로 동작시키는 시험인 것이다.

본 실시예에서는, 제 1 실시예와 마찬가지로, 반도체 메모리회로의 데이터 액세스 동작을 고속화할 수 있는 동시에, 번인 시험시에는 차동 앰프(23) 내부를 흐르는 전류가 짜넣어지기 때문에 통상동작시에 비교하여 느린 동작이 가능해진다. 이 결과, 고전압에 의한 피크전류의 상승을 억제하여, 번인 시험시의 전원 노이즈에 의한 메모리회로의 오동작을 방지할 수 있다.

제 1, 제 2 실시예와 마찬가지로, 본 실시예에서 사용하는 리드앰프 액티브 신호 RAC, 로우 어드레스인 에이블 신호 RAE 및 데이터 래치신호 DATAL에 있어서 "High" 레벨은, 어느 것이나 외부전원 전압레벨(EVCC 레벨)을 사용한다. 또한, 번인 신호 BI의 "High" 레벨도 외부전원 전압레벨(EVCC 레벨)을 사용한다.

이상 상세히 설명한 것과 같이, 본 발명에 따르면, 출력 드라이버부 전단에 설치된 레벨 시프터회로를 생략한 반도체 메모리 회로장치 구성을 실현할 수 있다. 이 결과, 메모리회로에서의 데이터 액세스 동작을 고속화할 수 있는 동시에, 레벨 시프터 회로가 없는 것에 의한 칩 공간 확보를 기대할 수 있다. 또한, 또 다른 발명에 따르면, 소비전류의 감소나 노이즈 등에 의한 오동작을 방지할 수 있다.

Claims (13)

1. 일정한 내부전원 전압을 발생하는 제 1 영역과 외부전원 전압의 상승에 따라 일정한 비율로 내부전원 전압이 상승하는 제 2 영역을 갖는 내부 강압형 전원회로와,

   상기 전원회로 내부의 제 1 영역에서 발생시킨 내부전원을 사용하여 동작하는 내부회로와,

   상기 내부전원을 사용하여 동작하는 동시에 메모리셀로부터 판독된 데이터를 받아들여 증폭하는 제 1 앰프와,

   상기 외부전원을 사용하여 동작하여 제 1 앰프로부터 출력된 내부전원 전압레벨의 데이터를 받아들여 증폭하는 동시에 외부전원 전압레벨로 변환하는 제 2 앰프와,

   상기 외부전원을 사용하여 동작하는 동시에 외부전원 전압레벨의 데이터를 출력하는 출력 드라이버로 구성된 것을 특징으로 하는 반도체 집적회로 장치.
2. 제 1항에 있어서,

   상기 제 1 앰프는, 리드앰프 액티브 신호에 따라 데이터의 증폭을 행하는 것을 특징으로 하는 반도체 집적회로 장치.
3. 제 1항에 있어서,

   상기 제 2 앰프는, 로우 어드레스 인에이블 신호에 따라 데이터의 증폭을 행하는 것을 특징으로 하는 반도체 집적회로 장치.
4. 제 1항, 제 2항 또는 제 3항에 있어서,

   상기 제 1, 제 2 앰프를 각각 커런트 미러형 앰프 및 차동 앰프로 구성한 것을 특징으로 하는 반도체 집적회로 장치.
5. 제 1, 제 2 전원전압과,

   상기 제 1 전원전압보다 낮은 전압으로 강압된 제 3 전원전압과,

   상기 제 3 전원전압을 사용하여 동작하는 내부회로와,

   상기 제 2 전원전압과 상기 제 3 전원전압 사이에 접속되어, 메모리셀로부터 판독된 데이터를 받아들여 증폭하는 제 1 앰프와,

   상기 제 1 전원전압과 상기 제 2 전원전압 사이에 접속되어, 상기 제 1 앰프로부터 출력된 상기 제 3 전원전압 레벨의 데이터를 받아들여 증폭하는 동시에 상기 제 1 전원전압 레벨로 변환하는 제 2 앰프와,

   상기 제 1 전원전압을 사용하여 동작하는 동시에 상기 제 1 전원전압 레벨의 데이터를 출력하는 출력 드라이버로 구성된 것을 특징으로 하는 반도체 집적회로 장치.
6. 제 5항에 있어서,

   상기 제 1 앰프는, 리드앰프 액티브 신호에 따라 데이터의 증폭을 행하는 것을 특징으로 하는 반도체 집적회로 장치.
7. 제 5항에 있어서,

   상기 제 2 앰프는, 로우 어드레스 인에이블 신호에 따라 데이터의 증폭을 행하는 것을 특징으로 하는 반도체 집적회로 장치.
8. 제 5항, 제 6항 또는 제 7항에 있어서,

   상기 제 1, 제 2 앰프를 각각 커런트 미러형 앰프 및 차동 앰프로 구성한 것을 특징으로 하는 반도체 집적회로 장치.
9. 일정한 내부전원 전압을 발생하는 제 1 영역과 외부전원 전압의 상승에 따라 일정한 비율로 내부전원 전압이 상승하는 제 2 영역을 갖는 내부 강압형 전원회로와,

   상기 전원회로 내부의 제 1 영역에서 발생시킨 내부전원을 사용하여 동작하는 내부회로와,

   상기 내부전원을 사용하여 동작하는 동시에 메모리셀로부터 판독된 데이터를 받아들여 증폭하는 제 1 앰프와,

   상기 외부전원과 접지 사이에 접속되어, 상기 제 1 앰프로부터 출력된 상기 내부전원전압 레벨의 데이터를 받아들여 증폭하는 동시에 상기 외부전원 전압레벨로 변환하는 제 2 앰프와,

   상기 외부전원을 사용하여 동작하는 동시에 상기 외부전원 전압레벨의 데이터를 출력하는 출력 드라이버와,

   상기 제 2 앰프의 출력과 활성화 신호에 따라, 상기 제 2 앰프의 접지측의 MOS 트랜지스터의 도통/비도통을 전환하는 제어회로로 구성된 것을 특징으로 하는 반도체 집적회로 장치.
10. 일정한 내부전원 전압을 발생하는 제 1 영역과 외부전원 전압의 상승에 따라 일정한 비율로 내부전원 전압이 상승하는 제 2 영역을 갖는 내부 강압형 전원회로와,

    상기 전원회로 내부의 제 1 영역에서 발생시킨 내부전원을 사용하여 동작하는 내부회로와,

    상기 내부전원을 사용하여 동작하는 동시에 메모리셀로부터 판독된 데이터를 받아들여 증폭하는 제 1 앰프와,

    상기 외부전원과 접지 사이에 접속되어, 상기 제 1 앰프로부터 출력된 상기 내부전원전압 레벨의 데이터를 받아들여 증폭하는 동시에 상기 외부전원 전압레벨로 변환하는 제 2 앰프와,

    상기 외부전원을 사용하여 동작하는 동시에 상기 외부전원 전압레벨의 데이터를 출력하는 출력 드라이버와,

    번인 허가신호와 활성화 신호에 따라, 상기 제 2 앰프의 접지측의 MOS 트랜지스터의 도통/비도통을 전환하는 제어회로로 구성된 것을 특징으로 하는 반도체 집적회로 장치.
11. 제 9항 또는 제 10항에 있어서,

    상기 제 1 앰프는, 리드앰프 액티브 신호에 따라 데이터의 증폭을 행하는 것을 특징으로 하는 반도체 집적회로 장치.
12. 제 9항 또는 제 10항에 있어서,

    상기 제 2 앰프는, 로우 어드레스 인에이블 신호에 따라 데이터의 증폭을 행하는 것을 특징으로 하는 반도체 집적회로 장치.
13. 제 9항, 제 10항, 제 11항 또는 제 12항에 있어서,

    상기 제 1, 제 2 앰프를 각각 커런트 미러형 앰프 및 차동 앰프로 구성한 것을 특징으로 하는 반도체 집적회로 장치.