JP5532827B2 - 半導体メモリ - Google Patents

Description

本発明は、半導体メモリにおいて、メモリ素子から読み出したビットデータをセンスアンプで増幅して出力する半導体メモリに関する。

半導体メモリは、特許文献１及び２のように、メモリ領域を構成するメモリ素子のビットデータを読み出す内部差動データ線と、それに接続するセンスアンプ回路と、センスアンプ回路の出力端子に接続するラッチ回路を有する。

特開２０００−０３０４５５号公報 特開２００７−０８０４１５号公報

特許文献１や２の半導体メモリは、外部インターフェイスに外部電源を使用し、この外部電源から内部低電圧電源を生成する。そして、内部低電圧電源を用いるセンスアンプが、半導体メモリのメモリ素子から読み出された差動タイプの２本の内部差動データ線Ｂｉｔと／Ｂｉｔ間の微小電位差を内部低電圧電源の電圧レベルで差動増幅する。この電圧レベルの信号のビットデータを外部に出力する際に、電圧レベルを外部電源のレベルにまで変換する必要性があるが、その読み出しスピードを高速化するために、データ経路を高速化するべき課題がある。従来は、差動タイプの内部差動データ線Ｂｉｔと／Ｂｉｔがメモリ素子に接続され、読み出したビットデータを増幅する増幅回路が設置されている。また、増幅したビットデータを一旦保持するためのラッチ回路があり、そのラッチ回路の信号は出力端子近くまでは内部低電圧電源のレベルの信号で伝送される。その後、出力端子から半導体メモリの外部にビットデータを出力する際に、信号を外部電源の電圧レベルまでレベルシフタで電圧を変換して、それから半導体メモリの外部のデータバスに信号を送信する。

しかし、従来の半導体メモリでは、ラッチ回路の信号の電圧レベルと、メモリ素子から読み出した内部差動データ線Ｂｉｔと／Ｂｉｔの信号の電位が同等で無いと増幅マージンが確保できないため、それらの電位を同等の内部低電圧電源のレベルに揃えている。そのため、ラッチ回路の出力信号の電圧レベルを、半導体メモリの出力端子近くまで伝送して、そこで、レベルシフタの回路により、外部電源の電圧レベルに変換している。それにより、回路が複雑になると共に回路規模が増加して、高速化を妨げる問題がある。

本発明は、上記問題を解決すべくなされたもので、その目的は、半導体メモリのデータ経路を高速化して半導体メモリの読み出しスピードを高速化した半導体メモリを提供することにある。

上記課題を解決するために、本発明は、メモリ素子のビットデータを差動信号で読み出す内部差動データ線対と、前記内部差動データ線対毎に前記内部差動データ線対に直接接続するセンスアンプ回路と、前記センスアンプ回路の出力端子に接続するラッチ回路とを有する半導体メモリであって、前記ラッチ回路に外部電源が接続され、かつ、前記外部電源が、ゲート端子にセンスアンプ活性化信号線が接続されたセンスアンプ活性スイッチ用トランジスタを介して、前記センスアンプ回路の第１の交差結合トランジスタ（ＣＰ１）と第２の交差結合トランジスタ（ＣＰ２）のソース端子に接続され、前記第１の交差結合トランジスタ（ＣＰ１）のドレイン端子に前記第２の交差結合トランジスタ（ＣＰ２）のゲート端子が接続され、前記第２の交差結合トランジスタ（ＣＰ２）のドレイン端子に前記第１の交差結合トランジスタ（ＣＰ１）のゲート端子が接続され、前記内部差動データ線対の一方のデータ線（Ｂｉｔ）が、内部低電圧電源の電位をプリチャージする第１のトランジスタ（Ｐ１）に接続され、かつ、前記センスアンプ回路の第１の内部信号入力バッファトランジスタ（Ｎ１）のゲート端子に接続され、前記内部差動データ線対の他方のデータ線（／Ｂｉｔ）が、内部低電圧電源の電位をプリチャージする第２のトランジスタ（Ｐ２）に接続され、かつ、前記センスアンプ回路の第２の内部信号入力バッファトランジスタ（Ｎ２）のゲート端子に接続され、第１の内部信号入力バッファトランジスタ（Ｎ１）のドレイン端子が、第２の交差結合トランジスタ（ＣＰ２）のゲート端子に接続され、かつ、該ドレイン端子から、前記内部差動データ線対の微小電位差の信号を増幅した差動の増幅信号の一方である第１の増幅差動信号（Ａ）が前記ラッチ回路の第１のゲート端子に接続され、第２の内部信号入力バッファトランジスタ（Ｎ２）のドレイン端子が、第１の交差結合トランジスタ（ＣＰ１）のゲート端子に接続され、かつ、該ドレイン端子から、前記内部差動データ線の微小電位差の信号を増幅した差動の増幅信号の他方である第２の増幅差動信号（／Ａ）が前記ラッチ回路の第２のゲート端子に接続されることで、前記内部差動データ線の微小電位差の信号を前記センスアンプ回路が増幅した差動の増幅信号（Ａと／Ａ）を前記ラッチ回路の２つの入力端子に入力し、前記ラッチ回路が、前記差動の増幅信号（Ａと／Ａ）に応答した、前記外部電源の電圧のレベルの出力信号を出力し、該出力信号を、第１のバッファ回路が、前記外部電源の電圧レベルのラッチ回路出力信号（ＩＮＴＤＱ）に変換して半導体メモリの出力端子の近くに設けた第２のバッファ回路まで伝送し、該第２のバッファ回路が、前記ラッチ回路出力信号（ＩＮＴＤＱ）を同じ電圧レベルの外部信号（ＤＱＰＡＤ）にして前記出力端子から外部に出力することを特徴とする半導体メモリである。

本発明は、内部差動データ線に内部低電圧電源の電位をプリチャージするトランジスタを接続するが、一方、ラッチ回路を外部電源に接続し、外部電源をセンスアンプ活性スイッチ用トランジスタを介してセンスアンプ回路の交差結合トランジスタのソース端子に接続することで、従来の半導体メモリが使用していたレベルシフタを省略して回路を簡略化でき、それにより、半導体メモリのデータ経路を高速化して、半導体メモリの読み出しスピードを高速化できる効果がある。

本発明の半導体メモリのセンスアンプ回路の回路図である。 本発明の半導体メモリの回路の動作波形を示す図である。 本発明の半導体メモリの回路の動作波形を示す図である。

以下、本発明の一実施形態による半導体メモリ及び当該半導体メモリの動作を図面を参照して説明する。図１から図３は本発明の半導体メモリのセンスアンプの実施形態を示す図である。図１は、本発明の半導体メモリの、ＰＭＯＳトランジスタで構成したプリチャージ用トランジスタＰ１とＰ２と、センスアンプ回路１とラッチ回路２と第１のバッファ回路３と第２のバッファ回路４を示す。図１で、半導体メモリのメモリ素子のビットデータを２本の内部差動データ線Ｂｉｔと／Ｂｉｔとによる差動信号で読み出す。センスアンプ回路１とラッチ回路２と第１のバッファ回路３と第２のバッファ回路４は、外部電源電圧ＥＸＴＶＤＤで駆動する。メモリ素子の内部差動データ線Ｂｉｔと／Ｂｉｔに接続するプリチャージ用トランジスタＰ１とＰ２は、内部低電圧電源ＩＮＴＶＤＤの電位を内部差動データ線Ｂｉｔと／Ｂｉｔに供給してプリチャージする。そして、内部差動データ線Ｂｉｔと／Ｂｉｔをセンスアンプ回路１内のＮＭＯＳトランジスタの内部信号入力バッファトランジスタＮ１とＮ２のゲートに接続する。センスアンプ回路１は、更に、ＰＭＯＳトランジスタの交差結合トランジスタＣＰ１とＣＰ２と、ＰＭＯＳトランジスタのセンスアンプ活性スイッチ用トランジスタＰ３を有する。

外部電源ＥＸＴＶＤＤに、ＰＭＯＳトランジスタのセンスアンプ活性スイッチ用トランジスタＰ３のソース端子を接続し、センスアンプ活性スイッチ用トランジスタＰ３のゲート端子に、センスアンプ活性化信号／ＥＮを接続する。センスアンプ活性化信号／ＥＮの電圧レベルは、内部低電圧電源ＩＮＴＶＤＤの電圧のレベルである。そのセンスアンプ活性スイッチ用トランジスタＰ３のドレイン端子に、ＰＭＯＳトランジスタの交差結合トランジスタＣＰ１とＣＰ２の共通ソース端子を接続する。センスアンプ活性スイッチ用トランジスタＰ３のソース端子を外部電源ＥＸＴＶＤＤに接続したことで、センスアンプ回路１を外部電源ＥＸＴＶＤＤの電圧で駆動することができる。

交差結合トランジスタＣＰ１のドレイン端子を交差結合トランジスタＣＰ２のゲートに接続し、ＣＰ２のドレイン端子をＣＰ１のゲートに接続し、ＣＰ１とＣＰ２をＰＭＯＳトランジスタのみの交差結合構成にする（レベルシフタ型）。交差結合トランジスタＣＰ１
のドレイン端子に内部信号入力バッファトランジスタＮ１のドレイン端子を接続し、交差結合トランジスタＣＰ２のドレイン端子に内部信号入力バッファトランジスタＮ２のドレイン端子を接続する。内部信号入力バッファトランジスタＮ１とＮ２のドレイン端子の増幅信号Ａと／ＡをＣ−ＭＯＳ回路のラッチ回路２のゲートに接続する。内部信号入力バッファトランジスタＮ１とＮ２の共通ソース端子を下方電位の外部電源電圧に接続する。

ここで、交差結合トランジスタＣＰ１とＣＰ２をＰＭＯＳトランジスタのみの交差結合構成にした（レベルシフタ型）ため、ＮＭＯＳトランジスタの内部信号入力バッファトランジスタＮ１とＮ２の引き込み電位差があれば、交差結合トランジスタＣＰ１とＣＰ２のどちらかが電流を流し易い状態になり、もう片方のトランジスタは電流を流しにくくなる。また、このセンスアンプはレベルシフタ型であり、増幅マージンが増える効果がある。

したがって、メモリ素子のビットデータの微小電位差の信号を、内部低電圧電源の電位をプリチャージ用トランジスタＰ１とＰ２でプリチャージした内部差動データ線Ｂｉｔと／Ｂｉｔに読み出す。その内部差動データ線Ｂｉｔと／Ｂｉｔの微小電位差の信号を、内部信号入力バッファトランジスタＮ１及びＮ２のゲート端子に接続し、それを内部信号入力バッファトランジスタＮ１及びＮ２のドレイン端子から取り出して交差結合トランジスタＣＰ１とＣＰ２のゲート端子、及び、ラッチ回路２のゲート端子に接続する。そして、センスアンプ回路１の電圧源を外部電源ＥＸＴＶＤＤにする。すなわち、外部電源ＥＸＴＶＤＤを、ゲート端子にセンスアンプ活性化信号線／ＥＮが接続されたセンスアンプ活性スイッチ用トランジスタＰ３を介して、センスアンプ回路１の交差結合トランジスタＣＰ１とＣＰ２のソース端子に接続する。それによって、交差結合トランジスタＣＰ１とＣＰ２の交差結合されたゲート端子とドレイン端子から、外部電源ＥＸＴＶＤＤの電圧レベルまで増幅した増幅信号Ａと／Ａを取り出し、その増幅信号Ａと／Ａをラッチ回路２のそれぞれのゲート端子に加えることができる。それにより、外部電源ＥＸＴＶＤＤを電源としたラッチ回路２から、その外部電源ＥＸＴＶＤＤの電圧レベルの信号を取り出すことが可能になる。そのため、従来使用していたレベルシフタを省略して回路を簡略化でき、それにより、半導体メモリのデータ経路を高速化して、半導体メモリの読み出しスピードを高速化できる効果がある。

図２と図３に、図１の半導体メモリの読出し動作の信号波形図を示す。図２に、メモリ素子からビットデータの値０が読出された場合の信号波形を示し、図３に、メモリ素子からビットデータの値１が読み出された場合の信号波形を示す。図２及び図３において、内部差動データ線Ｂｉｔと／Ｂｉｔは、プリチャージ用トランジスタＰ１及びＰ２により、内部低電圧電源ＩＮＴＶＤＤの電圧レベルにプリチャージされる。メモリサイクルが始まり、半導体メモリのワード線が選択されると、差動タイプの内部差動データ線Ｂｉｔと／Ｂｉｔにメモリ素子からビットデータが差動信号で読み出される。

（値０のビットデータがメモリ素子から読み出される場合）
以下では、先ず、図２の信号波形図により、ビットデータの値０が読み出される場合の、半導体メモリの回路の動作を説明する。まず、内部差動データ線プリチャージ指示信号／ＰＲＥが、内部低電圧電源ＩＮＴＶＤＤの電圧レベルから接地電位の電圧レベルに下降し、それが、ＰＭＯＳで構成したプリチャージ用トランジスタＰ１およびＰ２をオフ状態に駆動する。それにより、内部データバス線Ｂｉｔおよび／Ｂｉｔが、内部低電圧電源ＩＮＴＶＤＤの電圧レベルでフローティング状態になる。

次いで、データバス線Ｂｉｔと／Ｂｉｔにメモリ素子のビットデータが読出される。これにより、内部データバス線Ｂｉｔおよび／Ｂｉｔの電圧が変化する。図２の場合、Ｈレベルデータが読出される内部データバス線Ｂｉｔの電圧レベルが内部低電圧電源ＩＮＴＶＤＤの電圧レベルを維持し、Ｌレベルデータを受ける内部データバス線／Ｂｉｔの電圧レ
ベルが徐々に低下する（センスアンプ回路１の駆動力が比較的小さいため）。

次いで、センスアンプ回路１の活性化のための、センスアンプ活性化信号／ＥＮが活性状態へ駆動される。それにより、そのセンスアンプ回路１に外部電源ＥＸＴＶＤＤおよび接地電圧がそれぞれ伝達され、センスアンプ回路１が活性化されて、内部データバス線Ｂｉｔ及び／Ｂｉｔのデータが読み出される。

このデータ読出時において、図２のように、センスアンプ回路１の活性化のためのセンスアンプ活性化信号／ＥＮが活性化されると同時に、内部信号入力バッファトランジスタＮ２のドレイン端子の増幅信号／Ａが、接地電位から外部電源ＥＸＴＶＤＤの電位にまで立ち上がる。一方、内部信号入力バッファトランジスタＮ１のドレイン端子の増幅信号Ａは、センスアンプ活性化信号／ＥＮが活性化されてから所定時間を経て、外部電源ＥＸＴＶＤＤから接地電位にまで低下する。内部信号入力バッファトランジスタＮ１のドレイン端子の増幅信号Ａが接地電位に達する頃にラッチ活性化信号ＬＡＴＥＮをラッチ回路２に加える。それにより、ラッチ回路２から信号が出力され、そのラッチ回路２の出力電圧をバッファ回路３が駆動して、外部電源ＥＸＴＶＤＤから接地電位にまで立ち下がるラッチ回路出力信号ＩＮＴＤＱを作成する。そのラッチ回路出力信号ＩＮＴＤＱを半導体メモリの出力端子の近くまで伝送して、第２のバッファ回路４で駆動して半導体メモリの外部のデータバスに外部信号ＤＱＰＡＤを出力する。

この外部信号ＤＱＰＡＤは、レベルシフタが無いので、ラッチ回路出力信号ＩＮＴＤＱからレベルシフタが無い分だけ、従来の回路よりも遅延時間が短くなる。そのため、半導体メモリの読み出しスピードを高速化できる効果がある。

（値１のビットデータがメモリ素子から読み出される場合）
以下では、図３の信号波形図により、ビットデータの値１が読み出される場合の、半導体メモリの回路の動作を説明する。ビットデータの値０が読出される場合と同様に、内部差動データ線プリチャージ指示信号／ＰＲＥが、内部低電圧電源ＩＮＴＶＤＤの電圧レベルから接地電位の電圧レベルに下降し、それが、ＰＭＯＳで構成したプリチャージ用トランジスタＰ１およびＰ２をオフ状態に駆動する。それにより、内部データバス線Ｂｉｔおよび／Ｂｉｔを内部低電圧電源ＩＮＴＶＤＤの電圧レベルでフローティング状態にする。

次いで、データバス線Ｂｉｔと／Ｂｉｔにメモリ素子のビットデータが読出される。これにより、内部データバス線Ｂｉｔおよび／Ｂｉｔの電圧が変化する。図３の場合、Ｈレベルデータが読出される内部データバス線／Ｂｉｔの電圧レベルが内部低電圧電源ＩＮＴＶＤＤの電圧レベルを維持し、Ｌレベルデータを受ける内部データバス線Ｂｉｔの電圧レベルが徐々に低下する（センスアンプ回路１の駆動力が比較的小さいため）。

次いで、センスアンプ回路１の活性化のための、センスアンプ活性化信号／ＥＮが活性状態へ駆動される。それにより、そのセンスアンプ回路１に外部電源ＥＸＴＶＤＤおよび接地電圧がそれぞれ伝達され、センスアンプ回路１が活性化されて、内部データバス線Ｂｉｔ及び／Ｂｉｔのデータが読み出される。

このデータ読出時において、図３のように、センスアンプ回路１のセンスアンプ活性化信号／ＥＮが活性化されると同時に、内部信号入力バッファトランジスタＮ１のドレイン端子の増幅信号Ａが、接地電位から外部電源ＥＸＴＶＤＤの電位にまで立ち上がる。一方、内部信号入力バッファトランジスタＮ２のドレイン端子の増幅信号／Ａは、センスアンプ活性化信号／ＥＮが活性化されてから所定時間を経て、外部電源ＥＸＴＶＤＤから接地電位にまで低下する。内部信号入力バッファトランジスタＮ２のドレイン端子の増幅信号／Ａが接地電位に達する頃にラッチ活性化信号ＬＡＴＥＮをラッチ回路２に加える。それにより、ラッチ回路２から信号が出力され、そのラッチ回路２の出力電圧をバッファ回路３が駆動して、接地電位から外部電源ＥＸＴＶＤＤにまで立ち上がるラッチ回路出力信号ＩＮＴＤＱを作成する。そのラッチ回路出力信号ＩＮＴＤＱを半導体メモリの出力端子の近くまで伝送して、第２のバッファ回路４で駆動して半導体メモリの外部のデータバスに外部信号ＤＱＰＡＤを出力する。

値１のビットデータが読出された場合も、値０が読み出された場合と同様に、ラッチ回路出力信号ＩＮＴＤＱからレベルシフタが無い分だけ、従来の回路よりも遅延時間が短くなり、半導体メモリの読み出しスピードを高速化できる効果がある。

本発明は、上記の実施形態に限定されず、例えば、センスアンプ回路１を以下のように構成できる。すなわち、ＮＭＯＳトランジスタで、プリチャージ用トランジスタＰ１とＰ２とセンスアンプ活性スイッチ用トランジスタＰ３と交差結合トランジスタＣＰ１とＣＰ２を構成し、ＰＭＯＳトランジスタの内部信号入力バッファトランジスタＮ１とＮ２を有するセンスアンプ回路を構成することも可能である。

１・・・センスアンプ回路
２・・・ラッチ回路
３・・・第１のバッファ回路
４・・・第２のバッファ回路
Ａ・・・増幅信号
／Ａ・・・増幅信号
Ｂｉｔ・・・内部差動データ線
／Ｂｉｔ・・・内部差動データ線
ＣＰ１、ＣＰ２・・・交差結合トランジスタ
ＤＱＰＡＤ・・・外部信号
ＥＸＴＶＤＤ・・・外部電源
／ＥＮ・・・センスアンプ活性化信号線
ＩＮＴＤＱ・・・ラッチ回路出力信号
ＩＮＴＶＤＤ・・・内部低電圧電源
ＬＡＴＥＮ・・・ラッチ活性化信号
Ｎ１、Ｎ２・・・内部信号入力バッファトランジスタ
Ｐ１、Ｐ２・・・プリチャージ用トランジスタ
Ｐ３・・・センスアンプ活性スイッチ用トランジスタ
／ＰＲＥ・・・内部差動データ線プリチャージ指示信号

Claims (1)

1. メモリ素子のビットデータを差動信号で読み出す内部差動データ線対と、前記内部差動データ線対毎に前記内部差動データ線対に直接接続するセンスアンプ回路と、前記センスアンプ回路の出力端子に接続するラッチ回路とを有する半導体メモリであって、
   前記ラッチ回路に外部電源が接続され、かつ、前記外部電源が、ゲート端子にセンスアンプ活性化信号線が接続されたセンスアンプ活性スイッチ用トランジスタを介して、前記センスアンプ回路の第１の交差結合トランジスタ（ＣＰ１）と第２の交差結合トランジスタ（ＣＰ２）のソース端子に接続され、
   前記第１の交差結合トランジスタ（ＣＰ１）のドレイン端子に前記第２の交差結合トランジスタ（ＣＰ２）のゲート端子が接続され、
   前記第２の交差結合トランジスタ（ＣＰ２）のドレイン端子に前記第１の交差結合トランジスタ（ＣＰ１）のゲート端子が接続され、
   前記内部差動データ線対の一方のデータ線（Ｂｉｔ）が、内部低電圧電源の電位をプリチャージする第１のトランジスタ（Ｐ１）に接続され、かつ、前記センスアンプ回路の第１の内部信号入力バッファトランジスタ（Ｎ１）のゲート端子に接続され、
   前記内部差動データ線対の他方のデータ線（／Ｂｉｔ）が、内部低電圧電源の電位をプリチャージする第２のトランジスタ（Ｐ２）に接続され、かつ、前記センスアンプ回路の第２の内部信号入力バッファトランジスタ（Ｎ２）のゲート端子に接続され、
   第１の内部信号入力バッファトランジスタ（Ｎ１）のドレイン端子が、第２の交差結合トランジスタ（ＣＰ２）のゲート端子に接続され、かつ、該ドレイン端子から、前記内部差動データ線対の微小電位差の信号を増幅した差動の増幅信号の一方である第１の増幅差動信号（Ａ）が前記ラッチ回路の第１のゲート端子に接続され、
   第２の内部信号入力バッファトランジスタ（Ｎ２）のドレイン端子が、第１の交差結合トランジスタ（ＣＰ１）のゲート端子に接続され、かつ、該ドレイン端子から、前記内部差動データ線の微小電位差の信号を増幅した差動の増幅信号の他方である第２の増幅差動信号（／Ａ）が前記ラッチ回路の第２のゲート端子に接続されることで、
   前記内部差動データ線の微小電位差の信号を前記センスアンプ回路が増幅した差動の増幅信号（Ａと／Ａ）を前記ラッチ回路の２つの入力端子に入力し、
   前記ラッチ回路が、前記差動の増幅信号（Ａと／Ａ）に応答した、前記外部電源の電圧のレベルの出力信号を出力し、
   該出力信号を、第１のバッファ回路が、前記外部電源の電圧レベルのラッチ回路出力信号（ＩＮＴＤＱ）に変換して半導体メモリの出力端子の近くに設けた第２のバッファ回路まで伝送し、該第２のバッファ回路が、前記ラッチ回路出力信号（ＩＮＴＤＱ）を同じ電圧
   レベルの外部信号（ＤＱＰＡＤ）にして前記出力端子から外部に出力することを特徴とする半導体メモリ。

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