JP3989906B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に係わり、特に内部回路部を内部電源によって駆動し、出力ドライバ部を外部電源で駆動する半導体メモリ回路装置における出力データ電圧レベル変換回路構成に関するものである。

近年、半導体メモリ回路装置は、設計基準の微細化によりメモリセルの耐圧が低くなる傾向にある。このため、一般的な半導体メモリ装置では、内部回路は外部電源（ＥＶＣＣ：External VCC）より低い電圧に内部降圧した内部電源（ＩＶＣＣ：Internal VCC）を使用して動作させ、出力ドライバ部は外部電源ＥＶＣＣを使用して動作させている。こうした半導体メモリ回路装置においては、出力ドライバ部とそれ以外の内部回路とで電圧の異なる電源を使用しているため、内部回路から出力ドライバ部へ読み出しデータを転送する前段でデータ電圧レベルを内部電源電圧レベルから外部電源電圧レベルへ変換する必要がある。データ電圧レベルの変換は、例えば、レベルシフタ回路を使用して電圧レベル変換を行っている。
なお、本出願に関連する先行技術文献としては以下のようなものがある。
特開平１０−２８５０１３ 特開平６−１２８７９ 特開平４−２０９３９５

しかしながら、従来の半導体メモリ回路装置は、前述の通り、レベルシフタ回路により内部回路から出力ドライバ部へ読み出しデータを転送する前段に設けたレベルシフタ回路によりデータ電圧レベルを内部電源レベルから外部電源レベルへ変換している。このため、レベルシフタ回路の段数およびレベルシフタ回路特有の動作に起因するデータアクセス遅延を生じている。レベルシフタ回路特有の動作に起因するデータアクセス遅延に対しては、電流を大きくすることで対応することも考えられるが、消費電流の増大あるいは予期しないノイズの発生といった更なるディメリットを生じることにつながってしまう。

また、ますます加速する半導体メモリ回路装置の高集積化に対応していくために、出力ドライバ部前段に設けられたレベルシフタ回路を省いた半導体メモリ回路装置構成を実現することは、チップスペース確保につながるという点においても非常に期待されている。

上記の課題を解決するために、本発明の半導体集積回路装置は、外部電源電圧を有する外部電源と、この外部電源電圧より低い電圧に内部降圧した内部電源電圧を有する内部電源とで動作する半導体集積回路において、少なくともメモリセルを含み、内部電源を使って動作する内部回路と、内部電源を使って動作するとともにメモリセルから読み出されたデータ信号を受け取り増幅する内部電源動作差動型アンプと、外部電源を使って動作し内部電源動作差動型アンプから出力された内部電源電圧レベルのデータ信号を受け取り増幅して外部電源電圧レベルの出力信号を生成する外部電源動作差動型アンプと、外部電源を使って動作するとともに外部電源電圧レベルのデータ信号を出力する出力ドライバとから構成したものである。

本発明によれば、出力ドライバ部前段に設けられたレベルシフタ回路を省いた半導体メモリ回路装置構成を実現することができる。この結果、メモリ回路におけるデータアクセス動作を高速化することができるとともに、レベルシフタ回路レスによるチップスペース確保が期待できる。また、他の発明によれば、消費電流の低減やノイズ等による誤動作を防止することができる。

以下、本発明を実施するための最良の形態について、具体的実施の形態をもとに説明する。
第１の実施の形態
図１は、本発明の第１の実施形態を示す回路図である。図２は、本発明の第１の実施形態の動作を示すタイミングチャートである。図１に示す半導体メモリ回路は、図示しないカラム線の選択によりメモリセルからデータバス１上に読み出されたデータの増幅を行うカレントミラー型アンプ２と、カレントミラー型アンプ２から出力されたデータを更に増幅する差動アンプ３と、差動アンプ３から出力されたデータをデータラッチ信号ＤＡＴＡＬに応じてラッチするデータラッチ回路４と、データラッチ回路４から出力されたデータを外部へ出力する出力ドライバ５とから構成されている。

カレントミラー型アンプ２は内部電源ＩＶＣＣを電源として使用し、リードアンプアクティブ信号ＲＡＣに応じてデータバス１上のノードｎ１、ｎ１Ｂに現れるデータを増幅する。差動アンプ３は４つのＰＭＯＳトランジスタＰ１〜Ｐ４と３つのＮＭＯＳトランジスタＮ１〜Ｎ３、そして２つのインバータＭ１、Ｍ２とから構成され、外部電源ＥＶＣＣを電源として使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカレントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータを増幅する。差動アンプ３の使用する電源が外部電源ＥＶＣＣであるため、差動アンプ３の出力ノードｎ４、ｎ４Ｂのデータ電位レベルは外部電源電圧レベル（ＥＶＣＣレベル）の信号に変換されている。

リードアンプアクティブ信号ＲＡＣ、ロウアドレスイネーブル信号ＲＡＥおよびデータラッチ信号ＤＡＴＡＬにおける"Ｈｉｇｈ"レベルは、いずれも外部電源電圧レベル（ＥＶＣＣレベル）を用いる。ロウアドレスイネーブル信号ＲＡＥは、２段のインバータＭ３、Ｍ４を用いてリードアンプアクティブ信号ＲＡＣを遅延させた信号である。

次に、動作について説明する。データバス１上のデータは、カレントミラー型アンプ２において、リードアンプアクティブ信号ＲＡＣが"Ｌｏｗ"レベルから"Ｈｉｇｈ"レベルに変化したことに応じて増幅される。この時、カレントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂは、"Ｈｉｇｈ"レベルおよび"Ｌｏｗ"レベルにそれぞれ分かれ始める。出力ノードｎ２、ｎ２Ｂに現れるデータは、次段の差動アンプ３において、ロウアドレスイネーブル信号ＲＡＥが"Ｌｏｗ"レベルから"Ｈｉｇｈ"レベルに変化したことに応じてさらに増幅され、インバータＭ２から出力される。次段のデータラッチ回路４では、ワンショットパルス信号であるデータラッチ信号ＤＡＴＡＬが"Ｌｏｗ"レベルから"Ｈｉｇｈ"レベルに変化したことに応じて差動アンプ３の出力ノード４ｎに現れるデータはラッチされる。そして、データラッチ回路４の出力データは次段の出力ドライバ５から外部へ出力される。

本実施形態では、初段のカレントミラー型アンプ２には内部電源ＩＶＣＣを使用し、次段の差動アンプ３には外部電源ＥＶＣＣを使用する構成としたため、従来、出力ドライバ部前段に設けられていたレベルシフタ回路を省いた半導体メモリ回路装置構成を実現することができる。この結果、半導体メモリ回路のデータアクセス動作を高速化することができる。

第２の実施形態
図３は、本発明の第２の実施形態を示す回路図である。第１の実施形態との違いは、次の点にある。差動アンプ１３を構成するグランド電圧ＶＳＳ側のＮＭＯＳトランジスタＮ３をＮ４、Ｎ５に２分割した点。ＮＭＯＳトランジスタＮ４の制御ゲートに差動アンプ１３の出力に基づく信号を、ＮＭＯＳトランジスタＮ５の制御ゲートにロウアドレスイネーブル信号ＲＡＥをそれぞれ入力する制御回路１６を設けた点にある。この制御回路１６は、ＮＭＯＳトランジスタＮ４、Ｎ５の導通／非導通の切り換えを制御する。

本実施形態における半導体メモリ回路は、差動アンプ１３へ制御回路１６を接続した以外は、第１の実施形態で説明した図１と同じ構成であるため、同一の符号を付するとともにその説明は省略する。差動アンプ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ５、そして２つのインバータＭ１、Ｍ２とから構成されている。差動アンプ１３は、外部電源ＥＶＣＣを電源として使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカレントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータを増幅する。差動アンプ１３の使用する電源が外部電源ＥＶＣＣであるため、差動アンプ１３の出力ノードｎ４、ｎ６のデータ電位レベルは外部電源電圧レベル（ＥＶＣＣレベル）の信号に変換されている。

制御回路１６は、リードアンプアクティブ信号ＲＡＣからロウアドレスイネーブル信号ＲＡＥを作成出力するための２段のインバータＭ３、Ｍ４と、差動アンプ１３の２つの出力ノードｎ４、ｎ６にそれぞれ現れる２つの信号とインバータＭ３の出力ノードｎ７に現れる信号を入力とする３入力ＮＯＲ回路Ｍ５とから構成される。３入力ＮＯＲ回路Ｍ５の出力側はＮＭＯＳトランジスタＮ４の制御ゲートに接続され、インバータＭ４の出力側（ロウアドレスイネーブル信号ＲＡＥ）がＮＭＯＳトランジスタＮ５の制御ゲートに接続されている。

次に、第２の実施形態の動作を説明する。第１の実施形態の動作と重複する説明は省略し、第２の実施形態の特徴部分である差動アンプ１３の動作を説明する。図４は、本発明の第２の実施形態の動作を示すタイミングチャートである。リードアンプアクティブ信号ＲＡＣが"Ｌｏｗ"レベルの時（差動アンプ１３が非動作時）は、インバータＭ３の出力ノードｎ７が"Ｈｉｇｈ"レベルであるため３入力ＮＯＲ回路Ｍ５の出力ノードｎ８は"Ｌｏｗ"レベルとなる。よって、ＮＭＯＳトランジスタＮ４、Ｎ５はいずれもオフしている。一方、リードアンプアクティブ信号ＲＡＣが"Ｈｉｇｈ"レベルの時（差動アンプ１３が動作時）は、インバータＭ３の出力ノードｎ７が"Ｌｏｗ"レベル、また、差動アンプ１３の動作開始時において出力ノードｎ４、ｎ６はいずれも"Ｌｏｗ"レベルであるため３入力ＮＯＲ回路Ｍ５の出力ノードｎ８は"Ｈｉｇｈ"レベルとなる。このとき、ロウアドレスイネーブル信号ＲＡＥも"Ｈｉｇｈ"レベルであるためＮＭＯＳトランジスタＮ４、Ｎ５はいずれもオンする。

その後、差動アンプ１３におけるデータ増幅により、出力ノードｎ４、ｎ６のいずれか一方が"Ｈｉｇｈ"レベルとなる。その結果、３入力ＮＯＲ回路Ｍ５の出力ノードｎ８は"Ｈｉｇｈ"レベルから"Ｌｏｗ"レベルへ遷移するのでＮＭＯＳトランジスタＮ４はオフする。ＮＭＯＳトランジスタＮ４は、リードアンプアクティブ信号ＲＡＣが"Ｌｏｗ"レベルになって一端リセットされ、再度、リードアンプアクティブ信号ＲＡＣが"Ｈｉｇｈ"レベルになるまでオフ状態を維持する。

第１の実施形態と同様、本実施形態で用いるリードアンプアクティブ信号ＲＡＣ、ロウアドレスイネーブル信号ＲＡＥおよびデータラッチ信号ＤＡＴＡＬにおける"Ｈｉｇｈ"レベルは、いずれも外部電源電圧レベル（ＥＶＣＣレベル）を用いる。

本実施形態では、第１の実施形態と同様、半導体メモリ回路のデータアクセス動作を高速化することができるとともに、差動アンプ１３の出力データが確定した時点で差動アンプ１３の消費電流を低減することができる。この利点は、図４からも理解することができる。図４には、従来の差動アンプの活性期間Ａに対して本実施形態における差動アンプ１３の活性期間Ｂが減少していることが示されている。このような差動アンプの活性期間の減少が、消費電流の低減を実現している。また、差動アンプ１３を完全にオフさせない、言い換えれば、差動アンプ１３の内部ノードがフローティング状態にならないので、ノイズ等による誤動作が発生することはない。

第３の実施形態
図５は、本発明の第３の実施形態を示す回路図である。第１の実施形態との違いは次の点にある。差動アンプ２３のグランド電圧ＶＳＳ側にＮＭＯＳトランジスタＮ６、Ｎ７を並列に接続した点。ＮＭＯＳトランジスタＮ６の制御ゲートにバーイン信号ＢＩに基づく信号を、ＮＭＯＳトランジスタＮ７の制御ゲートにロウアドレスイネーブル信号ＲＡＥをそれぞれ入力する制御回路２６を設けた点にある。この制御回路２６は、ＮＭＯＳトランジスタＮ６、Ｎ７の導通／非導通の切り換えを制御する。尚、本実施形態ではグランド電圧ＶＳＳ側に２つのＮＭＯＳトランジスタを並列接続した例を説明するが、決して２つに限定されるものではなく、３つ以上のＮＭＯＳトランジスタ並列接続することが可能である。

本実施形態における半導体メモリ回路は、差動アンプ２３へ制御回路２６を接続した以外は、第１の実施形態で説明した図１と同じ構成であるため、同一の符号を付するとともにその説明は省略する。差動アンプ２３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ６、Ｎ７、そして２つのインバータＭ１、Ｍ２とから構成されている。差動アンプ２３は、外部電源ＥＶＣＣを電源として使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカレントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータを増幅する。差動アンプ１３の使用する電源が外部電源ＥＶＣＣであるため、差動アンプ１３の出力ノードｎ４、ｎ６のデータ電位レベルは外部電源電圧レベル（ＥＶＣＣレベル）の信号に変換されている。

制御回路２６は、リードアンプアクティブ信号ＲＡＣからロウアドレスイネーブル信号ＲＡＥを作成出力するための２段のインバータＭ３、Ｍ４と、バーイン信号ＢＩとインバータＭ３の出力ノードｎ６に現れる信号を入力とする２入力ＮＯＲ回路Ｍ６とから構成される。２入力ＮＯＲ回路Ｍ６の出力側はＮＭＯＳトランジスタＮ６の制御ゲートに接続され、インバータＭ４の出力側（ロウアドレスイネーブル信号ＲＡＥ）がＮＭＯＳトランジスタＮ７の制御ゲートに接続されている。

次に、第２の実施形態の動作を説明する。第１の実施形態の動作と重複する説明は省略し、第２の実施形態の特徴部分であるバーイン試験時における差動アンプ２３の動作を説明する。バーイン試験時には、バーイン信号ＢＩは"Ｌｏｗ"レベルから"Ｈｉｇｈ"レベルへ遷移するため２入力ＮＯＲ回路Ｍ６の出力ノードｎ７は"Ｌｏｗ"レベルとなる。この結果、ＮＭＯＳトランジスタＮ６はオフし電流は流れないので、差動アンプ２３中を流れる電流が絞り込まれ通常動作時より遅い動作となる。バーイン試験とは、半導体デバイスの加速試験の一種であり高温高電圧環境下で比較的ルーズなサイクルで動作させる試験のことである。

本実施形態では、第１の実施形態と同様、半導体メモリ回路のデータアクセス動作を高速化することができるとともに、バーイン試験時には差動アンプ２３中を流れる電流が絞り込まれるため通常動作時に比べゆっくりとした動作が可能となる。この結果、高電圧によるピーク電流の上昇を抑え、バーイン試験時の電源ノイズによるメモリ回路の誤動作を防止することができる。

第１、第２の実施形態と同様、本実施形態で用いるリードアンプアクティブ信号ＲＡＣ、ロウアドレスイネーブル信号ＲＡＥおよびデータラッチ信号ＤＡＴＡＬにおける"Ｈｉｇｈ"レベルは、いずれも外部電源電圧レベル（ＥＶＣＣレベル）を用いる。また、バーイン信号ＢＩの"Ｈｉｇｈ"レベルも外部電源電圧レベル（ＥＶＣＣレベル）を用いる。

尚、第２の実施形態ではＮＭＯＳトランジスタＮ３を２分割した例を説明しているが、決して２分割に限定されるものではなく、３つ以上に分割することが可能である。
また、第３の実施形態ではグランド電圧ＶＳＳ側に２つのＮＭＯＳトランジスタを並列接続した例を説明しているが、決して２つに限定されるものではなく、３つ以上のＮＭＯＳトランジスタ並列接続することが可能である。

本発明の第１の実施形態を示す回路図である。 本発明の第１の実施形態の動作を示すタイミングチャートである。 本発明の第２の実施形態を示す回路図である。 本発明の第２の実施形態の動作を示すタイミングチャートである。 本発明の第３の実施形態を示す回路図である。

符号の説明

１ データバス
２ カレントミラー型アンプ
３、１３、２３ 差動アンプ
４ データラッチ回路
５ 出力ドライバ部
１６、２６ 制御回路

Claims (5)

1. 外部電源電圧を有する外部電源と、この外部電源電圧より低い電圧に内部降圧した内部電源電圧を有する内部電源とで動作する半導体集積回路において、
   少なくともメモリセルを含み、前記内部電源を使って動作する内部回路と、
   前記内部電源を使って動作するとともに前記メモリセルから読み出されたデータ信号を受け取り増幅する内部電源動作差動型アンプと、
   前記外部電源を使って動作し前記内部電源動作差動型アンプから出力された内部電源電圧レベルのデータ信号を受け取り増幅して外部電源電圧レベルの出力信号を生成する外部電源動作差動型アンプと、
   前記外部電源を使って動作するとともに前記外部電源電圧レベルのデータ信号を出力する出力ドライバとから構成される半導体集積回路装置。
2. 第１の電源電圧を供給する第１電源供給手段と、
   第２の電源電圧を供給する第２電源供給手段と、
   前記第１の電源電圧より低い電圧に降圧された第３の電源電圧を供給する第３電源供給手段と、
   前記第２及び第３電源供給手段に接続された内部回路と、
   前記第２及び第３電源供給手段に接続され、メモリセルから読み出されたデータ信号を受け取り増幅する内部電源動作差動型アンプと、
   前記第１及び第２電源供給手段に接続され、前記内部電源動作差動型アンプから出力された前記第３の電源電圧レベルのデータ信号を受け取り増幅するとともに前記第１の電源電圧レベルに変換する外部電源動作差動型アンプと、
   前記第１及び第２電源供給手段に接続され、前記第１または第２の電源電圧レベルのデータ信号を出力する出力ドライバとから構成される半導体集積回路装置。
3. 外部電源と、この外部電源電圧より低い電圧に内部降圧した内部電源電圧を有する内部電源とで動作する半導体集積回路において、
   少なくともメモリセルを含み、前記内部電源を使って動作する内部回路と、
   前記内部電源を使って動作するとともに前記メモリセルから読み出されたデータ信号を受け取り増幅する内部電源動作差動型アンプと、
   前記外部電源とグランド間に接続され、前記内部電源動作差動型アンプから出力された前記内部電源電圧レベルのデータ信号を受け取り増幅するとともに前記外部電源電圧レベルに変換する外部電源動作差動型アンプと、
   前記外部電源を使って動作するとともに前記外部電源電圧レベルのデータ信号を出力する出力ドライバと、
   前記外部電源動作差動型アンプの出力と活性化信号に応じて、前記外部電源動作差動型アンプのグランド側のＭＯＳトランジスタの導通／非導通を切り換える制御回路とから構成される半導体集積回路装置。
4. 前記内部電源動作差動型アンプは、リードアンプアクティブ信号に応じてデータの増幅を行うことを特徴とする請求項１ないし３記載の半導体集積回路装置。
5. 前記外部電源動作差動型アンプは、ロウアドレスイネーブル信号に応じてデータの増幅を行うことを特徴とする請求項１ないし３記載の半導体集積回路装置。

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