JPH08171438A - バスシステム及びバスセンスアンプ - Google Patents
バスシステム及びバスセンスアンプInfo
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- JPH08171438A JPH08171438A JP6316641A JP31664194A JPH08171438A JP H08171438 A JPH08171438 A JP H08171438A JP 6316641 A JP6316641 A JP 6316641A JP 31664194 A JP31664194 A JP 31664194A JP H08171438 A JPH08171438 A JP H08171438A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
- H04L25/0294—Provision for current-mode coupling
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
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- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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Abstract
(57)【要約】
【目的】 プリチャージを応用した高速・低消費電力型
バスシステムの実現。 【構成】 第１ＭＯＳトランジスタＭＮＰのゲート電
極、ドレイン領域及びソース領域にそれぞれプリチャー
ジ信号入力線４、電源電位ＶDD及びバス１を、第２ＭＯ
ＳトランジスタＭＮ１のゲート電極、ドレイン領域及び
ソース領域にそれぞれ電源電位ＶDD、ノードＮ１及びバ
ス１を、第３ＭＯＳトランジスタＭＰ１のゲート電極、
ソース領域及びドレイン領域にそれぞれインバータ３を
介してプリチャージ信号入力線４、電源電位ＶDD及びノ
ードＮ１を接続する。プリチャージ期間中（ＰＣ＝Ｈ）
は、バスＢＵＳの電位は徐々に上昇して両トランジスタ
ＭＮＰ，ＭＮ１はオフする。ＥＶＬ期間（ＰＣ＝Ｌ）
は、レジスタ６からデータが出力されると、バスＢＵＳ
の電位は低下し第２ＭＯＳトランジスタＭＮ１はオンす
る。
バスシステムの実現。 【構成】 第１ＭＯＳトランジスタＭＮＰのゲート電
極、ドレイン領域及びソース領域にそれぞれプリチャー
ジ信号入力線４、電源電位ＶDD及びバス１を、第２ＭＯ
ＳトランジスタＭＮ１のゲート電極、ドレイン領域及び
ソース領域にそれぞれ電源電位ＶDD、ノードＮ１及びバ
ス１を、第３ＭＯＳトランジスタＭＰ１のゲート電極、
ソース領域及びドレイン領域にそれぞれインバータ３を
介してプリチャージ信号入力線４、電源電位ＶDD及びノ
ードＮ１を接続する。プリチャージ期間中（ＰＣ＝Ｈ）
は、バスＢＵＳの電位は徐々に上昇して両トランジスタ
ＭＮＰ，ＭＮ１はオフする。ＥＶＬ期間（ＰＣ＝Ｌ）
は、レジスタ６からデータが出力されると、バスＢＵＳ
の電位は低下し第２ＭＯＳトランジスタＭＮ１はオンす
る。
Description
【０００１】
【産業上の利用分野】この発明は、バスシステム又はバ
スセンスアンプに関するものである。
スセンスアンプに関するものである。
【０００２】
【従来の技術】図２１に、従来のバスセンスアンプを示
す。これは、１９９４年５月のCustomIntegrated Circu
its Conference におけるProceeding pp.637-640に開示
されたものである。このバスセンスアンプは、電流検出
型であり、データ・レジスタの出力にそのゲート電極が
接続されたＮＭＯＳトランジスタがオンして、ダイオー
ド接続されたＰＭＯＳトランジスタを流れる電流が上記
ＮＭＯＳトランジスタを介してグランドへ流れると、こ
の電流をＰＭＯＳカレントミラーで高速に検出して電圧
に変換するものである。より正確には、データ・レジス
タ側のＮＭＯＳトランジスタのゲート幅をＷとすると、
ゲート幅がＷとＷ／２にそれぞれ対応する駆動力を有す
るトランジスタの両電流をＰＭＯＳカレント・ミラーで
比較していることになる。
す。これは、１９９４年５月のCustomIntegrated Circu
its Conference におけるProceeding pp.637-640に開示
されたものである。このバスセンスアンプは、電流検出
型であり、データ・レジスタの出力にそのゲート電極が
接続されたＮＭＯＳトランジスタがオンして、ダイオー
ド接続されたＰＭＯＳトランジスタを流れる電流が上記
ＮＭＯＳトランジスタを介してグランドへ流れると、こ
の電流をＰＭＯＳカレントミラーで高速に検出して電圧
に変換するものである。より正確には、データ・レジス
タ側のＮＭＯＳトランジスタのゲート幅をＷとすると、
ゲート幅がＷとＷ／２にそれぞれ対応する駆動力を有す
るトランジスタの両電流をＰＭＯＳカレント・ミラーで
比較していることになる。
【０００３】よって、データレジスタの内容が０である
ときは、電流が幅ＷのＮＭＯＳトランジスタを介して流
れており、このときは、ゲート幅Ｗのトランジスタとゲ
ート幅Ｗ／２のトランジスタを流れる両電流を比較し
て、出力はＬレベルとなる。それに対して、データレジ
スタの内容が１の場合では、入力側には電流が流れない
ため、電流無しとゲート幅Ｗ／２のトランジスタによる
電流とを比較して、出力はＨレベルとなる。
ときは、電流が幅ＷのＮＭＯＳトランジスタを介して流
れており、このときは、ゲート幅Ｗのトランジスタとゲ
ート幅Ｗ／２のトランジスタを流れる両電流を比較し
て、出力はＬレベルとなる。それに対して、データレジ
スタの内容が１の場合では、入力側には電流が流れない
ため、電流無しとゲート幅Ｗ／２のトランジスタによる
電流とを比較して、出力はＨレベルとなる。
【０００４】このバスセンスアンプでは、バスＢＵＳの
振幅はＮＭＯＳトランジスタによってプルアップされて
いるので、プリチャージ期間中、その振幅は（Ｖｄｄ-
Ｖｔｈ）となって通常のＣＭＯＳ回路のハイ・レベルで
あるＶｄｄまで上昇しない。よって、高速で且つ低消費
電力なバス・システムが実現されている。ここに、Ｖｄ
ｄは電源電圧、ＶｔｈはＮＭＯＳトランジスタの閾値で
ある。
振幅はＮＭＯＳトランジスタによってプルアップされて
いるので、プリチャージ期間中、その振幅は（Ｖｄｄ-
Ｖｔｈ）となって通常のＣＭＯＳ回路のハイ・レベルで
あるＶｄｄまで上昇しない。よって、高速で且つ低消費
電力なバス・システムが実現されている。ここに、Ｖｄ
ｄは電源電圧、ＶｔｈはＮＭＯＳトランジスタの閾値で
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、図２１
に示した従来のバスセンスアンプの回路は、図２１の右
側のパスに貫通電流が流れるという点と、更に、入力側
にも貫通電流が流れるという点により、ＢＵＳ振幅を下
げて低消費電力化を図った点を打ち消してしまうという
問題点を有している。
に示した従来のバスセンスアンプの回路は、図２１の右
側のパスに貫通電流が流れるという点と、更に、入力側
にも貫通電流が流れるという点により、ＢＵＳ振幅を下
げて低消費電力化を図った点を打ち消してしまうという
問題点を有している。
【０００６】具体的には、このＰＭＯＳカレントミラー
型バスセンスアンプによれば、レジスタ側から電流が引
かれると、ＥＶＬ期間中にＤＣ電流が流れる構造になっ
ているため、１アンプあたり、０．５ｍＡの電流を消費
していた。
型バスセンスアンプによれば、レジスタ側から電流が引
かれると、ＥＶＬ期間中にＤＣ電流が流れる構造になっ
ているため、１アンプあたり、０．５ｍＡの電流を消費
していた。
【０００７】この発明は、かかる問題点を克服すべくな
されたものであり、その第１の目的は、高速動作かつ低
消費電力なバスシステムないしバスセンスアンプを実現
することにある。更に、その第２の目的は、電源ノイズ
による影響の少ない、高確度のバスシステムないしバス
センスアンプの実現を図ることである。加えて、その第
３の目的は、レイアウト面積の小さなバスシステムない
しバスセンスアンプを実現することにある。更にその第
４の目的は、プリチャージによって高められたバス電位
の安定性を図って、動作マージンを高めることにある。
更にその第５の目的は、複数のバスシステムを用いる場
合において、その一部分のバスシステムだけを動作可能
としうるバスシステムの構成を実現することにある。更
にその第６の目的は、バス振幅をさらに低減させてより
一層の低消費電力化を図ることにある。さらにその第７
の目的は、逆にプリディスチャージを利用して、低消費
電力・高速なバスシステムのノイズ・マージンを格段に
増大させることを目的とする。更にその第８の目的は、
バスセンスアンプ自身、様々な論理でセンスイネーブル
可能とすることにある。更にその第９の目的は、貫通電
流の発生を完全に防止可能なバスシステムを実現するこ
とである。更にその第１０の目的は、ラッチ機能をも具
備したバスシステムを実現することにある。
されたものであり、その第１の目的は、高速動作かつ低
消費電力なバスシステムないしバスセンスアンプを実現
することにある。更に、その第２の目的は、電源ノイズ
による影響の少ない、高確度のバスシステムないしバス
センスアンプの実現を図ることである。加えて、その第
３の目的は、レイアウト面積の小さなバスシステムない
しバスセンスアンプを実現することにある。更にその第
４の目的は、プリチャージによって高められたバス電位
の安定性を図って、動作マージンを高めることにある。
更にその第５の目的は、複数のバスシステムを用いる場
合において、その一部分のバスシステムだけを動作可能
としうるバスシステムの構成を実現することにある。更
にその第６の目的は、バス振幅をさらに低減させてより
一層の低消費電力化を図ることにある。さらにその第７
の目的は、逆にプリディスチャージを利用して、低消費
電力・高速なバスシステムのノイズ・マージンを格段に
増大させることを目的とする。更にその第８の目的は、
バスセンスアンプ自身、様々な論理でセンスイネーブル
可能とすることにある。更にその第９の目的は、貫通電
流の発生を完全に防止可能なバスシステムを実現するこ
とである。更にその第１０の目的は、ラッチ機能をも具
備したバスシステムを実現することにある。
【０００８】
【課題を解決するための手段】請求項１に係る発明は、
バスと、第１期間及び第２期間内はそれぞれ第１レベル
及び第２レベルにあり、前記第１期間と前記第２期間と
を交互に繰返すプリチャージ信号を入力するプリチャー
ジ信号入力線と、前記第２期間内にレベル変化を起こす
制御信号を入力する制御信号入力線と、前記バスと前記
制御信号入力線とに接続され、前記制御信号のレベル変
化に応じて、保持するデータ信号を出力して前記バスの
電位を前記第２レベルに変化させるデータ保持部と、出
力線と、前記第１レベルにある第１、第２及び第３電源
線と、そのゲート電極線、その一方の半導体領域及びそ
の他方の半導体領域がそれぞれ前記プリチャージ信号入
力線、第１電源線、バスに接続された第１ＭＯＳトラン
ジスタと、そのゲート電極、その一方の半導体領域及び
その他方の半導体領域がそれぞれ前記第２電源線、出力
線、バスに接続された第２ＭＯＳトランジスタと、その
ゲート電極、その一方の半導体領域及びその他方の半導
体領域がそれぞれ前記プリチャージ信号入力線、第３電
源線、出力線に接続された第３ＭＯＳトランジスタとを
備え、前記第１、第２及び第３ＭＯＳトランジスタは、
何れも対応する前記ゲート電極が前記第１レベルにある
ときには論理的にオン可能な特性を有する、バスシステ
ムである。
バスと、第１期間及び第２期間内はそれぞれ第１レベル
及び第２レベルにあり、前記第１期間と前記第２期間と
を交互に繰返すプリチャージ信号を入力するプリチャー
ジ信号入力線と、前記第２期間内にレベル変化を起こす
制御信号を入力する制御信号入力線と、前記バスと前記
制御信号入力線とに接続され、前記制御信号のレベル変
化に応じて、保持するデータ信号を出力して前記バスの
電位を前記第２レベルに変化させるデータ保持部と、出
力線と、前記第１レベルにある第１、第２及び第３電源
線と、そのゲート電極線、その一方の半導体領域及びそ
の他方の半導体領域がそれぞれ前記プリチャージ信号入
力線、第１電源線、バスに接続された第１ＭＯＳトラン
ジスタと、そのゲート電極、その一方の半導体領域及び
その他方の半導体領域がそれぞれ前記第２電源線、出力
線、バスに接続された第２ＭＯＳトランジスタと、その
ゲート電極、その一方の半導体領域及びその他方の半導
体領域がそれぞれ前記プリチャージ信号入力線、第３電
源線、出力線に接続された第３ＭＯＳトランジスタとを
備え、前記第１、第２及び第３ＭＯＳトランジスタは、
何れも対応する前記ゲート電極が前記第１レベルにある
ときには論理的にオン可能な特性を有する、バスシステ
ムである。
【０００９】請求項２に係る発明では、請求項１記載の
バスシステムにおける前記データ保持部が、前記データ
信号を保持するレジスタと、そのゲート電極及びその一
方の半導体領域がそれぞれ前記レジスタの出力及びバス
に接続された第４ＭＯＳトランジスタと、そのゲート電
極、その一方の半導体領域及びその他方の半導体領域が
それぞれ前記制御信号入力線、前記第４ＭＯＳトランジ
スタの他方の半導体領域及びグランド線に接続された第
５ＭＯＳトランジスタとを備えている。
バスシステムにおける前記データ保持部が、前記データ
信号を保持するレジスタと、そのゲート電極及びその一
方の半導体領域がそれぞれ前記レジスタの出力及びバス
に接続された第４ＭＯＳトランジスタと、そのゲート電
極、その一方の半導体領域及びその他方の半導体領域が
それぞれ前記制御信号入力線、前記第４ＭＯＳトランジ
スタの他方の半導体領域及びグランド線に接続された第
５ＭＯＳトランジスタとを備えている。
【００１０】請求項３に係る発明では、請求項１又は２
記載のバスシステムにおいて、前記プリチャージ信号入
力線と前記第３ＭＯＳトランジスタのゲート電極に接続
されたインバータとを更に備えており、前記第１及び第
２ＭＯＳトランジスタは第１チャネル型のＭＯＳトラン
ジスタであり、前記第３ＭＯＳトランジスタは第２チャ
ネル型のＭＯＳトランジスタである。
記載のバスシステムにおいて、前記プリチャージ信号入
力線と前記第３ＭＯＳトランジスタのゲート電極に接続
されたインバータとを更に備えており、前記第１及び第
２ＭＯＳトランジスタは第１チャネル型のＭＯＳトラン
ジスタであり、前記第３ＭＯＳトランジスタは第２チャ
ネル型のＭＯＳトランジスタである。
【００１１】請求項４に係る発明では、請求項１乃至３
の何れかに記載のバスシステムにおいて、（前記第１Ｍ
ＯＳトランジスタの閾値）≦（前記第２ＭＯＳトランジ
スタの閾値）の関係を成立させている。
の何れかに記載のバスシステムにおいて、（前記第１Ｍ
ＯＳトランジスタの閾値）≦（前記第２ＭＯＳトランジ
スタの閾値）の関係を成立させている。
【００１２】請求項５に係る発明では、請求項１乃至３
の何れかに記載のバスシステムにおいて、前記第１ＭＯ
Ｓトランジスタと第２ＭＯＳトランジスタとをレイアウ
ト上隣接して配置している。
の何れかに記載のバスシステムにおいて、前記第１ＭＯ
Ｓトランジスタと第２ＭＯＳトランジスタとをレイアウ
ト上隣接して配置している。
【００１３】請求項６に係る発明では、請求項１記載の
バスシステムにおいて、その一端及び他端がそれぞれ前
記プリチャージ信号入力線及び前記バスに接続され、前
記第２期間内にのみ前記バスの電位を高めるブートスト
ラップ回路を更に備えたものである。
バスシステムにおいて、その一端及び他端がそれぞれ前
記プリチャージ信号入力線及び前記バスに接続され、前
記第２期間内にのみ前記バスの電位を高めるブートスト
ラップ回路を更に備えたものである。
【００１４】請求項７に係る発明では、請求項６記載の
バスシステムにおける前記ブートストラップ回路が、そ
の一端がインバータを介して前記プリチャージ信号入力
線に接続され、その他端が前記バスに接続された容量を
有することとしている。
バスシステムにおける前記ブートストラップ回路が、そ
の一端がインバータを介して前記プリチャージ信号入力
線に接続され、その他端が前記バスに接続された容量を
有することとしている。
【００１５】請求項８に係る発明では、請求項１記載の
バスシステムにおける前記第２電源線が、その一端が前
記プリチャージ信号入力線に接続されたインバータと、
その一端が前記インバータの他端に接続された第１負荷
素子と、前記第１負荷素子の他端と前記第２ＭＯＳトラ
ンジスタのゲート電極とに接続された電圧線とを有して
おり、更に前記第１負荷素子の他端とグランド間とに接
続された第２負荷素子を備えたこととしている。
バスシステムにおける前記第２電源線が、その一端が前
記プリチャージ信号入力線に接続されたインバータと、
その一端が前記インバータの他端に接続された第１負荷
素子と、前記第１負荷素子の他端と前記第２ＭＯＳトラ
ンジスタのゲート電極とに接続された電圧線とを有して
おり、更に前記第１負荷素子の他端とグランド間とに接
続された第２負荷素子を備えたこととしている。
【００１６】請求項９に係る発明では、請求項１記載の
バスシステムにおける前記第２電源線を、所定の期間の
み前記第１レベルにあるセンスイネーブル信号を入力す
る線としている。
バスシステムにおける前記第２電源線を、所定の期間の
み前記第１レベルにあるセンスイネーブル信号を入力す
る線としている。
【００１７】請求項１０に係る発明では、請求項１記載
のバスシステムにおける前記データ保持部が、前記デー
タ信号を保持するレジスタと、そのゲート電極及びソー
ス領域がそれぞれ前記制御信号入力線、前記バスに接続
されたｐチャネルＭＯＳトランジスタと、そのゲート電
極、その一方の半導体領域及びその他方の半導体領域が
それぞれ前記レジスタの出力、前記ｐチャネルＭＯＳト
ランジスタのドレイン領域及びグランドに接続された第
４ＭＯＳトランジスタとを備えている。
のバスシステムにおける前記データ保持部が、前記デー
タ信号を保持するレジスタと、そのゲート電極及びソー
ス領域がそれぞれ前記制御信号入力線、前記バスに接続
されたｐチャネルＭＯＳトランジスタと、そのゲート電
極、その一方の半導体領域及びその他方の半導体領域が
それぞれ前記レジスタの出力、前記ｐチャネルＭＯＳト
ランジスタのドレイン領域及びグランドに接続された第
４ＭＯＳトランジスタとを備えている。
【００１８】請求項１１に係る発明は、バスと、第１期
間及び第２期間内はそれぞれ第１レベル及び第２レベル
にあり、前記第１期間と前記第２期間とを交互に繰返す
プリチャージ信号を入力するプリチャージ信号入力線
と、前記第２期間内にレベル変化を起こす制御信号を入
力する制御信号入力線と、前記バスと前記制御信号入力
線とに接続され、前記制御信号のレベル変化に応じて保
持するデータ信号を出力し、これにより前記バスの電位
を前記第１レベルへ向けて変化させるデータ保持部と、
出力線と、そのゲート電極、その一方の半導体領域及び
その他方の半導体領域がそれぞれ前記プリチャージ信号
入力線、前記バス及びグランド線に接続された第１ＭＯ
Ｓトランジスタと、そのゲート電極、その一方の半導体
領域及びその他方の半導体領域がそれぞれ前記バス、前
記出力線及び前記グランド線に接続された第２ＭＯＳト
ランジスタと、そのゲート電極、その一方の半導体領域
及びその他方の半導体領域がそれぞれ前記プリチャージ
信号入力線、電源電位及び前記出力線に接続された第３
ＭＯＳトランジスタとを備えており、前記第１及び第２
ＭＯＳトランジスタは同一極性のチャネルを有してお
り、前記第１及び第３ＭＯＳトランジスタは前記第１レ
ベルにある前記プリチャージ信号の入力に対しては共に
オン可能な特性を有している。
間及び第２期間内はそれぞれ第１レベル及び第２レベル
にあり、前記第１期間と前記第２期間とを交互に繰返す
プリチャージ信号を入力するプリチャージ信号入力線
と、前記第２期間内にレベル変化を起こす制御信号を入
力する制御信号入力線と、前記バスと前記制御信号入力
線とに接続され、前記制御信号のレベル変化に応じて保
持するデータ信号を出力し、これにより前記バスの電位
を前記第１レベルへ向けて変化させるデータ保持部と、
出力線と、そのゲート電極、その一方の半導体領域及び
その他方の半導体領域がそれぞれ前記プリチャージ信号
入力線、前記バス及びグランド線に接続された第１ＭＯ
Ｓトランジスタと、そのゲート電極、その一方の半導体
領域及びその他方の半導体領域がそれぞれ前記バス、前
記出力線及び前記グランド線に接続された第２ＭＯＳト
ランジスタと、そのゲート電極、その一方の半導体領域
及びその他方の半導体領域がそれぞれ前記プリチャージ
信号入力線、電源電位及び前記出力線に接続された第３
ＭＯＳトランジスタとを備えており、前記第１及び第２
ＭＯＳトランジスタは同一極性のチャネルを有してお
り、前記第１及び第３ＭＯＳトランジスタは前記第１レ
ベルにある前記プリチャージ信号の入力に対しては共に
オン可能な特性を有している。
【００１９】請求項１２に係る発明では、請求項１１記
載のバスシステムにおける前記データ保持部が、前記デ
ータ信号を保持するレジスタと、そのゲート電極及びそ
の一方の半導体領域がそれぞれ前記レジスタの出力線及
び前記電源電位に接続された第５ＭＯＳトランジスタ
と、そのゲート電極、その一方の半導体領域及びその他
方の半導体領域がそれぞれ前記制御信号入力線、前記第
５ＭＯＳトランジスタの他方の半導体領域及び前記バス
に接続された第４ＭＯＳトランジスタとを備えている。
載のバスシステムにおける前記データ保持部が、前記デ
ータ信号を保持するレジスタと、そのゲート電極及びそ
の一方の半導体領域がそれぞれ前記レジスタの出力線及
び前記電源電位に接続された第５ＭＯＳトランジスタ
と、そのゲート電極、その一方の半導体領域及びその他
方の半導体領域がそれぞれ前記制御信号入力線、前記第
５ＭＯＳトランジスタの他方の半導体領域及び前記バス
に接続された第４ＭＯＳトランジスタとを備えている。
【００２０】請求項１３に係る発明では、請求項１１又
は１２記載のバスシステムにおける前記第３ＭＯＳトラ
ンジスタが、インバータを介して前記プリチャージ信号
入力線にそのゲート電極が接続されており、前記第１及
び第２ＭＯＳトランジスタとは異なる極性のチャネルを
有している。
は１２記載のバスシステムにおける前記第３ＭＯＳトラ
ンジスタが、インバータを介して前記プリチャージ信号
入力線にそのゲート電極が接続されており、前記第１及
び第２ＭＯＳトランジスタとは異なる極性のチャネルを
有している。
【００２１】請求項１４に係る発明は、請求項１３記載
のバスシステムにおいて、そのゲート電極、その一方の
半導体領域及びその他方の半導体領域がそれぞれ前記イ
ンバータの出力線、前記第２ＭＯＳトランジスタの前記
他方の半導体領域及び前記グランド線に接続され、前記
第１及び第２ＭＯＳトランジスタと同一極性のチャネル
を有する第６ＭＯＳトランジスタを更に備えている。
のバスシステムにおいて、そのゲート電極、その一方の
半導体領域及びその他方の半導体領域がそれぞれ前記イ
ンバータの出力線、前記第２ＭＯＳトランジスタの前記
他方の半導体領域及び前記グランド線に接続され、前記
第１及び第２ＭＯＳトランジスタと同一極性のチャネル
を有する第６ＭＯＳトランジスタを更に備えている。
【００２２】請求項１５に係る発明は、請求項１１記載
のバスシステムにおいて、前記第２ＭＯＳトランジスタ
の前記他方の半導体領域と前記グランド線との間に接続
され、複数のセンスイネーブル信号が入力するセンスイ
ネーブル手段を更に備えており、前記センスイネーブル
手段は、前記複数のセンスイネーブル信号の論理レベル
の組み合わせに応じて前記第２ＭＯＳトランジスタの前
記他方の半導体領域と前記グランド線とを導通させるも
のである。
のバスシステムにおいて、前記第２ＭＯＳトランジスタ
の前記他方の半導体領域と前記グランド線との間に接続
され、複数のセンスイネーブル信号が入力するセンスイ
ネーブル手段を更に備えており、前記センスイネーブル
手段は、前記複数のセンスイネーブル信号の論理レベル
の組み合わせに応じて前記第２ＭＯＳトランジスタの前
記他方の半導体領域と前記グランド線とを導通させるも
のである。
【００２３】請求項１６に係る発明では、請求項１５記
載のバスシステムにおける前記センスイネーブル手段
が、対応する前記センスイネーブル信号をそのゲート電
極に入力する複数のＭＯＳトランジスタが直列に又は並
列に接続されたＭＯＳツリーを有している。
載のバスシステムにおける前記センスイネーブル手段
が、対応する前記センスイネーブル信号をそのゲート電
極に入力する複数のＭＯＳトランジスタが直列に又は並
列に接続されたＭＯＳツリーを有している。
【００２４】請求項１７に係る発明では、請求項１１記
載のバスシステムにおいて、前記出力線に接続され、前
記プリチャージ信号が前記第２期間から前記第１期間に
移る際に当該第２期間に於ける前記出力線の電位をサン
プリングし、得られた前記出力線の電位を当該第１期間
中保持するラッチ手段を更に備えることとしたものであ
る。
載のバスシステムにおいて、前記出力線に接続され、前
記プリチャージ信号が前記第２期間から前記第１期間に
移る際に当該第２期間に於ける前記出力線の電位をサン
プリングし、得られた前記出力線の電位を当該第１期間
中保持するラッチ手段を更に備えることとしたものであ
る。
【００２５】請求項１８に係る発明では、請求項１７記
載のバスシステムにおける前記ラッチ手段が、そのゲー
ト電極及びその一方の半導体領域がそれぞれ前記出力線
及び前記電源電位に接続された第７ＭＯＳトランジスタ
と、そのゲート電極及びその一方の半導体領域がそれぞ
れ前記インバータの出力線及び前記第７ＭＯＳトランジ
スタの他方の半導体領域に接続された第８ＭＯＳトラン
ジスタと、そのゲート電極、その一方の半導体領域及び
その他方の半導体領域がそれぞれ前記出力線、前記第８
ＭＯＳトランジスタの他方の半導体領域及び前記グラウ
ンド線に接続された第９ＭＯＳトランジスタとを備えて
おり、前記第７ＭＯＳトランジスタは前記第１及び第２
ＭＯＳトランジスタと異なる極性のチャネルを有する一
方、前記第８及び第９ＭＯＳトランジスタは共に前記第
１及び第２ＭＯＳトランジスタと同一極性のチャネルを
有している。
載のバスシステムにおける前記ラッチ手段が、そのゲー
ト電極及びその一方の半導体領域がそれぞれ前記出力線
及び前記電源電位に接続された第７ＭＯＳトランジスタ
と、そのゲート電極及びその一方の半導体領域がそれぞ
れ前記インバータの出力線及び前記第７ＭＯＳトランジ
スタの他方の半導体領域に接続された第８ＭＯＳトラン
ジスタと、そのゲート電極、その一方の半導体領域及び
その他方の半導体領域がそれぞれ前記出力線、前記第８
ＭＯＳトランジスタの他方の半導体領域及び前記グラウ
ンド線に接続された第９ＭＯＳトランジスタとを備えて
おり、前記第７ＭＯＳトランジスタは前記第１及び第２
ＭＯＳトランジスタと異なる極性のチャネルを有する一
方、前記第８及び第９ＭＯＳトランジスタは共に前記第
１及び第２ＭＯＳトランジスタと同一極性のチャネルを
有している。
【００２６】請求項１９に係る発明は、第１期間及び第
２期間内はそれぞれ第１レベル及び第２レベルにあり、
前記第１期間と前記第２期間とを交互に繰返すプリチャ
ージ信号を入力するプリチャージ信号入力線と、データ
信号を保持するレジスタの前記第２期間内の出力によっ
てその電位が前記第２レベルとされるバスとが入力する
バスセンスアンプにおいて、そのゲート電極及びその一
方の半導体領域がそれぞれ前記プリチャージ信号入力線
及び前記バスに接続され、前記第１レベルにある前記プ
リチャージ信号によってその導通が制御される第１極性
の第１ＭＯＳトランジスタと、その一方の半導体領域が
前記バスに接続され且つそのゲート電極にはオン可能な
レベルの電位が印加された、前記第１極性を有する第２
ＭＯＳトランジスタと、前記プリチャージ信号入力線に
接続されたインバータと、そのゲート電極、その一方の
半導体領域及びその他方の半導体領域がそれぞれ前記イ
ンバータの出力線、電源電位、及び前記第２ＭＯＳトラ
ンジスタの他方の半導体領域に接続され、前記第１極性
と異なる第２極性の第３ＭＯＳトランジスタとを、備え
たバスセンスアンプである。
２期間内はそれぞれ第１レベル及び第２レベルにあり、
前記第１期間と前記第２期間とを交互に繰返すプリチャ
ージ信号を入力するプリチャージ信号入力線と、データ
信号を保持するレジスタの前記第２期間内の出力によっ
てその電位が前記第２レベルとされるバスとが入力する
バスセンスアンプにおいて、そのゲート電極及びその一
方の半導体領域がそれぞれ前記プリチャージ信号入力線
及び前記バスに接続され、前記第１レベルにある前記プ
リチャージ信号によってその導通が制御される第１極性
の第１ＭＯＳトランジスタと、その一方の半導体領域が
前記バスに接続され且つそのゲート電極にはオン可能な
レベルの電位が印加された、前記第１極性を有する第２
ＭＯＳトランジスタと、前記プリチャージ信号入力線に
接続されたインバータと、そのゲート電極、その一方の
半導体領域及びその他方の半導体領域がそれぞれ前記イ
ンバータの出力線、電源電位、及び前記第２ＭＯＳトラ
ンジスタの他方の半導体領域に接続され、前記第１極性
と異なる第２極性の第３ＭＯＳトランジスタとを、備え
たバスセンスアンプである。
【００２７】請求項２０に係る発明は、請求項１９記載
のバスセンスアンプにおいて、前記第２ＭＯＳトランジ
スタのゲート電極の電位を前記第１期間に於ける前記第
１ＭＯＳトランジスタのゲート電極の電位よりも下げた
ものである。
のバスセンスアンプにおいて、前記第２ＭＯＳトランジ
スタのゲート電極の電位を前記第１期間に於ける前記第
１ＭＯＳトランジスタのゲート電極の電位よりも下げた
ものである。
【００２８】請求項２１に係る発明は、請求項１９記載
のバスセンスアンプにおいて、前記第１レベルの電圧を
抵抗分割して得られるバイアスを前記第２ＭＯＳトラン
ジスタのゲート電極に印加するものである。
のバスセンスアンプにおいて、前記第１レベルの電圧を
抵抗分割して得られるバイアスを前記第２ＭＯＳトラン
ジスタのゲート電極に印加するものである。
【００２９】請求項２２に係る発明は、請求項１９記載
のバスセンスアンプにおいて、前記プリチャージ信号入
力線に接続された新たなインバータを介して抵抗分割に
より得られるバイアスを前記第２ＭＯＳトランジスタの
ゲート電極に印加したものである。
のバスセンスアンプにおいて、前記プリチャージ信号入
力線に接続された新たなインバータを介して抵抗分割に
より得られるバイアスを前記第２ＭＯＳトランジスタの
ゲート電極に印加したものである。
【００３０】
【作用】請求項１に係る発明は、第１期間と第２期間と
では、それぞれ次の様な動作を行う。
では、それぞれ次の様な動作を行う。
【００３１】（第１期間） この期間内は、プリチャー
ジ信号は第１レベルにあり、バスシステムはプリチャー
ジ状態となる。即ち、第１及び第３ＭＯＳトランジスタ
は、そのゲート電極に第１レベルのプリチャージ信号が
入力することによりオン状態となる。しかし、第１ＭＯ
Ｓトランジスタのバックゲート効果によって、第１ＭＯ
Ｓトランジスタの他方の半導体領域が接続したバスの電
位は、第１電源線のレベルから第１ＭＯＳトランジスタ
の閾値分を差し引いたレベルにまで上昇する。そして、
このバス電位の上昇は、第２ＭＯＳトランジスタをオフ
状態へと変化させ、その結果、出力線は浮遊状態となっ
てその出力レベルは第１レベルとなる。
ジ信号は第１レベルにあり、バスシステムはプリチャー
ジ状態となる。即ち、第１及び第３ＭＯＳトランジスタ
は、そのゲート電極に第１レベルのプリチャージ信号が
入力することによりオン状態となる。しかし、第１ＭＯ
Ｓトランジスタのバックゲート効果によって、第１ＭＯ
Ｓトランジスタの他方の半導体領域が接続したバスの電
位は、第１電源線のレベルから第１ＭＯＳトランジスタ
の閾値分を差し引いたレベルにまで上昇する。そして、
このバス電位の上昇は、第２ＭＯＳトランジスタをオフ
状態へと変化させ、その結果、出力線は浮遊状態となっ
てその出力レベルは第１レベルとなる。
【００３２】（第２期間） この期間内に、データ信号
がバスシステムより出力される。即ち、第２期間に入っ
た後に制御信号がレベル変化を起こすと、データ保持部
がデータ信号を出力する。これによってデータ保持部は
バス電位を第１レベルへと変化させる。その結果、第２
ＭＯＳトランジスタは再びオン状態となる。他方、第１
及び第３ＭＯＳトランジスタはいずれもオフしている。
従って、出力線は、第２ＭＯＳトランジスタを介して第
２レベルにあるバスと導通し、出力線のレベルは第２レ
ベルとなる。
がバスシステムより出力される。即ち、第２期間に入っ
た後に制御信号がレベル変化を起こすと、データ保持部
がデータ信号を出力する。これによってデータ保持部は
バス電位を第１レベルへと変化させる。その結果、第２
ＭＯＳトランジスタは再びオン状態となる。他方、第１
及び第３ＭＯＳトランジスタはいずれもオフしている。
従って、出力線は、第２ＭＯＳトランジスタを介して第
２レベルにあるバスと導通し、出力線のレベルは第２レ
ベルとなる。
【００３３】請求項２に係る発明では、第２期間におい
て制御信号がレベル変化を起こすと、その変化に応じて
第５ＭＯＳトランジスタがオン状態となる。しかも、第
４ＭＯＳトランジスタは、レジスタが出力するデータ信
号に応じてオン状態となっている。従って、上記制御信
号のレベル変化により、バスとグランド線とが導通し、
バス電位はグランドレベル、つまり第２レベルとなる。
て制御信号がレベル変化を起こすと、その変化に応じて
第５ＭＯＳトランジスタがオン状態となる。しかも、第
４ＭＯＳトランジスタは、レジスタが出力するデータ信
号に応じてオン状態となっている。従って、上記制御信
号のレベル変化により、バスとグランド線とが導通し、
バス電位はグランドレベル、つまり第２レベルとなる。
【００３４】請求項３に係る発明では、プリチャージ信
号が第１レベルにある第１期間では、第３ＭＯＳトラン
ジスタのゲート電極には第２レベルの電圧が印加される
こととなるので、第３ＭＯＳトランジスタは、そのゲー
ト電極には第１レベルの電圧が印加される第１ＭＯＳト
ランジスタと共にオン状態となる。他方、プリチャージ
信号が第２レベルにある第２期間では、第３ＭＯＳトラ
ンジスタのゲート電極には第１レベルの電圧が印加され
ており、第３ＭＯＳトランジスタは第１ＭＯＳトランジ
スタと共にオフしている。
号が第１レベルにある第１期間では、第３ＭＯＳトラン
ジスタのゲート電極には第２レベルの電圧が印加される
こととなるので、第３ＭＯＳトランジスタは、そのゲー
ト電極には第１レベルの電圧が印加される第１ＭＯＳト
ランジスタと共にオン状態となる。他方、プリチャージ
信号が第２レベルにある第２期間では、第３ＭＯＳトラ
ンジスタのゲート電極には第１レベルの電圧が印加され
ており、第３ＭＯＳトランジスタは第１ＭＯＳトランジ
スタと共にオフしている。
【００３５】請求項４に係る発明では、第１期間中に第
２ＭＯＳトランジスタのゲート電極（第１レベルにあ
る）とバスに接続された他方の半導体領域間に加わる電
圧は第１ＭＯＳトランジスタの閾値に相当する値であ
り、（第１ＭＯＳトランジスタの閾値）≦（第２ＭＯＳ
トランジスタの閾値）の関係が成立しているので、第１
期間内に第２ＭＯＳトランジスタはオフ状態へと変化
し、そのオフ状態を維持する。
２ＭＯＳトランジスタのゲート電極（第１レベルにあ
る）とバスに接続された他方の半導体領域間に加わる電
圧は第１ＭＯＳトランジスタの閾値に相当する値であ
り、（第１ＭＯＳトランジスタの閾値）≦（第２ＭＯＳ
トランジスタの閾値）の関係が成立しているので、第１
期間内に第２ＭＯＳトランジスタはオフ状態へと変化
し、そのオフ状態を維持する。
【００３６】請求項５に係る発明では、第１及び第２Ｍ
ＯＳトランジスタが隣接配置されているため、プリチャ
ージ期間中、バス電位は第２ＭＯＳトランジスタをカッ
トオフとするに十分なレベルにまで高められる。
ＯＳトランジスタが隣接配置されているため、プリチャ
ージ期間中、バス電位は第２ＭＯＳトランジスタをカッ
トオフとするに十分なレベルにまで高められる。
【００３７】請求項６に係る発明では、ブートストラッ
プ回路が第２期間中のバス電位を更に高めるので、オフ
状態にある第２ＭＯＳトランジスタがデータ信号の出力
とは無関係にかってにオン状態となるのが一層確実に防
止される。
プ回路が第２期間中のバス電位を更に高めるので、オフ
状態にある第２ＭＯＳトランジスタがデータ信号の出力
とは無関係にかってにオン状態となるのが一層確実に防
止される。
【００３８】請求項７に係る発明では、第１期間中、容
量は充電されず、ブートストラップ回路はバス電位に影
響を及ぼさない。これに対して、第２期間中では、容量
が充電される結果、当該容量において生じた電圧分だけ
バス電位は上昇する。
量は充電されず、ブートストラップ回路はバス電位に影
響を及ぼさない。これに対して、第２期間中では、容量
が充電される結果、当該容量において生じた電圧分だけ
バス電位は上昇する。
【００３９】請求項８に係る発明では、第１期間内は、
インバータによって第２レベルの電圧が第１負荷素子の
一端に印加されるため、第１及び第２負荷素子に電流が
流れない。このため、プリチャージ信号を第１及び第２
負荷素子によって分圧して得られるバイアスはカットさ
れる。他方、第２期間内では、インバータによって第１
レベルの電圧が第１負荷素子の一端に印加され、第１及
び第２負荷素子による分圧によって得られたバイアスが
第２ＭＯＳトランジスタのゲート電極に電圧線を介して
印加される。
インバータによって第２レベルの電圧が第１負荷素子の
一端に印加されるため、第１及び第２負荷素子に電流が
流れない。このため、プリチャージ信号を第１及び第２
負荷素子によって分圧して得られるバイアスはカットさ
れる。他方、第２期間内では、インバータによって第１
レベルの電圧が第１負荷素子の一端に印加され、第１及
び第２負荷素子による分圧によって得られたバイアスが
第２ＭＯＳトランジスタのゲート電極に電圧線を介して
印加される。
【００４０】請求項９に係る発明では、センスイネーブ
ル信号が第１レベルにあるときにのみ、第２ＭＯＳトラ
ンジスタのゲート電位は第１レベルにあり、バスシステ
ムは動作可能となる。
ル信号が第１レベルにあるときにのみ、第２ＭＯＳトラ
ンジスタのゲート電位は第１レベルにあり、バスシステ
ムは動作可能となる。
【００４１】請求項１０に係る発明では、第２期間中、
レジスタの出力するデータ信号によって第４ＭＯＳトラ
ンジスタがオンし、更に制御信号のレベル変化に応じて
ｐチャネルＭＯＳトランジスタがオンする。しかし、ｐ
チャネルＭＯＳトランジスタのバックゲート効果によっ
て、バス電位が当該ｐチャネルＭＯＳトランジスタの閾
値にまで達するとｐチャネルＭＯＳトランジスタはオフ
状態となり、バス電位はもうこれ以上低下しない。これ
により、バス振幅は更に低下する。即ち、バス振幅は、
〔第１レベル−（第１ＭＯＳトランジスタの閾値）−
（ｐチャネルＭＯＳトランジスタの閾値）〕で与えられ
る。
レジスタの出力するデータ信号によって第４ＭＯＳトラ
ンジスタがオンし、更に制御信号のレベル変化に応じて
ｐチャネルＭＯＳトランジスタがオンする。しかし、ｐ
チャネルＭＯＳトランジスタのバックゲート効果によっ
て、バス電位が当該ｐチャネルＭＯＳトランジスタの閾
値にまで達するとｐチャネルＭＯＳトランジスタはオフ
状態となり、バス電位はもうこれ以上低下しない。これ
により、バス振幅は更に低下する。即ち、バス振幅は、
〔第１レベル−（第１ＭＯＳトランジスタの閾値）−
（ｐチャネルＭＯＳトランジスタの閾値）〕で与えられ
る。
【００４２】請求項１１に係る発明では、バスシステム
は、第１期間および第２期間中、次の様に動作する。
は、第１期間および第２期間中、次の様に動作する。
【００４３】（第１期間） プリチャージ信号が第１レ
ベルにあるため、第１及び第３ＭＯＳトランジスタはオ
ン状態となる。このとき、第１ＭＯＳトランジスタの他
方の半導体領域がグランド線に接続されているため、そ
の一方の半導体領域に接続されたバスの電位もグランド
レベルとなる。従って、第２ＭＯＳトランジスタもま
た、第１ＭＯＳトランジスタと同様にオフし、出力線の
レベルはＨレベルとなる。
ベルにあるため、第１及び第３ＭＯＳトランジスタはオ
ン状態となる。このとき、第１ＭＯＳトランジスタの他
方の半導体領域がグランド線に接続されているため、そ
の一方の半導体領域に接続されたバスの電位もグランド
レベルとなる。従って、第２ＭＯＳトランジスタもま
た、第１ＭＯＳトランジスタと同様にオフし、出力線の
レベルはＨレベルとなる。
【００４４】（第２期間） プリチャージ信号は第２レ
ベルとなり、第１及び第３ＭＯＳトランジスタはオフす
る。一方、第２ＭＯＳトランジスタは、データ保持部が
動作しない限りはオフしたままであり、出力線のレベル
もＨレベルのままとなる。しかし、データ保持部が制御
信号のレベル変化に対応して保持するデータ信号を出力
し、これによってバス電位を第１レベルへ向けて上昇さ
せると、バス電位が第２ＭＯＳトランジスタの閾値にま
で上昇した段階で第２ＭＯＳトランジスタはオフからオ
ン状態へ変化する。これにより、出力線はグランド線と
導通して、そのレベルはグランドレベルとなる。
ベルとなり、第１及び第３ＭＯＳトランジスタはオフす
る。一方、第２ＭＯＳトランジスタは、データ保持部が
動作しない限りはオフしたままであり、出力線のレベル
もＨレベルのままとなる。しかし、データ保持部が制御
信号のレベル変化に対応して保持するデータ信号を出力
し、これによってバス電位を第１レベルへ向けて上昇さ
せると、バス電位が第２ＭＯＳトランジスタの閾値にま
で上昇した段階で第２ＭＯＳトランジスタはオフからオ
ン状態へ変化する。これにより、出力線はグランド線と
導通して、そのレベルはグランドレベルとなる。
【００４５】請求項１２に係る発明では、第２期間中、
レジスタの出力を受けて第５ＭＯＳトランジスタはオン
状態となると共に、第４ＭＯＳトランジスタも制御信号
のレベル変化を受けてオンする。そうすると、第１期間
中グランドレベルにあったバス電位は、（電源電位−第
４ＭＯＳトランジスタの閾値）で与えられるレベルへ向
けて上昇する。
レジスタの出力を受けて第５ＭＯＳトランジスタはオン
状態となると共に、第４ＭＯＳトランジスタも制御信号
のレベル変化を受けてオンする。そうすると、第１期間
中グランドレベルにあったバス電位は、（電源電位−第
４ＭＯＳトランジスタの閾値）で与えられるレベルへ向
けて上昇する。
【００４６】請求項１３に係る発明では、第１期間にお
いて第２レベルの信号が第３ＭＯＳトランジスタのゲー
ト電極に入力され、第３ＭＯＳトランジスタは第１及び
第２ＭＯＳトランジスタとは異なる極性のチャネルを有
するため、第３ＭＯＳトランジスタはオン状態となる。
他方、第２期間においては、そのゲート電極に第１レベ
ルの信号が入力されるため、第３ＭＯＳトランジスタは
オフ状態となる。
いて第２レベルの信号が第３ＭＯＳトランジスタのゲー
ト電極に入力され、第３ＭＯＳトランジスタは第１及び
第２ＭＯＳトランジスタとは異なる極性のチャネルを有
するため、第３ＭＯＳトランジスタはオン状態となる。
他方、第２期間においては、そのゲート電極に第１レベ
ルの信号が入力されるため、第３ＭＯＳトランジスタは
オフ状態となる。
【００４７】請求項１４に係る発明では、第６ＭＯＳト
ランジスタは、第１期間中はオフ状態にある。そのた
め、グランドレベルへバス電位をプルダウンさせるのに
時間がかかり、第１及び第２ＭＯＳトランジスタが同時
にオン状態にあるときでも、第２ＭＯＳトランジスタを
介してグランドへ電流が流れることはない。他方、第２
期間では、第６ＭＯＳトランジスタはオンしており、出
力線とグランド線とは導通状態にある。
ランジスタは、第１期間中はオフ状態にある。そのた
め、グランドレベルへバス電位をプルダウンさせるのに
時間がかかり、第１及び第２ＭＯＳトランジスタが同時
にオン状態にあるときでも、第２ＭＯＳトランジスタを
介してグランドへ電流が流れることはない。他方、第２
期間では、第６ＭＯＳトランジスタはオンしており、出
力線とグランド線とは導通状態にある。
【００４８】請求項１５に係る発明では、センスイネー
ブル手段は、複数のセンスイネーブル信号の論理レベル
の組合わせに応じて、第２期間中、出力線とグランド線
とを導通させる。
ブル手段は、複数のセンスイネーブル信号の論理レベル
の組合わせに応じて、第２期間中、出力線とグランド線
とを導通させる。
【００４９】請求項１６に係る発明では、ＭＯＳツリー
を構成する複数のＭＯＳトランジスタの各々のオン・オ
フ動作によって、センスイネーブル機能が実現される。
を構成する複数のＭＯＳトランジスタの各々のオン・オ
フ動作によって、センスイネーブル機能が実現される。
【００５０】請求項１７に係る発明では、ラッチ手段
は、第２期間から第１期間へ移る際に出力線の電位をサ
ンプリングして保持する。
は、第２期間から第１期間へ移る際に出力線の電位をサ
ンプリングして保持する。
【００５１】請求項１８に係る発明では、第１期間経過
後にバス電位がグランドレベルにあったときには、それ
に引き続く当該第２期間ではラッチ手段の出力電位は第
２レベルとなる。そして、その次の第１期間でも、第８
ＭＯＳトランジスタがオフするので、出力は依然第２レ
ベルのままとなる。更に次の第２期間で、レジスタが出
力するデータ信号によってバス電位が第１レベルへと変
化すると、出力線のレベルは第２レベルとなり、第７及
び第８ＭＯＳトランジスタがオンする一方、第９ＭＯＳ
トランジスタはオフするので、ラッチ手段の出力レベル
は第１レベルへと変化する。このように、第１期間前の
第２期間における出力レベルが、当該第１期間中保持さ
れている。
後にバス電位がグランドレベルにあったときには、それ
に引き続く当該第２期間ではラッチ手段の出力電位は第
２レベルとなる。そして、その次の第１期間でも、第８
ＭＯＳトランジスタがオフするので、出力は依然第２レ
ベルのままとなる。更に次の第２期間で、レジスタが出
力するデータ信号によってバス電位が第１レベルへと変
化すると、出力線のレベルは第２レベルとなり、第７及
び第８ＭＯＳトランジスタがオンする一方、第９ＭＯＳ
トランジスタはオフするので、ラッチ手段の出力レベル
は第１レベルへと変化する。このように、第１期間前の
第２期間における出力レベルが、当該第１期間中保持さ
れている。
【００５２】請求項１９に係る発明では、プリチャージ
信号が第１期間内にあるときは第１レベルにあり、この
ようなプリチャージ信号が入力すると第１ＭＯＳトラン
ジスタはオンするが、そのバックゲート効果によってバ
ス電位は上昇し、その後第１ＭＯＳトランジスタはオフ
する。これによって、第２ＭＯＳトランジスタは、その
ゲート電極にオン可能なレベルの電位が印加されている
にもかかわらず、オフ状態となる。又、第３ＭＯＳトラ
ンジスタのゲート電極にはインバータによって第２レベ
ルの信号が印加されるため、第２極性の第３ＭＯＳトラ
ンジスタはオン状態にある。従って、第１期間中は、第
３ＭＯＳトランジスタの他方の半導体領域及び第２ＭＯ
Ｓトランジスタの他方の半導体領域のレベルは第１レベ
ルにある。
信号が第１期間内にあるときは第１レベルにあり、この
ようなプリチャージ信号が入力すると第１ＭＯＳトラン
ジスタはオンするが、そのバックゲート効果によってバ
ス電位は上昇し、その後第１ＭＯＳトランジスタはオフ
する。これによって、第２ＭＯＳトランジスタは、その
ゲート電極にオン可能なレベルの電位が印加されている
にもかかわらず、オフ状態となる。又、第３ＭＯＳトラ
ンジスタのゲート電極にはインバータによって第２レベ
ルの信号が印加されるため、第２極性の第３ＭＯＳトラ
ンジスタはオン状態にある。従って、第１期間中は、第
３ＭＯＳトランジスタの他方の半導体領域及び第２ＭＯ
Ｓトランジスタの他方の半導体領域のレベルは第１レベ
ルにある。
【００５３】他方、第２期間ではプリチャージ信号は第
２レベルにあり、この時レジスタよりバスへデータ信号
が出力されると、バス電位は第２レベルへ低下し、第２
ＭＯＳトランジスタはオフからオンへ変化する。この場
合、第１及び第３ＭＯＳトランジスタはオフしている。
従って、第２及び第３ＭＯＳトランジスタの他方の半導
体領域のレベルは第２レベルとなる。
２レベルにあり、この時レジスタよりバスへデータ信号
が出力されると、バス電位は第２レベルへ低下し、第２
ＭＯＳトランジスタはオフからオンへ変化する。この場
合、第１及び第３ＭＯＳトランジスタはオフしている。
従って、第２及び第３ＭＯＳトランジスタの他方の半導
体領域のレベルは第２レベルとなる。
【００５４】請求項２０に係る発明では、第２ＭＯＳト
ランジスタのゲート電位は常に第１期間中の第１ＭＯＳ
トランジスタのゲート電位よりも低く設定されているの
で、オフにある第２ＭＯＳトランジスタがデータ信号と
は無関係にオンに変化するのを防止するためのマージン
が、当該低下した分だけ増大する。
ランジスタのゲート電位は常に第１期間中の第１ＭＯＳ
トランジスタのゲート電位よりも低く設定されているの
で、オフにある第２ＭＯＳトランジスタがデータ信号と
は無関係にオンに変化するのを防止するためのマージン
が、当該低下した分だけ増大する。
【００５５】請求項２１に係る発明では、第１レベルの
電圧よりも抵抗分割した分だけ低い電圧が第２ＭＯＳト
ランジスタのゲート電極に印加されており、従って、上
記低下分だけ、動作マージンが増大する。
電圧よりも抵抗分割した分だけ低い電圧が第２ＭＯＳト
ランジスタのゲート電極に印加されており、従って、上
記低下分だけ、動作マージンが増大する。
【００５６】請求項２２に係る発明では、第１期間中
は、インバータの存在によって抵抗分割中に電流が流れ
ないので、バイアスの印加がダイナミックにカットされ
る。
は、インバータの存在によって抵抗分割中に電流が流れ
ないので、バイアスの印加がダイナミックにカットされ
る。
【００５７】
（実施例１） 図１は、この発明の第１実施例としての
バスシステム１０の構成を示す回路図である。同図に示
す通り、バスシステム１０は、バス１（ＢＵＳとも記
す）と、バス１に接続された複数のデータ保持部１４
（１４’）と、バスセンスアンプ２とに大別される。各
部２，１４（１４’）の構成は、次の通りである。
バスシステム１０の構成を示す回路図である。同図に示
す通り、バスシステム１０は、バス１（ＢＵＳとも記
す）と、バス１に接続された複数のデータ保持部１４
（１４’）と、バスセンスアンプ２とに大別される。各
部２，１４（１４’）の構成は、次の通りである。
【００５８】先ず、プリチャージ信号入力線４は、プリ
チャージ信号ＰＣをバスセンスアンプ２に入力する。こ
こに、プリチャージ信号ＰＣは、第１期間（プリチャー
ジ期間）内ではＨｉｇｈレベル（第１レベル：以後Ｈレ
ベルと略す）にあり、それに引き継ぐ第２期間（ＥＶＬ
期間）内ではＬｏｗレベル（第２レベル：以後Ｌレベル
と略す）にある信号であり、第１期間と第２期間、従っ
てＨレベルとＬレベルとを交互に繰り返す信号である。
チャージ信号ＰＣをバスセンスアンプ２に入力する。こ
こに、プリチャージ信号ＰＣは、第１期間（プリチャー
ジ期間）内ではＨｉｇｈレベル（第１レベル：以後Ｈレ
ベルと略す）にあり、それに引き継ぐ第２期間（ＥＶＬ
期間）内ではＬｏｗレベル（第２レベル：以後Ｌレベル
と略す）にある信号であり、第１期間と第２期間、従っ
てＨレベルとＬレベルとを交互に繰り返す信号である。
【００５９】バスセンスアンプ２は、ノードＮ０におい
てプリチャージ信号入力線４に接続されたインバータ３
と、そのインバータ３の出力線がゲート電極線となるｐ
チャネルＭＯＳトランジスタＭＰ１（第２チャネル型な
いし第２極性のＭＯＳトランジスタに該当）と、そのゲ
ート電極がノードＮ０において直接プリチャージ信号入
力線４に接続されたソースフォロアのｎチャネルＭＯＳ
トランジスタＭＮＰ（第１チャネル型ないし第１極性の
ＭＯＳトランジスタ）と、ｎチャネルＭＯＳトランジス
タＭＮ１とを有する。そして、ｎチャネルＭＯＳトラン
ジスタＭＮＰ（以後、第１ＭＯＳトランジスタと称す）
については、そのドレイン領域（一方の半導体領域）が
電源電位ＶDDにある第１電源線１３ａに、他方の半導体
領域であるソース領域がバス１に、各々接続されてい
る。又、ｎチャネルＭＯＳトランジスタＭＮ１（以後、
第２ＭＯＳトランジスタと称す）については、そのゲー
ト電極が第２電源線１３ｂに、そのドレイン領域がノー
ドＮ１を介して出力線１２に、そのソース領域がバス１
に、各々接続されている。このように、第２ＭＯＳトラ
ンジスタＭＮ１のゲート電極には、オン可能なレベルの
電位が印加されていると言える。更に、ｐチャネルＭＯ
ＳトランジスタＭＰ１（以後、第３ＭＯＳトランジスタ
と称す）については、そのソース領域（一方の半導体領
域）が第３電源線１３Ｃに、そのドレイン領域がノード
Ｎ１を介して出力線１２に、各々接続されている。
てプリチャージ信号入力線４に接続されたインバータ３
と、そのインバータ３の出力線がゲート電極線となるｐ
チャネルＭＯＳトランジスタＭＰ１（第２チャネル型な
いし第２極性のＭＯＳトランジスタに該当）と、そのゲ
ート電極がノードＮ０において直接プリチャージ信号入
力線４に接続されたソースフォロアのｎチャネルＭＯＳ
トランジスタＭＮＰ（第１チャネル型ないし第１極性の
ＭＯＳトランジスタ）と、ｎチャネルＭＯＳトランジス
タＭＮ１とを有する。そして、ｎチャネルＭＯＳトラン
ジスタＭＮＰ（以後、第１ＭＯＳトランジスタと称す）
については、そのドレイン領域（一方の半導体領域）が
電源電位ＶDDにある第１電源線１３ａに、他方の半導体
領域であるソース領域がバス１に、各々接続されてい
る。又、ｎチャネルＭＯＳトランジスタＭＮ１（以後、
第２ＭＯＳトランジスタと称す）については、そのゲー
ト電極が第２電源線１３ｂに、そのドレイン領域がノー
ドＮ１を介して出力線１２に、そのソース領域がバス１
に、各々接続されている。このように、第２ＭＯＳトラ
ンジスタＭＮ１のゲート電極には、オン可能なレベルの
電位が印加されていると言える。更に、ｐチャネルＭＯ
ＳトランジスタＭＰ１（以後、第３ＭＯＳトランジスタ
と称す）については、そのソース領域（一方の半導体領
域）が第３電源線１３Ｃに、そのドレイン領域がノード
Ｎ１を介して出力線１２に、各々接続されている。
【００６０】尚、インバータ３と第３ＭＯＳトランジス
タＭＰ１との組合わせに代えて、ｎチャネルＭＯＳトラ
ンジスタを直接第３ＭＯＳトランジスタとして用いても
良い。この場合は、上記ｎチャネルＭＯＳトランジスタ
のゲート電極線はノードＮＯにおいて直接にプリチャー
ジ信号入力線４に、そのドレイン領域（一方の半導体領
域）は第３電源線１３Ｃに、そのソース領域はノードＮ
１を介して出力線１２に、各々接続されることとなる。
タＭＰ１との組合わせに代えて、ｎチャネルＭＯＳトラ
ンジスタを直接第３ＭＯＳトランジスタとして用いても
良い。この場合は、上記ｎチャネルＭＯＳトランジスタ
のゲート電極線はノードＮＯにおいて直接にプリチャー
ジ信号入力線４に、そのドレイン領域（一方の半導体領
域）は第３電源線１３Ｃに、そのソース領域はノードＮ
１を介して出力線１２に、各々接続されることとなる。
【００６１】他面、図１で用いられている第３ＭＯＳト
ランジスタＭＰ１のゲート電極線は、インバータ３を包
含したゲート電極線として理解することもできる。この
ように理解した場合には、第１〜第３ＭＯＳトランジス
タは、いずれも、プリチャージ信号入力線４がＨレベル
にあるときに論理的にオン可能なタイプのＭＯＳトラン
ジスタとして把握することができる。
ランジスタＭＰ１のゲート電極線は、インバータ３を包
含したゲート電極線として理解することもできる。この
ように理解した場合には、第１〜第３ＭＯＳトランジス
タは、いずれも、プリチャージ信号入力線４がＨレベル
にあるときに論理的にオン可能なタイプのＭＯＳトラン
ジスタとして把握することができる。
【００６２】又、第１〜第３電源線１３ａ〜１３ｃは、
いずれも外部電源電位ＶDD（第１レベルに相当）に接続
されており、第１レベルにある電位をそれぞれ第１〜第
３ＭＯＳトランジスタＭＮＰ，ＭＮ１，ＭＰ１のゲート
電極に供給する。
いずれも外部電源電位ＶDD（第１レベルに相当）に接続
されており、第１レベルにある電位をそれぞれ第１〜第
３ＭＯＳトランジスタＭＮＰ，ＭＮ１，ＭＰ１のゲート
電極に供給する。
【００６３】一方、データ保持部１４（１４’）は、デ
ータ信号を保持するレジスタ６（６’）（その出力は、
インバータ付）と、そのゲート電極が当該レジスタ６
（６’）の出力に、ドレイン領域（一方の半導体領域）
がバス１に各々接続されたｎチャネルＭＯＳトランジス
タ７（７’）（第４ＭＯＳトランジスタ）と、そのゲー
ト電極が制御信号入力線５（５’）に、そのドレイン領
域（一方の半導体領域）が第４ＭＯＳトランジスタ７
（７’）のソース領域に、そのソース領域がグランド
に、各々接続されたｎチャネルＭＯＳトランジスタ８
（８’）（第５ＭＯＳトランジスタ）とを有する。上述
の制御信号入力線５，５’は、各々、上記第２期間中に
ＬレベルからＨレベルへのレベル変化を起こす制御信号
ＣＮＴ１，ＣＮＴ２（両者を総称して、制御信号ＣＮＴ
として表わす）を、第５ＭＯＳトランジスタ８，８’の
ゲート電極に入力する。
ータ信号を保持するレジスタ６（６’）（その出力は、
インバータ付）と、そのゲート電極が当該レジスタ６
（６’）の出力に、ドレイン領域（一方の半導体領域）
がバス１に各々接続されたｎチャネルＭＯＳトランジス
タ７（７’）（第４ＭＯＳトランジスタ）と、そのゲー
ト電極が制御信号入力線５（５’）に、そのドレイン領
域（一方の半導体領域）が第４ＭＯＳトランジスタ７
（７’）のソース領域に、そのソース領域がグランド
に、各々接続されたｎチャネルＭＯＳトランジスタ８
（８’）（第５ＭＯＳトランジスタ）とを有する。上述
の制御信号入力線５，５’は、各々、上記第２期間中に
ＬレベルからＨレベルへのレベル変化を起こす制御信号
ＣＮＴ１，ＣＮＴ２（両者を総称して、制御信号ＣＮＴ
として表わす）を、第５ＭＯＳトランジスタ８，８’の
ゲート電極に入力する。
【００６４】又、容量９，１１は、いずれもＡｌ配線に
よるバス１の浮遊容量である。
よるバス１の浮遊容量である。
【００６５】図１に示したバスセンスアンプ２は、プリ
チャージによるハイインピーダンスと、ＮＭＯＳトラン
ジスタによるレベルシフトを併用したものである。以
下、図２に示すタイミングチャートを基に、バスシステ
ム１０の動作を説明する。
チャージによるハイインピーダンスと、ＮＭＯＳトラン
ジスタによるレベルシフトを併用したものである。以
下、図２に示すタイミングチャートを基に、バスシステ
ム１０の動作を説明する。
【００６６】〔１．プリチャージ信号ＰＣがＨレベルの
ときのプリチャージ状態〕 図２において、時刻ｔ0か
らｔ1までの第１期間はプリチャージ状態であり、プリ
チャージ信号ＰＣがＨレベルにある。このとき、第１及
び第３ＭＯＳトランジスタＭＮＰ及びＭＰ１は共にオン
し、しかも、第１ＭＯＳトランジスタＭＮＰにおけるバ
ックゲート効果によって、バス１上の電位は（ＶDD−Ｖ
th（ＭＮＰ））で与えられる電位までプルアップされ
る。ここで、Ｖth（ＭＮＰ）は、第１ＭＯＳトランジス
タＭＮＰの閾値である。例えば、ＶDD＝３．３Ｖの電源
では、バックゲート効果により、バスＢＵＳの電位は約
２Ｖとなり、低振幅に抑えられる。
ときのプリチャージ状態〕 図２において、時刻ｔ0か
らｔ1までの第１期間はプリチャージ状態であり、プリ
チャージ信号ＰＣがＨレベルにある。このとき、第１及
び第３ＭＯＳトランジスタＭＮＰ及びＭＰ１は共にオン
し、しかも、第１ＭＯＳトランジスタＭＮＰにおけるバ
ックゲート効果によって、バス１上の電位は（ＶDD−Ｖ
th（ＭＮＰ））で与えられる電位までプルアップされ
る。ここで、Ｖth（ＭＮＰ）は、第１ＭＯＳトランジス
タＭＮＰの閾値である。例えば、ＶDD＝３．３Ｖの電源
では、バックゲート効果により、バスＢＵＳの電位は約
２Ｖとなり、低振幅に抑えられる。
【００６７】これにより、第２ＭＯＳトランジスタＭＮ
１はオフし、フローティングノードＮ１（単にノードＮ
１と称す）の電位は、第３ＭＯＳトランジスタＭＰ１の
オン状態によって、Ｈレベルたる電源電位ＶDDまでつり
上げられ、容量１１はチャージされる。従って、出力線
１２の電位ないし出力信号ＯＵＴはＨレベルとなる。
１はオフし、フローティングノードＮ１（単にノードＮ
１と称す）の電位は、第３ＭＯＳトランジスタＭＰ１の
オン状態によって、Ｈレベルたる電源電位ＶDDまでつり
上げられ、容量１１はチャージされる。従って、出力線
１２の電位ないし出力信号ＯＵＴはＨレベルとなる。
【００６８】〔２：プリチャージ信号ＰＣがＬレベルの
ＥＶＬ状態且つデータ無しの場合〕ここでは、時刻ｔ1
でプリチャージ信号ＰＣがＬレベルとなりＥＶＬ状態と
なった場合でも、各レジスタ６，６’…にデータが保持
されていない場合を考える。
ＥＶＬ状態且つデータ無しの場合〕ここでは、時刻ｔ1
でプリチャージ信号ＰＣがＬレベルとなりＥＶＬ状態と
なった場合でも、各レジスタ６，６’…にデータが保持
されていない場合を考える。
【００６９】このときは、バス１の電位が下がらないた
め第２ＭＯＳトランジスタＭＮ１はカットオフされたま
まであり、ノードＮ１の電位は電位ＶDD（Ｈレベル）を
維持する。よって、出力線１２ないし出力信号ＯＵＴは
Ｈレベルのままである（図２の波形Ｃ１，Ｃ３参照）。
め第２ＭＯＳトランジスタＭＮ１はカットオフされたま
まであり、ノードＮ１の電位は電位ＶDD（Ｈレベル）を
維持する。よって、出力線１２ないし出力信号ＯＵＴは
Ｈレベルのままである（図２の波形Ｃ１，Ｃ３参照）。
【００７０】〔３：プリチャージ信号ＰＣがＬレベルに
あるＥＶＬ状態且つデータ有りの場合〕 時刻ｔ2でプ
リチャージ信号ＰＣがＨレベルからＬレベルへと変化す
ると、ＥＶＬ状態（第２期間）となる。バス１上にデー
タ値を読み出すためには、バス１に接続されている各デ
ータ保持部１４内のレジスタ６の内で、データ信号を保
持しているものの制御信号ＣＮＴのレベルをＬレベルか
らＨレベルに立上げ、そのレジスタ６の出力によってバ
ス１をグランド線に接続する。ここでは、一例として、
図１のレジスタ６がＬレベルのデータ信号を保持してい
るものとする。
あるＥＶＬ状態且つデータ有りの場合〕 時刻ｔ2でプ
リチャージ信号ＰＣがＨレベルからＬレベルへと変化す
ると、ＥＶＬ状態（第２期間）となる。バス１上にデー
タ値を読み出すためには、バス１に接続されている各デ
ータ保持部１４内のレジスタ６の内で、データ信号を保
持しているものの制御信号ＣＮＴのレベルをＬレベルか
らＨレベルに立上げ、そのレジスタ６の出力によってバ
ス１をグランド線に接続する。ここでは、一例として、
図１のレジスタ６がＬレベルのデータ信号を保持してい
るものとする。
【００７１】時刻ｔ2において制御信号ＣＮＴ１がＨレ
ベルへ変化すると、バス１の電位は電位（ＶDD−Ｖ
th（ＭＮＰ））から徐々に電圧降下を開始し、それまで
カットオフされていた第２ＭＯＳトランジスタＭＮ１が
導通状態になる。このとき、第３ＭＯＳトランジスタＭ
Ｐ１はオフ状態にある。
ベルへ変化すると、バス１の電位は電位（ＶDD−Ｖ
th（ＭＮＰ））から徐々に電圧降下を開始し、それまで
カットオフされていた第２ＭＯＳトランジスタＭＮ１が
導通状態になる。このとき、第３ＭＯＳトランジスタＭ
Ｐ１はオフ状態にある。
【００７２】その結果、それまでフローティング状態に
あったノードＮ１の電位は、第２ＭＯＳトランジスタＭ
Ｎ１経由で流れる、対応するレジスタ６のセルが引き抜
く電流によって、電圧降下をはじめる。これにより、容
量１１の電荷はディスチャージされる。よって、出力線
１２ないし出力信号ＯＵＴのレベルがＬレベルに下が
り、レジスタ６に保持されていたデータ信号がバスシス
テム１０よりリードアウトされたこととなる（図２の波
形Ｃ２，Ｃ４参照）。
あったノードＮ１の電位は、第２ＭＯＳトランジスタＭ
Ｎ１経由で流れる、対応するレジスタ６のセルが引き抜
く電流によって、電圧降下をはじめる。これにより、容
量１１の電荷はディスチャージされる。よって、出力線
１２ないし出力信号ＯＵＴのレベルがＬレベルに下が
り、レジスタ６に保持されていたデータ信号がバスシス
テム１０よりリードアウトされたこととなる（図２の波
形Ｃ２，Ｃ４参照）。
【００７３】このバスシステム１０の特徴は、以下の通
りである。
りである。
【００７４】１：第１ＭＯＳトランジスタＭＮＰによ
り、バスＢＵＳの電位＜ＶDDにある。これにより、ＢＵ
Ｓ振幅が小さく抑えられ、低消費電力化が図られる。
り、バスＢＵＳの電位＜ＶDDにある。これにより、ＢＵ
Ｓ振幅が小さく抑えられ、低消費電力化が図られる。
【００７５】２：ノードＮ１はプリチャージ後、フロー
ティング状態になるため、高速動作が可能となる。しか
も、本システム１０では、外部電源電圧ＶDDに依存して
いない。このシステム１０では、従来技術における電流
の引き合いが全くないため、その動作速度は、同等かそ
れ以上である。
ティング状態になるため、高速動作が可能となる。しか
も、本システム１０では、外部電源電圧ＶDDに依存して
いない。このシステム１０では、従来技術における電流
の引き合いが全くないため、その動作速度は、同等かそ
れ以上である。
【００７６】３：基本的に、ＤＣパスがなく、定常電流
が流れない。よって、本バスシステム１０では低消費電
力である。
が流れない。よって、本バスシステム１０では低消費電
力である。
【００７７】４：プリチャージ期間中、ソースフォロア
である第１ＭＯＳトランジスタＭＮＰ及び第２ＭＯＳト
ランジスタＭＮ１のＯＮ→ＯＦＦへの動作変化がなだら
かなため、本バスシステム１０は低電源ノイズのシステ
ムであるといえる。
である第１ＭＯＳトランジスタＭＮＰ及び第２ＭＯＳト
ランジスタＭＮ１のＯＮ→ＯＦＦへの動作変化がなだら
かなため、本バスシステム１０は低電源ノイズのシステ
ムであるといえる。
【００７８】５：従来技術と比較して部品点数が少な
く、従って、本バスシステム１０では、レイアウト面積
が小さいというメリットがある。
く、従って、本バスシステム１０では、レイアウト面積
が小さいというメリットがある。
【００７９】上述した通り、本バスセンスアンプ２は、
プリチャージされたノードＮ１をレジスタ６に保持され
たデータ信号の内容に応じてディスチャージする事によ
り動作する。ここで、ＤＣゲインをＧ＝Ｒ＊Ｉで定義す
るならば、プリチャージノードＮ１の抵抗Ｒは無限大で
あるので、ＤＣゲインも無限大となる。従って、このバ
スセンスアンプ２は非常に敏感である。
プリチャージされたノードＮ１をレジスタ６に保持され
たデータ信号の内容に応じてディスチャージする事によ
り動作する。ここで、ＤＣゲインをＧ＝Ｒ＊Ｉで定義す
るならば、プリチャージノードＮ１の抵抗Ｒは無限大で
あるので、ＤＣゲインも無限大となる。従って、このバ
スセンスアンプ２は非常に敏感である。
【００８０】そして、本バスシステム１０で用いられる
各ＭＯＳトランジスタのサイズは、次段の負荷をドライ
ブするのに十分な大きさが有ればよい。この点、トラン
ジスタのサイズを大きくすれば高速になるというもので
もない。従って、本システム１０では、上記トランジス
タサイズは、通常、最小のサイズか、それともＷｐ／Ｗ
ｎ＝６（μｍ）／３（μｍ）（ゲート長Ｌが０．５μｍ
のとき）で与えられる程度で十分である。よって、レイ
アウト面積も小さくできることとなる。
各ＭＯＳトランジスタのサイズは、次段の負荷をドライ
ブするのに十分な大きさが有ればよい。この点、トラン
ジスタのサイズを大きくすれば高速になるというもので
もない。従って、本システム１０では、上記トランジス
タサイズは、通常、最小のサイズか、それともＷｐ／Ｗ
ｎ＝６（μｍ）／３（μｍ）（ゲート長Ｌが０．５μｍ
のとき）で与えられる程度で十分である。よって、レイ
アウト面積も小さくできることとなる。
【００８１】ここで、本システム１０は、バス１がプリ
チャージされるタイプのものであるため、バスＢＵＳの
電位がＨｉｇｈ-インピーダンス状態になっているＥＶ
Ｌ期間では、ノイズに対する注意が必要となる。そのた
め、レジスタ６側の制御信号ＣＮＴをＮＭＯＳトランジ
スタ直列の内の上側のＭＯＳトランジスタのゲート電極
に入力するか、あるいは下側のＭＯＳトランジスタのゲ
ート電極に入力するかの検討が必要となる。バス１をバ
ス自体として使用するのなら、同時にＯＮするトランジ
スタゲートの個数は高々１個とみなされるが、バス１を
ＯＲゲートとして用いる場合には、複数のトランジスタ
ゲートがＯＮし得るため、これによるチャージカップリ
ングの影響（ＥＶＬ期間中、レジスタ６のデータ無しの
ときに図１の容量９に流れ込む電流の発生）を防止する
ことが必要となる。この場合に、ＥＶＬ期間中にレジス
タ６の保持データ内容が変化しないのならば、図１に示
しているように、ＢＵＳ制御を行う制御信号ＣＮＴをＧ
ＮＤ側の第５ＭＯＳトランジスタ８のゲート電極に入力
するべきである。
チャージされるタイプのものであるため、バスＢＵＳの
電位がＨｉｇｈ-インピーダンス状態になっているＥＶ
Ｌ期間では、ノイズに対する注意が必要となる。そのた
め、レジスタ６側の制御信号ＣＮＴをＮＭＯＳトランジ
スタ直列の内の上側のＭＯＳトランジスタのゲート電極
に入力するか、あるいは下側のＭＯＳトランジスタのゲ
ート電極に入力するかの検討が必要となる。バス１をバ
ス自体として使用するのなら、同時にＯＮするトランジ
スタゲートの個数は高々１個とみなされるが、バス１を
ＯＲゲートとして用いる場合には、複数のトランジスタ
ゲートがＯＮし得るため、これによるチャージカップリ
ングの影響（ＥＶＬ期間中、レジスタ６のデータ無しの
ときに図１の容量９に流れ込む電流の発生）を防止する
ことが必要となる。この場合に、ＥＶＬ期間中にレジス
タ６の保持データ内容が変化しないのならば、図１に示
しているように、ＢＵＳ制御を行う制御信号ＣＮＴをＧ
ＮＤ側の第５ＭＯＳトランジスタ８のゲート電極に入力
するべきである。
【００８２】図２に示した動作が正常に行われるために
は、第１ＭＯＳトランジスタＭＮＰと第２ＭＯＳトラン
ジスタＭＮ１の閾値Ｖth（ＭＮＰ），Ｖth（ＭＮ１）の
マッチングが保証されているか、あるいは、Ｖth（ＭＮ
Ｐ）＜Ｖth（ＭＮ１）の関係が成立していることが好ま
しい。即ち、Ｖth（ＭＮＰ）≦Ｖth（ＭＮ１）であれば
良い。
は、第１ＭＯＳトランジスタＭＮＰと第２ＭＯＳトラン
ジスタＭＮ１の閾値Ｖth（ＭＮＰ），Ｖth（ＭＮ１）の
マッチングが保証されているか、あるいは、Ｖth（ＭＮ
Ｐ）＜Ｖth（ＭＮ１）の関係が成立していることが好ま
しい。即ち、Ｖth（ＭＮＰ）≦Ｖth（ＭＮ１）であれば
良い。
【００８３】この関係は、バス１のプリチャージレベル
が第２ＭＯＳトランジスタＭＮ１をカットオフするのに
十分高いレベルになっている必要があることから成立す
る。換言するならば、マージン無しに論理閾値ぎりぎり
に設定されたバスセンスアンプになっているとも考えら
れる。よって、少なくとも第１ＭＯＳトランジスタＭＮ
Ｐと第２ＭＯＳトランジスタＭＮ１とをレイアウト上隣
接して配置すべきである。この点は、従来例の資料には
開示されていない。
が第２ＭＯＳトランジスタＭＮ１をカットオフするのに
十分高いレベルになっている必要があることから成立す
る。換言するならば、マージン無しに論理閾値ぎりぎり
に設定されたバスセンスアンプになっているとも考えら
れる。よって、少なくとも第１ＭＯＳトランジスタＭＮ
Ｐと第２ＭＯＳトランジスタＭＮ１とをレイアウト上隣
接して配置すべきである。この点は、従来例の資料には
開示されていない。
【００８４】尚、第１〜第３ＭＯＳトランジスタＭＮ
Ｐ，ＭＮ１，ＭＰ１の極性（ｎチャネル又はｐチャネ
ル）を、全て図１に示したものとは逆にしても（ｎ→
ｐ，ｐ→ｎ）、同様な動作が得られる。ただし、Ｖｄｄ
とグランドの接続も逆にすること。
Ｐ，ＭＮ１，ＭＰ１の極性（ｎチャネル又はｐチャネ
ル）を、全て図１に示したものとは逆にしても（ｎ→
ｐ，ｐ→ｎ）、同様な動作が得られる。ただし、Ｖｄｄ
とグランドの接続も逆にすること。
【００８５】（実施例１の変形例） 図３は、実施例１
のバスセンスアンプ２の出力線１２に、更にバッファ回
路部２’を設けたものである。バッファ回路部２’は、
ｎＭＯＳトランジスタＭＮ２とｐＭＯＳトランジスタＭ
Ｐ２とから成るインバータとインバータ３’とを有す
る。
のバスセンスアンプ２の出力線１２に、更にバッファ回
路部２’を設けたものである。バッファ回路部２’は、
ｎＭＯＳトランジスタＭＮ２とｐＭＯＳトランジスタＭ
Ｐ２とから成るインバータとインバータ３’とを有す
る。
【００８６】ＰＣ＝Ｈのプリチャージ状態では、ノード
Ｎ２はｎＭＯＳトランジスタＭＮ２によってＧＮＤレベ
ル（第２レベル）までプルダウンし、よって出力信号Ｏ
ＵＴはＨレベルとなる。
Ｎ２はｎＭＯＳトランジスタＭＮ２によってＧＮＤレベ
ル（第２レベル）までプルダウンし、よって出力信号Ｏ
ＵＴはＨレベルとなる。
【００８７】これに対し、ＰＣ＝ＬのＥＶＬ状態でレジ
スタ６にデータ信号有りの場合には、ノードＮ１の電圧
降下によってｐＭＯＳトランジスタＭＰ２が徐々に導通
し、フローティング状態のノードＮ２に生じる浮遊容量
（図示せず）をチャージアップする。よって出力信号Ｏ
ＵＴはＬレベルに下がる。
スタ６にデータ信号有りの場合には、ノードＮ１の電圧
降下によってｐＭＯＳトランジスタＭＰ２が徐々に導通
し、フローティング状態のノードＮ２に生じる浮遊容量
（図示せず）をチャージアップする。よって出力信号Ｏ
ＵＴはＬレベルに下がる。
【００８８】又、ＰＣ＝ＬのＥＶＬ状態でレジスタ６に
データ信号無しの場合には、ｐＭＯＳトランジスタＭＰ
２はカットオフしたままで、ノードＮ２の電位もＧＮＤ
レベルを維持し、出力信号ＯＵＴはＨレベルのままであ
る。
データ信号無しの場合には、ｐＭＯＳトランジスタＭＰ
２はカットオフしたままで、ノードＮ２の電位もＧＮＤ
レベルを維持し、出力信号ＯＵＴはＨレベルのままであ
る。
【００８９】尚、図３のバッファ回路部２’をバスセン
スアンプ２の出力側に設けるときには、第３ＭＯＳトラ
ンジスタＭＰ１の極性はｐチャネルとするのが好まし
い。
スアンプ２の出力側に設けるときには、第３ＭＯＳトラ
ンジスタＭＰ１の極性はｐチャネルとするのが好まし
い。
【００９０】そのほか、実施例１のバスシステム１０を
より一層設計的に保証しようとすれば、以下に示す各実
施例を採用するのがより好ましい。以下、そのような変
形例を順次に説明する。
より一層設計的に保証しようとすれば、以下に示す各実
施例を採用するのがより好ましい。以下、そのような変
形例を順次に説明する。
【００９１】（実施例２） これは、ブートストラップ
（Ｂｏｏｔ−Ｓｔｒａｐ）方式を応用したものであり、
その構成を図４に、その動作を図５のタイミングチャー
トに、各々示す。
（Ｂｏｏｔ−Ｓｔｒａｐ）方式を応用したものであり、
その構成を図４に、その動作を図５のタイミングチャー
トに、各々示す。
【００９２】図４のバスシステムが図１のそれと異なる
点は、ブートストラップ回路４を設けた点であり、この
ブートストラップ回路４は、プリチャージ信号入力線４
に接続されたインバータ１６と、その一端がインバータ
１６の出力に、その他端がバス１にそれぞれ接続された
容量Ｃbstとから成る。このブートストラップ回路４を
設けるのは、後述する通り、ＥＶＬ期間（第２期間）中
に、データの読出しとは無関係にバスＢＵＳの電位が低
下して、第２ＭＯＳトランジスタＭＮ１がオフ状態から
オン状態へ遷移するのを防止するためである。
点は、ブートストラップ回路４を設けた点であり、この
ブートストラップ回路４は、プリチャージ信号入力線４
に接続されたインバータ１６と、その一端がインバータ
１６の出力に、その他端がバス１にそれぞれ接続された
容量Ｃbstとから成る。このブートストラップ回路４を
設けるのは、後述する通り、ＥＶＬ期間（第２期間）中
に、データの読出しとは無関係にバスＢＵＳの電位が低
下して、第２ＭＯＳトランジスタＭＮ１がオフ状態から
オン状態へ遷移するのを防止するためである。
【００９３】図４のようにブートストラップ回路１５を
付加すれば、プリチャージ期間中はインバータ１６の存
在により容量Ｃbstは充電されないが、ＥＶＬ期間中は
容量Ｃbstが充電される結果、ＥＶＬ期間中のバス１の
プリチャージレベルを、第１ＭＯＳトランジスタＭＮＰ
によるプルアップで得られる値（ＶDD−Ｖth（ＭＮ
Ｐ））より若干高め（増大値は、少なくとも２５０ｍＶ
程度）に設定することができる。図５では、時刻ｔ3〜
ｔ4のプリチャージ期間中のバスＢＵＳの電位が、時刻
ｔ4においてＥＶＬ状態に移ると、容量Ｃbstの電圧分だ
け若干増加している。尚、図５中、ＥＶＬ期間（ｔ4〜
ｔ5）のＢＵＳ波形Ｃ５，Ｃ６は、それぞれ、レジスタ
６のデータ無し、データ有りの場合を示している。
付加すれば、プリチャージ期間中はインバータ１６の存
在により容量Ｃbstは充電されないが、ＥＶＬ期間中は
容量Ｃbstが充電される結果、ＥＶＬ期間中のバス１の
プリチャージレベルを、第１ＭＯＳトランジスタＭＮＰ
によるプルアップで得られる値（ＶDD−Ｖth（ＭＮ
Ｐ））より若干高め（増大値は、少なくとも２５０ｍＶ
程度）に設定することができる。図５では、時刻ｔ3〜
ｔ4のプリチャージ期間中のバスＢＵＳの電位が、時刻
ｔ4においてＥＶＬ状態に移ると、容量Ｃbstの電圧分だ
け若干増加している。尚、図５中、ＥＶＬ期間（ｔ4〜
ｔ5）のＢＵＳ波形Ｃ５，Ｃ６は、それぞれ、レジスタ
６のデータ無し、データ有りの場合を示している。
【００９４】これによって、第２ＭＯＳトランジスタＭ
Ｎ１のカットオフが保証される。即ち、ＥＶＬ期間中の
バスＢＵＳの電位のアップにより、データ無しの場合
に、ノイズ等によって第１ＭＯＳトランジスタＭＮ１が
オン状態になるのをより一層防止できる。
Ｎ１のカットオフが保証される。即ち、ＥＶＬ期間中の
バスＢＵＳの電位のアップにより、データ無しの場合
に、ノイズ等によって第１ＭＯＳトランジスタＭＮ１が
オン状態になるのをより一層防止できる。
【００９５】尚、ブートストラップ用の容量Ｃbstは、
好ましくは、トランジスタのゲートとソース又はドレイ
ン間などで実現される。
好ましくは、トランジスタのゲートとソース又はドレイ
ン間などで実現される。
【００９６】両容量ＣbstとＣbusとの比によって、上記
バスＢＵＳの電位の増大分たるブートストラップ電圧は
調整される。
バスＢＵＳの電位の増大分たるブートストラップ電圧は
調整される。
【００９７】以上の通り、実施例２では、プリチャージ
信号ＰＣを用いたブートストラップ方式によって、バス
１のプリチャージレベルをあげている。これにより、よ
り一層、設計保証レベルが向上する。
信号ＰＣを用いたブートストラップ方式によって、バス
１のプリチャージレベルをあげている。これにより、よ
り一層、設計保証レベルが向上する。
【００９８】（実施例３） 実施例３では、実施例１に
対してゲート電圧制御方式を適用したものである。
対してゲート電圧制御方式を適用したものである。
【００９９】適当なバイアスがあれば、図１に示した第
２ＭＯＳトランジスタＭＮ１のゲートを電源電圧ＶDD以
下の電圧線に接続するという方法も考えられる。この方
法は、特別にハードウェアを設ける必要がない利点を有
するが、通常、バイアス生成にはＤＣ電流がつきもので
あるため、消費電力が増す可能性が大きく、低消費電力
化という本願の目的にそぐわない。そこで、その点をも
考慮した方法が求められるところであり、そのような回
路例を図６に示す。
２ＭＯＳトランジスタＭＮ１のゲートを電源電圧ＶDD以
下の電圧線に接続するという方法も考えられる。この方
法は、特別にハードウェアを設ける必要がない利点を有
するが、通常、バイアス生成にはＤＣ電流がつきもので
あるため、消費電力が増す可能性が大きく、低消費電力
化という本願の目的にそぐわない。そこで、その点をも
考慮した方法が求められるところであり、そのような回
路例を図６に示す。
【０１００】図６のバスシステムが図１のそれと相違す
る点は、ダイナミックバイアス回路１７を設け、そのノ
ード２０に接続された電圧線１９を第２ＭＯＳトランジ
スタＭＮ１Ａのゲート電極に接続したことである。従っ
て、図１における第２電源線１３ｂが、図６の本実施例
３では、プリチャージ信号入力線４とインバータ１８の
入力とをつなぐ線と、インバータ１８と、インバータ１
８の出力と第１負荷素子Ｒ１の入力とをつなぐ線と、第
１負荷素子Ｒ１と、電圧線１９とからなる電源線に置き
変ったこととなる。しかも、第２ＭＯＳトランジスタＭ
Ｎ１Ａの当該ゲート電極線は、ＥＶＬ期間中にのみ第１
レベルに相当する電位にある。
る点は、ダイナミックバイアス回路１７を設け、そのノ
ード２０に接続された電圧線１９を第２ＭＯＳトランジ
スタＭＮ１Ａのゲート電極に接続したことである。従っ
て、図１における第２電源線１３ｂが、図６の本実施例
３では、プリチャージ信号入力線４とインバータ１８の
入力とをつなぐ線と、インバータ１８と、インバータ１
８の出力と第１負荷素子Ｒ１の入力とをつなぐ線と、第
１負荷素子Ｒ１と、電圧線１９とからなる電源線に置き
変ったこととなる。しかも、第２ＭＯＳトランジスタＭ
Ｎ１Ａの当該ゲート電極線は、ＥＶＬ期間中にのみ第１
レベルに相当する電位にある。
【０１０１】実施例３のバスシステムの特徴の一つは、
プリチャージ期間中は、バイアスをダイナミックにカッ
トする点にある。即ち、ダイナミックバイアス回路１７
にはインバータ１８が設けられているため、プリチャー
ジ期間中は第１及び第２負荷素子Ｒ１，Ｒ２に電流は流
れない。
プリチャージ期間中は、バイアスをダイナミックにカッ
トする点にある。即ち、ダイナミックバイアス回路１７
にはインバータ１８が設けられているため、プリチャー
ジ期間中は第１及び第２負荷素子Ｒ１，Ｒ２に電流は流
れない。
【０１０２】一方、ＥＶＬ期間中は第１及び第２負荷素
子Ｒ１，Ｒ２に電流が流れるので、第２ＭＯＳトランジ
スタＭＮ１Ａのゲート電位は電源電位ＶDDから第１負荷
素子Ｒ１での電圧降下分を差し引いた値となる。その具
体的な設定値は、電源電位ＶDDから２５０ｍＶ程度低い
値となるので、第１及び第２負荷素子Ｒ１，Ｒ２の抵抗
比は、Ｒ１：Ｒ２＝０．０７５：０．９２５程度に設定
される。
子Ｒ１，Ｒ２に電流が流れるので、第２ＭＯＳトランジ
スタＭＮ１Ａのゲート電位は電源電位ＶDDから第１負荷
素子Ｒ１での電圧降下分を差し引いた値となる。その具
体的な設定値は、電源電位ＶDDから２５０ｍＶ程度低い
値となるので、第１及び第２負荷素子Ｒ１，Ｒ２の抵抗
比は、Ｒ１：Ｒ２＝０．０７５：０．９２５程度に設定
される。
【０１０３】第１及び第２負荷素子Ｒ１，Ｒ２として
は、ポリシリコン等の配線を利用したものでも良く、
又、ＭＯＳＦＥＴを用いたものでも良い。後者の一例
を、図７に示す。
は、ポリシリコン等の配線を利用したものでも良く、
又、ＭＯＳＦＥＴを用いたものでも良い。後者の一例
を、図７に示す。
【０１０４】これによって、バスセンスアンプ２Ａの動
作マージンを稼ぐことができる。即ち、図６では、第２
ＭＯＳトランジスタＭＮ１Ａがオン状態になりうるの
は、上記第１負荷素子Ｒ１による電圧降下をαとして表
わせば、そのソース領域の電位が（ＶDD−α−Ｖth（Ｍ
Ｎ１Ａ））以下の場合であり、従って、ＥＶＬ期間中で
あってデータ無しの場合において、ノイズ等の何らかの
影響により第２ＭＯＳトランジスタがオフ状態からオン
状態へと移ってしまうという不都合の発生をより一層防
止することができるわけである。というのは、上記場合
では、バスＢＵＳの電位は（ＶDD−Ｖth（ＭＮＰ））で
あり、Ｖth（ＭＮＰ）≦Ｖth（ＭＮ１Ａ）の関係が成立
しているからである。
作マージンを稼ぐことができる。即ち、図６では、第２
ＭＯＳトランジスタＭＮ１Ａがオン状態になりうるの
は、上記第１負荷素子Ｒ１による電圧降下をαとして表
わせば、そのソース領域の電位が（ＶDD−α−Ｖth（Ｍ
Ｎ１Ａ））以下の場合であり、従って、ＥＶＬ期間中で
あってデータ無しの場合において、ノイズ等の何らかの
影響により第２ＭＯＳトランジスタがオフ状態からオン
状態へと移ってしまうという不都合の発生をより一層防
止することができるわけである。というのは、上記場合
では、バスＢＵＳの電位は（ＶDD−Ｖth（ＭＮＰ））で
あり、Ｖth（ＭＮＰ）≦Ｖth（ＭＮ１Ａ）の関係が成立
しているからである。
【０１０５】以上より、本実施例３の構成を要約すれ
ば、そのポイントは、第２ＭＯＳトランジスタＭＮ１Ａ
のゲート電位を第１ＭＯＳトランジスタＭＮＰのゲート
電位よりも下げる点、抵抗分割で第２ＭＯＳトランジス
タＭＮ１Ａのバイアスを供給する点、バイアスをプリチ
ャージ信号ＰＣを用いてダイナミックにカットする点に
ある。
ば、そのポイントは、第２ＭＯＳトランジスタＭＮ１Ａ
のゲート電位を第１ＭＯＳトランジスタＭＮＰのゲート
電位よりも下げる点、抵抗分割で第２ＭＯＳトランジス
タＭＮ１Ａのバイアスを供給する点、バイアスをプリチ
ャージ信号ＰＣを用いてダイナミックにカットする点に
ある。
【０１０６】（実施例４） 実施例１における第１及び
第２ＭＯＳトランジスタＭＮＰ，ＭＮ１の各閾値Ｖ
th（ＭＮＰ），Ｖth（ＭＮ１）を製造プロセス中で異な
る値に設定する。
第２ＭＯＳトランジスタＭＮＰ，ＭＮ１の各閾値Ｖ
th（ＭＮＰ），Ｖth（ＭＮ１）を製造プロセス中で異な
る値に設定する。
【０１０７】例えば、０．５μｍＣＭＯＳプロセスのオ
プションで用意されている５Ｖ系Ｉ／Ｏ用のトランジス
タなど、作りの異なるトランジスタによる、異なる閾値
Ｖthを利用するのでもよい。つまり、Ｖth（ＭＮＰ）＜
Ｖth（ＭＮ１）となるように第１及び第２ＭＯＳトラン
ジスタを選ぶことで、動作マージンをかせぐことができ
る。
プションで用意されている５Ｖ系Ｉ／Ｏ用のトランジス
タなど、作りの異なるトランジスタによる、異なる閾値
Ｖthを利用するのでもよい。つまり、Ｖth（ＭＮＰ）＜
Ｖth（ＭＮ１）となるように第１及び第２ＭＯＳトラン
ジスタを選ぶことで、動作マージンをかせぐことができ
る。
【０１０８】（実施例５） この実施例５は、図１の第
２ＭＯＳトランジスタＭＮ１の別の利用方法に関するも
のであり、この場合のバスシステムを図８に示す。
２ＭＯＳトランジスタＭＮ１の別の利用方法に関するも
のであり、この場合のバスシステムを図８に示す。
【０１０９】ここでは、第２ＭＯＳトランジスタＭＮ１
Ｂのゲート電極線として、センスイネーブル信号ＳＥを
入力するセンスイネーブル信号入力線２１を用いてい
る。センスイネーブル信号ＳＥは、プリチャージ信号Ｐ
Ｃの一周期又はそれ以上の長い期間（所定の期間）中、
第１又は第２レベルにある信号である。
Ｂのゲート電極線として、センスイネーブル信号ＳＥを
入力するセンスイネーブル信号入力線２１を用いてい
る。センスイネーブル信号ＳＥは、プリチャージ信号Ｐ
Ｃの一周期又はそれ以上の長い期間（所定の期間）中、
第１又は第２レベルにある信号である。
【０１１０】センスイネーブル信号ＳＥが第１レベル、
つまりＨレベルにあるときは、バスセンスアンプ２は、
実施例１で説明した動作通りに動作する。これに対し
て、センスイネーブル信号ＳＥがＬレベルにあるとき
は、第２ＭＯＳトランジスタＭＮ１Ｂはオフしており、
バスセンスアンプ２Ｂはセンス動作を行わず、出力信号
ＯＵＴは常にＨレベルとなる。これによって、バスシス
テムが動作してほしくない場合の制御が可能になる。
つまりＨレベルにあるときは、バスセンスアンプ２は、
実施例１で説明した動作通りに動作する。これに対し
て、センスイネーブル信号ＳＥがＬレベルにあるとき
は、第２ＭＯＳトランジスタＭＮ１Ｂはオフしており、
バスセンスアンプ２Ｂはセンス動作を行わず、出力信号
ＯＵＴは常にＨレベルとなる。これによって、バスシス
テムが動作してほしくない場合の制御が可能になる。
【０１１１】例えば、図９に示すように、複数のバスセ
ンスアンプＳＡ１〜ＳＡ４を用いてその内の一つのバス
センスアンプしか動作させない場合などに、この実施例
５は有効である。図９の例では、センスイネーブル信号
ＳＥ２のみがＨレベルにあるので、バスセンスアンプＳ
Ａ２の出力のみがＬレベルとなり、その出力がＯＲ回路
４０によって選択出力される。これによって、バスセン
スアンプの機能が増す。
ンスアンプＳＡ１〜ＳＡ４を用いてその内の一つのバス
センスアンプしか動作させない場合などに、この実施例
５は有効である。図９の例では、センスイネーブル信号
ＳＥ２のみがＨレベルにあるので、バスセンスアンプＳ
Ａ２の出力のみがＬレベルとなり、その出力がＯＲ回路
４０によって選択出力される。これによって、バスセン
スアンプの機能が増す。
【０１１２】（実施例６） 実施例６は、実施例５の引
き抜きトランジスタの極性をｎ型からｐ型へと変更した
ものである。これにより、引き抜きトランジスタをバス
側に設けることができ、バスＢＵＳの電位のＬレベルの
下限をＯＶ（ＧＮＤレベル）よりも高めて、バスＢＵＳ
の電位の振幅をより一層小さくすることができる。
き抜きトランジスタの極性をｎ型からｐ型へと変更した
ものである。これにより、引き抜きトランジスタをバス
側に設けることができ、バスＢＵＳの電位のＬレベルの
下限をＯＶ（ＧＮＤレベル）よりも高めて、バスＢＵＳ
の電位の振幅をより一層小さくすることができる。
【０１１３】動作速度に余裕がある場合には、データ保
持部のレジスタの引き抜きトランジスタ（図８では、第
５ＭＯＳトランジスタ８に該当）をＮ型ＭＯＳトランジ
スタからＰ型ＭＯＳトランジスタに替えて、ソースフォ
ロアとして構成しても良い。この一例を、図１０に示
す。
持部のレジスタの引き抜きトランジスタ（図８では、第
５ＭＯＳトランジスタ８に該当）をＮ型ＭＯＳトランジ
スタからＰ型ＭＯＳトランジスタに替えて、ソースフォ
ロアとして構成しても良い。この一例を、図１０に示
す。
【０１１４】図１０のバスシステムが図８のそれと相違
する点は、データ保持部１４，１４’の構成にある。即
ち、データ保持部１４（１４’）は、レジスタ６
（６’）と、レジスタ６が保持するデータ信号をバス１
上に出力するための引き抜きトランジスタとしてのｐチ
ャネルＭＯＳトランジスタ２２（２２’）と、レジスタ
６（６’）の出力線によってその動作が制御されるｎチ
ャネルＭＯＳトランジスタ２３（２３’）（第４ＭＯＳ
トランジスタ）とを有する。５（５’）は制御信号入力
線、ＣＮＴ１，ＣＮＴ２は制御信号である。ｐチャネル
ＭＯＳトランジスタ２２（２２’）のソース領域は、バ
ス１に接続されており、制御信号ＣＮＴ１（ＣＮＴ２）
がＨレベルからＬレベルへ変化することにより、それに
応じてｐチャネルＭＯＳトランジスタ２２（２２’）は
オン状態となる。
する点は、データ保持部１４，１４’の構成にある。即
ち、データ保持部１４（１４’）は、レジスタ６
（６’）と、レジスタ６が保持するデータ信号をバス１
上に出力するための引き抜きトランジスタとしてのｐチ
ャネルＭＯＳトランジスタ２２（２２’）と、レジスタ
６（６’）の出力線によってその動作が制御されるｎチ
ャネルＭＯＳトランジスタ２３（２３’）（第４ＭＯＳ
トランジスタ）とを有する。５（５’）は制御信号入力
線、ＣＮＴ１，ＣＮＴ２は制御信号である。ｐチャネル
ＭＯＳトランジスタ２２（２２’）のソース領域は、バ
ス１に接続されており、制御信号ＣＮＴ１（ＣＮＴ２）
がＨレベルからＬレベルへ変化することにより、それに
応じてｐチャネルＭＯＳトランジスタ２２（２２’）は
オン状態となる。
【０１１５】この構成を用いれば、ＢＵＳ振幅がさらに
低下して、その振幅は（ＶDD−Ｖth（ＭＮＰ））から｜
Ｖth（ｐ）｜を差し引いた値となり、消費電力が一段と
下がるというメリットがある。この点を、図１１に示
す。Ｖth（ｐ）は、ｐチャネルＭＯＳトランジスタ２２
の閾値である。
低下して、その振幅は（ＶDD−Ｖth（ＭＮＰ））から｜
Ｖth（ｐ）｜を差し引いた値となり、消費電力が一段と
下がるというメリットがある。この点を、図１１に示
す。Ｖth（ｐ）は、ｐチャネルＭＯＳトランジスタ２２
の閾値である。
【０１１６】尚、実施例６では実施例５の変形例として
その構成を説明したが、その技術的思想、つまり図１０
のデータ保持部１４の構成を今まで述べてきた各実施例
１〜５にもそのまま適用できることは明白であり、その
場合にも、一層の低振幅化、それによる一層の低消費電
力化を実現することができる。
その構成を説明したが、その技術的思想、つまり図１０
のデータ保持部１４の構成を今まで述べてきた各実施例
１〜５にもそのまま適用できることは明白であり、その
場合にも、一層の低振幅化、それによる一層の低消費電
力化を実現することができる。
【０１１７】（実施例７） この実施例７は、それまで
の各実施例１〜６では第２ＭＯＳトランジスタＭＮ１が
ソース入力のものであったのに代えて、バスのプリチャ
ージレベルをＧＮＤにとる場合である。
の各実施例１〜６では第２ＭＯＳトランジスタＭＮ１が
ソース入力のものであったのに代えて、バスのプリチャ
ージレベルをＧＮＤにとる場合である。
【０１１８】バスＢＵＳの電位の振幅を低減するという
意味では、プリチャージレベルをＧＮＤレベルとし、レ
ジスタのプルアップレベルを（ＶDD−Ｖth（ＭＮＰ））
に設定するようにしても良い。この場合には、バスシス
テムの構成例は、図１２に示したような回路構成とな
る。
意味では、プリチャージレベルをＧＮＤレベルとし、レ
ジスタのプルアップレベルを（ＶDD−Ｖth（ＭＮＰ））
に設定するようにしても良い。この場合には、バスシス
テムの構成例は、図１２に示したような回路構成とな
る。
【０１１９】同図に示す通り、データ保持部５０（５
０’）は、データを保持するレジスタ６（６’）と、そ
のゲート電極がレジスタ６（６’）の出力に、そのソー
ス領域が電源電位ＶDDに各々接続されたｐチャネルＭＯ
Ｓトランジスタ２４（第５ＭＯＳトランジスタ）と、そ
のゲート電極が制御信号入力線５に、そのドレイン領域
が第５ＭＯＳトランジスタ２４のドレイン領域に、その
ソース領域がバス１に各々接続されたｎチャネルＭＯＳ
トランジスタ２５（第４ＭＯＳトランジスタ）とを有す
る。尚、第５ＭＯＳトランジスタ２４としては、ｎチャ
ネルＭＯＳトランジスタを用いても良い。これにより、
論理を反転することができる。また、第４及び第５ＭＯ
Ｓトランジスタ２５、２４の配列位置を逆にしても良
い。ここでのデータ保持部５０（５０’）の特徴ないし
機能は、後述する通り、ＥＶＬ期間において、レジスタ
６（６’）のデータ出力によりバスＢＵＳの電位をグラ
ンドレベル（第２レベル）から第１レベルへ向けて徐々
に変化させることである。
０’）は、データを保持するレジスタ６（６’）と、そ
のゲート電極がレジスタ６（６’）の出力に、そのソー
ス領域が電源電位ＶDDに各々接続されたｐチャネルＭＯ
Ｓトランジスタ２４（第５ＭＯＳトランジスタ）と、そ
のゲート電極が制御信号入力線５に、そのドレイン領域
が第５ＭＯＳトランジスタ２４のドレイン領域に、その
ソース領域がバス１に各々接続されたｎチャネルＭＯＳ
トランジスタ２５（第４ＭＯＳトランジスタ）とを有す
る。尚、第５ＭＯＳトランジスタ２４としては、ｎチャ
ネルＭＯＳトランジスタを用いても良い。これにより、
論理を反転することができる。また、第４及び第５ＭＯ
Ｓトランジスタ２５、２４の配列位置を逆にしても良
い。ここでのデータ保持部５０（５０’）の特徴ないし
機能は、後述する通り、ＥＶＬ期間において、レジスタ
６（６’）のデータ出力によりバスＢＵＳの電位をグラ
ンドレベル（第２レベル）から第１レベルへ向けて徐々
に変化させることである。
【０１２０】一方、バスセンスアンプ２Ｃは、ｎ型の第
１ＭＯＳトランジスタＭＮＰＣ、ｎ型の第２ＭＯＳトラ
ンジスタＭＮ１Ｃ、インバータ３、及びｐ型の第３ＭＯ
ＳトランジスタＭＰ１を有している。又、容量１１は、
容量Ｃbusと共に、Ａｌ配線による浮遊容量である。第
１ＭＯＳトランジスタＭＮＰＣのゲート電極はプリチャ
ージ信号入力線４に、そのドレイン領域はバス１に、そ
のソース領域はグランドに、それぞれ接続されている。
又、第２ＭＯＳトランジスタＭＮ１Ｃのゲート電極はバ
ス１に、そのドレイン領域はノードＮ１を介して出力線
１２に、各々接続されている。又、第３ＭＯＳトランジ
スタＭＰ１は、図１の対応する第３ＭＯＳトランジスタ
である。従って、第３ＭＯＳトランジスタＭＰ１とイン
バータ３とに代えて、ｎチャネルＭＯＳトランジスタを
第３ＭＯＳトランジスタとして用いても良い。
１ＭＯＳトランジスタＭＮＰＣ、ｎ型の第２ＭＯＳトラ
ンジスタＭＮ１Ｃ、インバータ３、及びｐ型の第３ＭＯ
ＳトランジスタＭＰ１を有している。又、容量１１は、
容量Ｃbusと共に、Ａｌ配線による浮遊容量である。第
１ＭＯＳトランジスタＭＮＰＣのゲート電極はプリチャ
ージ信号入力線４に、そのドレイン領域はバス１に、そ
のソース領域はグランドに、それぞれ接続されている。
又、第２ＭＯＳトランジスタＭＮ１Ｃのゲート電極はバ
ス１に、そのドレイン領域はノードＮ１を介して出力線
１２に、各々接続されている。又、第３ＭＯＳトランジ
スタＭＰ１は、図１の対応する第３ＭＯＳトランジスタ
である。従って、第３ＭＯＳトランジスタＭＰ１とイン
バータ３とに代えて、ｎチャネルＭＯＳトランジスタを
第３ＭＯＳトランジスタとして用いても良い。
【０１２１】本バスシステムないしバスセンスアンプ２
Ｃの動作を、図１３に示すタイミングチャートに基づき
説明する。
Ｃの動作を、図１３に示すタイミングチャートに基づき
説明する。
【０１２２】まず、時刻ｔ6〜ｔ7のプリチャージ期間
（ここでは、実質的にはプリディスチャージ期間といえ
る。）（ＰＣ信号のレベルはＨレベル（第１レベル））
では、第１ＭＯＳトランジスタＭＮＰＣはオン状態にあ
るため、バスＢＵＳの電位は０Ｖ（グランドレベル）に
ある。このため、第２ＭＯＳトランジスタＭＮ１Ｃはオ
フする。一方、第３ＭＯＳトランジスタＭＰ１はオン
し、従って、ノードＮ１の電位はＨレベルとなって、出
力信号ＯＵＴはＨレベルとなる。
（ここでは、実質的にはプリディスチャージ期間といえ
る。）（ＰＣ信号のレベルはＨレベル（第１レベル））
では、第１ＭＯＳトランジスタＭＮＰＣはオン状態にあ
るため、バスＢＵＳの電位は０Ｖ（グランドレベル）に
ある。このため、第２ＭＯＳトランジスタＭＮ１Ｃはオ
フする。一方、第３ＭＯＳトランジスタＭＰ１はオン
し、従って、ノードＮ１の電位はＨレベルとなって、出
力信号ＯＵＴはＨレベルとなる。
【０１２３】時刻ｔ7〜ｔ12までのＥＶＬ期間の動作
は、次の通りである。先ず、時刻ｔ7で制御信号ＣＮＴ
がＬレベルからＨレベルへと立上がるものとする。ここ
では、レジスタ６にＬレベルのデータ信号が保持されて
おり、ＣＮＴ＝ＣＮＴ１であるものとする。
は、次の通りである。先ず、時刻ｔ7で制御信号ＣＮＴ
がＬレベルからＨレベルへと立上がるものとする。ここ
では、レジスタ６にＬレベルのデータ信号が保持されて
おり、ＣＮＴ＝ＣＮＴ１であるものとする。
【０１２４】時刻ｔ8において、制御信号ＣＮＴ１のレ
ベル変化に応じて第４ＭＯＳトランジスタ２５がオン
し、バスＢＵＳの電位は０Ｖから電位（ＶDD−Ｖth（２
５））まで徐々に上昇する。ここでＶth（２５）は、第
４ＭＯＳトランジスタ２５の閾値である。
ベル変化に応じて第４ＭＯＳトランジスタ２５がオン
し、バスＢＵＳの電位は０Ｖから電位（ＶDD−Ｖth（２
５））まで徐々に上昇する。ここでＶth（２５）は、第
４ＭＯＳトランジスタ２５の閾値である。
【０１２５】そして、第２ＭＯＳトランジスタＭＮ１Ｃ
の閾値Ｖth（ＭＮ１Ｃ）は、例えば０．７Ｖに設定され
ているので、バスＢＵＳの電位がＶth（ＭＮ１Ｃ）にま
で上昇した時刻ｔ9において、第２ＭＯＳトランジスタ
ＭＮ１Ｃはオフ状態からオン状態に変わり、浮遊容量１
１はディスチャージする結果、フローティングノードＮ
１の電位はＬレベルへと変化する。よって、レジスタ６
のデータに対応する出力信号ＯＵＴが出力線１２上に出
力される。その後、バスＢＵＳの電位が（ＶDD−Ｖ
th（２５））に到達すると、第４ＭＯＳトランジスタ２
５はオフする。
の閾値Ｖth（ＭＮ１Ｃ）は、例えば０．７Ｖに設定され
ているので、バスＢＵＳの電位がＶth（ＭＮ１Ｃ）にま
で上昇した時刻ｔ9において、第２ＭＯＳトランジスタ
ＭＮ１Ｃはオフ状態からオン状態に変わり、浮遊容量１
１はディスチャージする結果、フローティングノードＮ
１の電位はＬレベルへと変化する。よって、レジスタ６
のデータに対応する出力信号ＯＵＴが出力線１２上に出
力される。その後、バスＢＵＳの電位が（ＶDD−Ｖ
th（２５））に到達すると、第４ＭＯＳトランジスタ２
５はオフする。
【０１２６】時刻ｔ10，ｔ11，ｔ12における動作は、上
述した動作の逆である。
述した動作の逆である。
【０１２７】この様に、本バスシステムでは、ＮＭＯＳ
ソースフォロアによるバス電位のプルアップ方式を用い
ているので、電流波形にノイズが生じにくい。この点
は、今まで述べたバスシステムと同じである。また、図
１２の回路においてもＤＣ電流を流さずに、低振幅なバ
ス信号に対応した出力信号ＯＵＴのレベルをＣＭＯＳト
ランジスタのフルレベルまで回復させることができる。
バスＢＵＳの電位の判定閾値は、前述の通り、Ｖtn（Ｍ
Ｎ１Ｃ）＝０．７Ｖとなり、動作速度はやや遅くなろう
が、その反面、ノイズ・マージンは増大するというメリ
ットが、このバスシステムにはある。
ソースフォロアによるバス電位のプルアップ方式を用い
ているので、電流波形にノイズが生じにくい。この点
は、今まで述べたバスシステムと同じである。また、図
１２の回路においてもＤＣ電流を流さずに、低振幅なバ
ス信号に対応した出力信号ＯＵＴのレベルをＣＭＯＳト
ランジスタのフルレベルまで回復させることができる。
バスＢＵＳの電位の判定閾値は、前述の通り、Ｖtn（Ｍ
Ｎ１Ｃ）＝０．７Ｖとなり、動作速度はやや遅くなろう
が、その反面、ノイズ・マージンは増大するというメリ
ットが、このバスシステムにはある。
【０１２８】尚、図１２に示した各ＭＯＳトランジスタ
の極性（Ｐチャネル，Ｎチャネル）をそっくり逆に入れ
替えた回路も、同様に動作する。
の極性（Ｐチャネル，Ｎチャネル）をそっくり逆に入れ
替えた回路も、同様に動作する。
【０１２９】（実施例７の変形例） また、図１２の第
２ＭＯＳトランジスタＭＮ１Ｃのソース領域側にＮＭＯ
Ｓツリーでロジックを組むことで、バスセンスアンプは
様々な論理でセンスイネーブルすることが可能になる。
この場合のバスセンスアンプ２Ｅの構成例を、図１４に
示す。
２ＭＯＳトランジスタＭＮ１Ｃのソース領域側にＮＭＯ
Ｓツリーでロジックを組むことで、バスセンスアンプは
様々な論理でセンスイネーブルすることが可能になる。
この場合のバスセンスアンプ２Ｅの構成例を、図１４に
示す。
【０１３０】ＮＭＯＳツリー２７には、ｎ本のセンスイ
ネーブル信号ＳＥ１〜ＳＥｎが入力する。そして、ＮＭ
ＯＳツリー２７の上部には、電荷再配分で誤動作しない
ようにするため、ｐＭＯＳトランジスタ２８を設けてノ
ード２９の電位をＨレベルに保持し続けることで、念の
ためプリチャージがなされている。
ネーブル信号ＳＥ１〜ＳＥｎが入力する。そして、ＮＭ
ＯＳツリー２７の上部には、電荷再配分で誤動作しない
ようにするため、ｐＭＯＳトランジスタ２８を設けてノ
ード２９の電位をＨレベルに保持し続けることで、念の
ためプリチャージがなされている。
【０１３１】例えば、図１５に示す様に、ＮＭＯＳツリ
ー２７を２つの直列のＮＭＯＳトランジスタで構成すれ
ば、それらのＮＭＯＳトランジスタのゲート電極に入力
されるセンスイネーブル信号ＳＥ１，ＳＥ２の論理積で
センスイネーブルしたことになるし、又、図１６に示す
様に、２つのＮＭＯＳトランジスタの並列接続でＮＭＯ
Ｓツリー２７が構成されるならば、本バスセンスアンプ
２Ｄは論理和でセンスイネーブルすることになる。
ー２７を２つの直列のＮＭＯＳトランジスタで構成すれ
ば、それらのＮＭＯＳトランジスタのゲート電極に入力
されるセンスイネーブル信号ＳＥ１，ＳＥ２の論理積で
センスイネーブルしたことになるし、又、図１６に示す
様に、２つのＮＭＯＳトランジスタの並列接続でＮＭＯ
Ｓツリー２７が構成されるならば、本バスセンスアンプ
２Ｄは論理和でセンスイネーブルすることになる。
【０１３２】（実施例８） 本実施例８は貫通電流の低
減を図ったものであり、この場合のバスセンスアンプ２
Ｅの構成例を図１７に示す。
減を図ったものであり、この場合のバスセンスアンプ２
Ｅの構成例を図１７に示す。
【０１３３】図１７の例では、図１２に示した基本回路
と比べて、第６ＭＯＳトランジスタＭＮＣが付加されて
いる。これは、次の理由による。
と比べて、第６ＭＯＳトランジスタＭＮＣが付加されて
いる。これは、次の理由による。
【０１３４】即ち、バス１には通常多くの負荷が接続さ
れており、このためバスＢＵＳの電位をプリチャージ
（この場合は、ＧＮＤレベルにディスチャージすること
に該当する。）するのにもある程度の時間がかかる。そ
こで、第６ＭＯＳトランジスタＭＮＣを第２ＭＯＳトラ
ンジスタＭＮ１Ｅのソース領域とグランド間に挿入する
ことで、プリチャージ信号ＰＣが入力すると同時に第３
ＭＯＳトランジスタＭＰ１をＯＮさせる一方、第６ＭＯ
ＳトランジスタＭＮＣをオフさせることとしている。こ
れによって、たとえバス１の電位をＨレベルからＧＮＤ
レベルにまで第１ＭＯＳトランジスタＭＮＰＥによって
引き抜くのに時間がかかり、その結果、第２ＭＯＳトラ
ンジスタＭＮ１Ｅと第３ＭＯＳトランジスタＭＰ１とが
同時にＯＮしているような場合があっても、第６ＭＯＳ
トランジスタＭＮＣがオフしているため、貫通電流が流
れるのを防ぐことが可能になる。この点は、低消費電力
化につながる大きなメリットである。
れており、このためバスＢＵＳの電位をプリチャージ
（この場合は、ＧＮＤレベルにディスチャージすること
に該当する。）するのにもある程度の時間がかかる。そ
こで、第６ＭＯＳトランジスタＭＮＣを第２ＭＯＳトラ
ンジスタＭＮ１Ｅのソース領域とグランド間に挿入する
ことで、プリチャージ信号ＰＣが入力すると同時に第３
ＭＯＳトランジスタＭＰ１をＯＮさせる一方、第６ＭＯ
ＳトランジスタＭＮＣをオフさせることとしている。こ
れによって、たとえバス１の電位をＨレベルからＧＮＤ
レベルにまで第１ＭＯＳトランジスタＭＮＰＥによって
引き抜くのに時間がかかり、その結果、第２ＭＯＳトラ
ンジスタＭＮ１Ｅと第３ＭＯＳトランジスタＭＰ１とが
同時にＯＮしているような場合があっても、第６ＭＯＳ
トランジスタＭＮＣがオフしているため、貫通電流が流
れるのを防ぐことが可能になる。この点は、低消費電力
化につながる大きなメリットである。
【０１３５】参考として、第６ＭＯＳトランジスタＭＮ
Ｃを設けなかった場合の問題点を指摘する動作タイミン
グを、図１８に示す。
Ｃを設けなかった場合の問題点を指摘する動作タイミン
グを、図１８に示す。
【０１３６】なお、図１７では、レジスタ６（６’）の
出力をバス１に接続するために、２個の直列のＮＭＯＳ
トランジスタ３１，３２（３１’，３２’）を使用して
いる。これらの第５及び第４ＭＯＳトランジスタ３１，
３２（３１’，３２’）に関しては、前者のソースと後
者のドレインとを共用したレイアウトとすることが可能
であるので、図１４などのＰ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタとの組み合わせよりも、レイアウ
ト効率が良いというメリットがある。
出力をバス１に接続するために、２個の直列のＮＭＯＳ
トランジスタ３１，３２（３１’，３２’）を使用して
いる。これらの第５及び第４ＭＯＳトランジスタ３１，
３２（３１’，３２’）に関しては、前者のソースと後
者のドレインとを共用したレイアウトとすることが可能
であるので、図１４などのＰ型ＭＯＳトランジスタとＮ
型ＭＯＳトランジスタとの組み合わせよりも、レイアウ
ト効率が良いというメリットがある。
【０１３７】（実施例９） 本実施例９は、バスセンス
アンプの出力側に更にラッチ回路を付加したものであ
る。
アンプの出力側に更にラッチ回路を付加したものであ
る。
【０１３８】いままで述べてきた各バスシステムの回路
はセンスアンプとして機能するものであるが、一般的に
は、バスセンスアンプの出力線ＯＵＴは更に外部のラッ
チに接続されている。そこで、センスアンプとラッチと
を一体化できれば、電力的にもレイアウト面積的にもメ
リットが大きいと考えられる。
はセンスアンプとして機能するものであるが、一般的に
は、バスセンスアンプの出力線ＯＵＴは更に外部のラッ
チに接続されている。そこで、センスアンプとラッチと
を一体化できれば、電力的にもレイアウト面積的にもメ
リットが大きいと考えられる。
【０１３９】これを実現した構成例を図１９に示す。同
図に示す通り、ノードＮ１にそれらのゲート電極が接続
されたｐチャネルＭＯＳトランジスタＭＰ２（第７ＭＯ
Ｓトランジスタ）及びｎチャネルＭＯＳトランジスタＭ
Ｎ３（第９ＭＯＳトランジスタ）と、そのゲート電極が
インバータ３の出力線に接続され、そのドレイン領域が
第７ＭＯＳトランジスタＭＰ２のドレイン領域に、その
ソース領域が第９ＭＯＳトランジスタＭＮ３のドレイン
領域にそれぞれ接続されたｎチャネルＭＯＳトランジス
タＭＮ２（第８ＭＯＳトランジスタ）とが新たに付加さ
れている。又、同図中の容量ＣFはＡｌ配線による浮遊
容量である。尚、第６ＭＯＳトランジスタＭＮＣは、本
実施例９では必須の要素ではないので、なくても構わな
い。
図に示す通り、ノードＮ１にそれらのゲート電極が接続
されたｐチャネルＭＯＳトランジスタＭＰ２（第７ＭＯ
Ｓトランジスタ）及びｎチャネルＭＯＳトランジスタＭ
Ｎ３（第９ＭＯＳトランジスタ）と、そのゲート電極が
インバータ３の出力線に接続され、そのドレイン領域が
第７ＭＯＳトランジスタＭＰ２のドレイン領域に、その
ソース領域が第９ＭＯＳトランジスタＭＮ３のドレイン
領域にそれぞれ接続されたｎチャネルＭＯＳトランジス
タＭＮ２（第８ＭＯＳトランジスタ）とが新たに付加さ
れている。又、同図中の容量ＣFはＡｌ配線による浮遊
容量である。尚、第６ＭＯＳトランジスタＭＮＣは、本
実施例９では必須の要素ではないので、なくても構わな
い。
【０１４０】また、図１９の回路の動作タイミングを図
２０に示す。以下、両図１９，２０に基づき、動作を説
明する。
２０に示す。以下、両図１９，２０に基づき、動作を説
明する。
【０１４１】まず、時刻ｔ13〜ｔ14のプリチャージ期間
経過後は、バスＢＵＳの電位がＬレベルであったものと
する。例えば、制御信号ＣＮＴ１がＨレベルへ変化した
が、レジスタ６にはデータがなかった場合である。この
ときは、ノードＮ１はＨレベルのままであり、第８及び
第９ＭＯＳトランジスタＭＮ２，ＭＮ３がオン状態とな
る結果、出力信号ＯＵＴはＬレベルとなる（時刻ｔ14〜
ｔ15）。
経過後は、バスＢＵＳの電位がＬレベルであったものと
する。例えば、制御信号ＣＮＴ１がＨレベルへ変化した
が、レジスタ６にはデータがなかった場合である。この
ときは、ノードＮ１はＨレベルのままであり、第８及び
第９ＭＯＳトランジスタＭＮ２，ＭＮ３がオン状態とな
る結果、出力信号ＯＵＴはＬレベルとなる（時刻ｔ14〜
ｔ15）。
【０１４２】その次のプリチャージ期間（時刻ｔ15〜ｔ
16）には、第７及び第８ＭＯＳトランジスタＭＰ２，Ｍ
Ｎ２が共にオフ状態となり、出力信号ＯＵＴをディスチ
ャージする経路が絶たれるので、出力信号ＯＵＴはＨレ
ベルのままをラッチしていることになる。
16）には、第７及び第８ＭＯＳトランジスタＭＰ２，Ｍ
Ｎ２が共にオフ状態となり、出力信号ＯＵＴをディスチ
ャージする経路が絶たれるので、出力信号ＯＵＴはＨレ
ベルのままをラッチしていることになる。
【０１４３】次に、その後のＥＶＬ期間（時刻ｔ16〜ｔ
17）では、仮に制御信号ＣＮＴ２がＬレベルからＨレベ
ルへ変化してレジスタ６’内のデータ信号がバス１に出
力されたものとすると、バスＢＵＳの電位はＨレベルへ
徐々に上昇し、その結果、ノードＮ１の電位はＬレベル
へと、それに応じて出力信号ＯＵＴもＨレベルへと徐々
に上昇し、Ｈレベルに達する。そして、時刻ｔ17以後の
更なるプリチャージ期間では、ノードＮ１の電位がＨレ
ベルに変わるので、出力信号ＯＵＴは時刻ｔ16〜ｔ17の
ＥＶＬ期間中のＨレベルをそのまま維持する。
17）では、仮に制御信号ＣＮＴ２がＬレベルからＨレベ
ルへ変化してレジスタ６’内のデータ信号がバス１に出
力されたものとすると、バスＢＵＳの電位はＨレベルへ
徐々に上昇し、その結果、ノードＮ１の電位はＬレベル
へと、それに応じて出力信号ＯＵＴもＨレベルへと徐々
に上昇し、Ｈレベルに達する。そして、時刻ｔ17以後の
更なるプリチャージ期間では、ノードＮ１の電位がＨレ
ベルに変わるので、出力信号ＯＵＴは時刻ｔ16〜ｔ17の
ＥＶＬ期間中のＨレベルをそのまま維持する。
【０１４４】このように、図１９のバスシステムは、プ
リチャージ前のＥＶＬ期間内のデータをプリチャージ信
号ＰＣによってサンプリングして、当該プリチャージ期
間中はそのデータを保持しており、従ってセンスアンプ
に加えて、正にダイナミック・ラッチとしても機能して
いる。
リチャージ前のＥＶＬ期間内のデータをプリチャージ信
号ＰＣによってサンプリングして、当該プリチャージ期
間中はそのデータを保持しており、従ってセンスアンプ
に加えて、正にダイナミック・ラッチとしても機能して
いる。
【０１４５】このようにして、小数のトランジスタによ
る構成だけで以て、バス信号ＢＵＳの増幅機能とラッチ
機能とを兼ね備えることが可能となる。よって、レイア
ウト面積が小さくなるというメリットがある。
る構成だけで以て、バス信号ＢＵＳの増幅機能とラッチ
機能とを兼ね備えることが可能となる。よって、レイア
ウト面積が小さくなるというメリットがある。
【０１４６】
【発明の効果】請求項１に係る発明によれば、バス振幅
が小さく且つＤＣパスがないので、低消費電力なバスシ
ステムを実現でき、しかも出力線はプリチャージ後はフ
ローティング状態となるために、高速なバスシステムを
実現できるという効果がある。加えて、プリチャージに
よるバス電位の変化がなだらかに行われるので、低電源
ノイズ特性を有するバスシステムを実現できる効果もあ
る。更に部品点数を少なくすることができるので、レイ
アウト面積の縮小化を図れる効果もある。
が小さく且つＤＣパスがないので、低消費電力なバスシ
ステムを実現でき、しかも出力線はプリチャージ後はフ
ローティング状態となるために、高速なバスシステムを
実現できるという効果がある。加えて、プリチャージに
よるバス電位の変化がなだらかに行われるので、低電源
ノイズ特性を有するバスシステムを実現できる効果もあ
る。更に部品点数を少なくすることができるので、レイ
アウト面積の縮小化を図れる効果もある。
【０１４７】請求項２に係る発明によれば、グランド側
の第５ＭＯＳトランジスタが制御信号によって制御され
るので、バスがハイインピーダンス状態となっている第
２期間においても、チャージカップリング等のノイズの
影響を受けないバスシステムを実現することができる。
の第５ＭＯＳトランジスタが制御信号によって制御され
るので、バスがハイインピーダンス状態となっている第
２期間においても、チャージカップリング等のノイズの
影響を受けないバスシステムを実現することができる。
【０１４８】請求項３に係る発明によれば、出力線の外
部に更にＭＯＳインバータ回路等を設けても、高速・低
消費電力で以て正確に動作可能なバスシステムを実現で
きる。
部に更にＭＯＳインバータ回路等を設けても、高速・低
消費電力で以て正確に動作可能なバスシステムを実現で
きる。
【０１４９】請求項４に係る発明によれば、バスのプリ
チャージレベルを、第２ＭＯＳトランジスタをカットオ
フするのに十分なレベルにまで設定することが可能とな
り、バスシステムの動作マージンの確保を実現できる。
チャージレベルを、第２ＭＯＳトランジスタをカットオ
フするのに十分なレベルにまで設定することが可能とな
り、バスシステムの動作マージンの確保を実現できる。
【０１５０】請求項５に係る発明によれば、バスシステ
ムの動作マージンを確保することができる効果がある。
ムの動作マージンを確保することができる効果がある。
【０１５１】請求項６に係る発明によれば、第２期間中
のバス振幅を増加させることができるため、第２ＭＯＳ
トランジスタのカットオフの実現を保証することができ
る。
のバス振幅を増加させることができるため、第２ＭＯＳ
トランジスタのカットオフの実現を保証することができ
る。
【０１５２】請求項７に係る発明によれば、第２期間中
のバス振幅を増加させることができるため、第２ＭＯＳ
トランジスタのカットオフの実現を保証することができ
る。
のバス振幅を増加させることができるため、第２ＭＯＳ
トランジスタのカットオフの実現を保証することができ
る。
【０１５３】請求項８に係る発明によれば、消費電力の
増大を防止しつつ、第２ＭＯＳトランジスタのカットオ
フを保証させてシステムの動作マージンの増大を実現す
ることができる。
増大を防止しつつ、第２ＭＯＳトランジスタのカットオ
フを保証させてシステムの動作マージンの増大を実現す
ることができる。
【０１５４】請求項９に係る発明によれば、複数のバス
システムの内のいくつかを動作させたくないような応用
例に、高速・低消費電力という特徴を生かしつつ適用す
ることができる効果がある。
システムの内のいくつかを動作させたくないような応用
例に、高速・低消費電力という特徴を生かしつつ適用す
ることができる効果がある。
【０１５５】請求項１０に係る発明によれば、バス振幅
をさらに一段と低下させることができるので、高速性を
維持しつつ消費電力を一段と下げることができる効果が
ある。
をさらに一段と低下させることができるので、高速性を
維持しつつ消費電力を一段と下げることができる効果が
ある。
【０１５６】請求項１１に係る発明によれば、低消費電
力化、高速性を実現することができると共に、ノイズ・
マージンを格段に増大させることができる効果がある。
又、部品点数も少なく、レイアウト面積を小さくするこ
ともできる効果がある。
力化、高速性を実現することができると共に、ノイズ・
マージンを格段に増大させることができる効果がある。
又、部品点数も少なく、レイアウト面積を小さくするこ
ともできる効果がある。
【０１５７】請求項１２に係る発明によれば、ノイズマ
ージンの大きなバスシステムを実現することができる。
ージンの大きなバスシステムを実現することができる。
【０１５８】請求項１３に係る発明によれば、出力線の
外部にＭＯＳインバータ等の回路を更に設けても、バス
システムを正確に動作可能としうる効果がある。
外部にＭＯＳインバータ等の回路を更に設けても、バス
システムを正確に動作可能としうる効果がある。
【０１５９】請求項１４に係る発明によれば、第１期間
中に貫通電流が流れるのを防止することができ、これに
より更に一層低消費電力化を実現することができる効果
がある。
中に貫通電流が流れるのを防止することができ、これに
より更に一層低消費電力化を実現することができる効果
がある。
【０１６０】請求項１５に係る発明によれば、様々な論
理の組合わせでセンスイネーブル可能なバスシステムを
実現できる効果がある。
理の組合わせでセンスイネーブル可能なバスシステムを
実現できる効果がある。
【０１６１】請求項１６に係る発明によれば、様々な論
理の組合わせでセンスイネーブル可能なバスシステムを
実現できる効果がある。
理の組合わせでセンスイネーブル可能なバスシステムを
実現できる効果がある。
【０１６２】請求項１７に係る発明によれば、センスア
ンプとラッチの両機能を具備したバスシステムを少ない
部品点数で以て実現することができ、消費電力及びレイ
アウト面積の低減を図ることができる効果がある。
ンプとラッチの両機能を具備したバスシステムを少ない
部品点数で以て実現することができ、消費電力及びレイ
アウト面積の低減を図ることができる効果がある。
【０１６３】請求項１８に係る発明によれば、センスア
ンプとラッチの両機能を具備したバスシステムを少ない
部品点数で以て実現することができ、消費電力及びレイ
アウト面積の低減を図ることができる効果がある。
ンプとラッチの両機能を具備したバスシステムを少ない
部品点数で以て実現することができ、消費電力及びレイ
アウト面積の低減を図ることができる効果がある。
【０１６４】請求項１９に係る発明によれば、第１期間
経過後は、バスセンスアンプの出力はフローティング状
態となり、又、バス振幅が小さくかつ定常電流が流れな
いので、処理速度が高速でかつ低消費電力なバスセンス
アンプを実現することができる。しかも、バス電位の上
昇、従って第２ＭＯＳトランジスタのオンからオフ状態
への変化がなだらかに行なわれるため、本発明は、電源
ノイズによる影響も受けにくいという低電源ノイズ特性
を実現することができる。又、部品点数も少なくてす
み、レイアウト面積の小さなバスセンスアンプを実現す
ることができる。
経過後は、バスセンスアンプの出力はフローティング状
態となり、又、バス振幅が小さくかつ定常電流が流れな
いので、処理速度が高速でかつ低消費電力なバスセンス
アンプを実現することができる。しかも、バス電位の上
昇、従って第２ＭＯＳトランジスタのオンからオフ状態
への変化がなだらかに行なわれるため、本発明は、電源
ノイズによる影響も受けにくいという低電源ノイズ特性
を実現することができる。又、部品点数も少なくてす
み、レイアウト面積の小さなバスセンスアンプを実現す
ることができる。
【０１６５】請求項２０に係る発明によれば、第２期間
中、第２ＭＯＳトランジスタがノイズ等の影響を受けて
オフからオン状態へと変化して誤動作するのを防止する
ことができる。この意味で、本発明は、請求項１９のバ
スセンスアンプの動作マージを高めることができる。
中、第２ＭＯＳトランジスタがノイズ等の影響を受けて
オフからオン状態へと変化して誤動作するのを防止する
ことができる。この意味で、本発明は、請求項１９のバ
スセンスアンプの動作マージを高めることができる。
【０１６６】請求項２１に係る発明によれば、抵抗分割
によって簡単に動作マージンを向上させることができ
る。
によって簡単に動作マージンを向上させることができ
る。
【０１６７】請求項２２に係る発明によれば、第１期間
中バイアスをダイナミックにカットしうるので、消費電
力を増大させることなく動作マージンを容易に向上させ
ることができる効果がある。
中バイアスをダイナミックにカットしうるので、消費電
力を増大させることなく動作マージンを容易に向上させ
ることができる効果がある。
【図１】 この発明の実施例１に係るバスシステムの回
路図である。
路図である。
【図２】 図１の回路の動作を示すタイミングチャート
である。
である。
【図３】 実施例１の変形例に係るバスシステムの回路
図である。
図である。
【図４】 実施例２に係るバスシステムの回路図であ
る。
る。
【図５】 図４の回路の動作を示すタイミングチャート
である。
である。
【図６】 実施例３に係るバスシステムの回路図であ
る。
る。
【図７】 ダイナミックバイアス回路の第１及び第２負
荷素子の一例を示す回路図である。
荷素子の一例を示す回路図である。
【図８】 実施例４に係るバスシステムの回路図であ
る。
る。
【図９】 実施例４のバスシステムの適用例を示す図で
ある。
ある。
【図１０】 実施例５に係るバスシステムの回路図であ
る。
る。
【図１１】 実施例５の動作を説明する図である。
【図１２】 実施例６に係るバスシステムの回路図であ
る。
る。
【図１３】 図１２の回路の動作を示すタイミングチャ
ートである。
ートである。
【図１４】 実施例７に係るバスシステムの回路図であ
る。
る。
【図１５】 ＮＭＯＳツリーの一例を示す回路図であ
る。
る。
【図１６】 ＮＭＯＳツリーの一例を示す回路図であ
る。
る。
【図１７】 実施例８に係るバスシステムの回路図であ
る。
る。
【図１８】 問題点を指摘するタイミングチャートであ
る。
る。
【図１９】 実施例９に係るバスシステムの回路図であ
る。
る。
【図２０】 図１９の回路の動作を示すタイミングチャ
ートである。
ートである。
【図２１】 従来技術を示す図である。
１ バス、２ バスセンスアンプ、４ プリチャージ信
号入力線、５ 制御信号入力線、６ レジスタ、７ 第
４ＭＯＳトランジスタ、８ 第５ＭＯＳトランジスタ、
１０ バスシステム、１２ 出力線、ＢＵＳ バス、Ｎ
０，Ｎ１ ノード、１４ データ保持部、ＭＮＰ 第１
ＭＯＳトランジスタ、ＭＮ１ 第２ＭＯＳトランジス
タ、ＭＰ１ 第３ＭＯＳトランジスタ、ＶDD 電源電
位、ＰＣ プリチャージ信号、ＣＮＴ１，ＣＮＴ２ 制
御信号、１３ａ 第１電源線、１３ｂ第２電源線、１３
ｃ 第３電源線、ＯＵＴ 出力信号、１５ ブート・ス
トラップ回路、１７ ダイナミックバイアス回路、Ｒ１
第１負荷素子、Ｒ２ 第２負荷素子、１９ 電源線、
ＳＥ センスイネーブル信号、２１ センスイネーブル
信号入力線、２２ 第４ＭＯＳトランジスタ、２３ 第
５ＭＯＳトランジスタ、２７ ＮＭＯＳツリー、ＭＮＣ
第６ＭＯＳトランジスタ、ＭＰ２ 第７ＭＯＳトラン
ジスタ、ＭＮ２ 第８ＭＯＳトランジスタ、ＭＮ３ 第
９ＭＯＳトランジスタ。
号入力線、５ 制御信号入力線、６ レジスタ、７ 第
４ＭＯＳトランジスタ、８ 第５ＭＯＳトランジスタ、
１０ バスシステム、１２ 出力線、ＢＵＳ バス、Ｎ
０，Ｎ１ ノード、１４ データ保持部、ＭＮＰ 第１
ＭＯＳトランジスタ、ＭＮ１ 第２ＭＯＳトランジス
タ、ＭＰ１ 第３ＭＯＳトランジスタ、ＶDD 電源電
位、ＰＣ プリチャージ信号、ＣＮＴ１，ＣＮＴ２ 制
御信号、１３ａ 第１電源線、１３ｂ第２電源線、１３
ｃ 第３電源線、ＯＵＴ 出力信号、１５ ブート・ス
トラップ回路、１７ ダイナミックバイアス回路、Ｒ１
第１負荷素子、Ｒ２ 第２負荷素子、１９ 電源線、
ＳＥ センスイネーブル信号、２１ センスイネーブル
信号入力線、２２ 第４ＭＯＳトランジスタ、２３ 第
５ＭＯＳトランジスタ、２７ ＮＭＯＳツリー、ＭＮＣ
第６ＭＯＳトランジスタ、ＭＰ２ 第７ＭＯＳトラン
ジスタ、ＭＮ２ 第８ＭＯＳトランジスタ、ＭＮ３ 第
９ＭＯＳトランジスタ。
Claims (22)
- 【請求項１】 バスと、 第１期間及び第２期間内はそれぞれ第１レベル及び第２
レベルにあり、前記第１期間と前記第２期間とを交互に
繰返すプリチャージ信号を入力するプリチャージ信号入
力線と、 前記第２期間内にレベル変化を起こす制御信号を入力す
る制御信号入力線と、 前記バスと前記制御信号入力線とに接続され、前記制御
信号のレベル変化に応じて、保持するデータ信号を出力
して前記バスの電位を前記第２レベルに変化させるデー
タ保持部と、 出力線と、 前記第１レベルにある第１、第２及び第３電源線と、 そのゲート電極線、その一方の半導体領域及びその他方
の半導体領域がそれぞれ前記プリチャージ信号入力線、
第１電源線、バスに接続された第１ＭＯＳトランジスタ
と、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記第２電源線、出力線、バスに
接続された第２ＭＯＳトランジスタと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記プリチャージ信号入力線、第
３電源線、出力線に接続された第３ＭＯＳトランジスタ
とを備え、 前記第１、第２及び第３ＭＯＳトランジスタは、何れも
対応する前記ゲート電極が前記第１レベルにあるときに
は論理的にオン可能な特性を有する、バスシステム。 - 【請求項２】 請求項１記載のバスシステムにおいて、 前記データ保持部は、 前記データ信号を保持するレジスタと、 そのゲート電極及びその一方の半導体領域がそれぞれ前
記レジスタの出力及びバスに接続された第４ＭＯＳトラ
ンジスタと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記制御信号入力線、前記第４Ｍ
ＯＳトランジスタの他方の半導体領域及びグランド線に
接続された第５ＭＯＳトランジスタとを、備えたことを
特徴とする、バスシステム。 - 【請求項３】 請求項１又は２記載のバスシステムにお
いて、 前記プリチャージ信号入力線と前記第３ＭＯＳトランジ
スタのゲート電極に接続されたインバータとを更に備
え、 前記第１及び第２ＭＯＳトランジスタは第１チャネル型
のＭＯＳトランジスタであり、 前記第３ＭＯＳトランジスタは第２チャネル型のＭＯＳ
トランジスタであることを特徴とする、バスシステム。 - 【請求項４】 請求項１乃至３の何れかに記載のバスシ
ステムにおいて、 （前記第１ＭＯＳトランジスタの閾値）≦（前記第２Ｍ
ＯＳトランジスタの閾値）の関係が成立することを特徴
とする、バスシステム。 - 【請求項５】 請求項１乃至３の何れかに記載のバスシ
ステムにおいて、 前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタ
とがレイアウト上隣接して配置されていることを特徴と
する、バスシステム。 - 【請求項６】 請求項１記載のバスシステムにおいて、 その一端及び他端がそれぞれ前記プリチャージ信号入力
線及び前記バスに接続され、前記第２期間内にのみ前記
バスの電位を高めるブートストラップ回路を、更に備え
たことを特徴とするバスシステム。 - 【請求項７】 請求項６記載のバスシステムにおいて、 前記ブートストラップ回路は、 その一端がインバータを介して前記プリチャージ信号入
力線に接続され、その他端が前記バスに接続された容量
を有することを特徴とする、バスシステム。 - 【請求項８】 請求項１記載のバスシステムにおいて、 前記第２電源線は、 その一端が前記プリチャージ信号入力線に接続されたイ
ンバータと、 その一端が前記インバータの他端に接続された第１負荷
素子と、 前記第１負荷素子の他端と前記第２ＭＯＳトランジスタ
のゲート電極とに接続された電圧線とを有し、 更に前記第１負荷素子の他端とグランド間とに接続され
た第２負荷素子を備えたことを特徴とする、バスシステ
ム。 - 【請求項９】 請求項１記載のバスシステムにおいて、 前記第２電源線は、所定の期間のみ前記第１レベルにあ
るセンスイネーブル信号を入力する線であることを特徴
とする、バスシステム。 - 【請求項１０】 請求項１記載のバスシステムにおい
て、 前記データ保持部は、 前記データ信号を保持するレジスタと、 そのゲート電極及びソース領域がそれぞれ前記制御信号
入力線、前記バスに接続されたｐチャネルＭＯＳトラン
ジスタと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記レジスタの出力、前記ｐチャ
ネルＭＯＳトランジスタのドレイン領域及びグランドに
接続された第４ＭＯＳトランジスタとを、備えたことを
特徴とする、バスシステム。 - 【請求項１１】 バスと、 第１期間及び第２期間内はそれぞれ第１レベル及び第２
レベルにあり、前記第１期間と前記第２期間とを交互に
繰返すプリチャージ信号を入力するプリチャージ信号入
力線と、 前記第２期間内にレベル変化を起こす制御信号を入力す
る制御信号入力線と、 前記バスと前記制御信号入力線とに接続され、前記制御
信号のレベル変化に応じて保持するデータ信号を出力
し、これにより前記バスの電位を前記第１レベルへ向け
て変化させるデータ保持部と、 出力線と、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記プリチャージ信号入力線、前
記バス及びグランド線に接続された第１ＭＯＳトランジ
スタと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記バス、前記出力線及び前記グ
ランド線に接続された第２ＭＯＳトランジスタと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記プリチャージ信号入力線、電
源電位及び前記出力線に接続された第３ＭＯＳトランジ
スタとを備え、 前記第１及び第２ＭＯＳトランジスタは同一極性のチャ
ネルを有しており、前記第１及び第３ＭＯＳトランジス
タは前記第１レベルにある前記プリチャージ信号の入力
に対しては共にオン可能な特性を有する、バスシステ
ム。 - 【請求項１２】 請求項１１記載のバスシステムにおい
て、 前記データ保持部は、 前記データ信号を保持するレジスタと、 そのゲート電極及びその一方の半導体領域がそれぞれ前
記レジスタの出力線及び前記電源電位に接続された第５
ＭＯＳトランジスタと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記制御信号入力線、前記第５Ｍ
ＯＳトランジスタの他方の半導体領域及び前記バスに接
続された第４ＭＯＳトランジスタとを、備えたことを特
徴とする、バスシステム。 - 【請求項１３】 請求項１１又は１２記載のバスシステ
ムにおいて、 前記第３ＭＯＳトランジスタは、インバータを介して前
記プリチャージ信号入力線にそのゲート電極が接続され
ており、前記第１及び第２ＭＯＳトランジスタとは異な
る極性のチャネルを有することを特徴とする、バスシス
テム。 - 【請求項１４】 請求項１３記載のバスシステムにおい
て、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記インバータの出力線、前記第
２ＭＯＳトランジスタの前記他方の半導体領域及び前記
グランド線に接続され、前記第１及び第２ＭＯＳトラン
ジスタと同一極性のチャネルを有する第６ＭＯＳトラン
ジスタを更に備える、バスシステム。 - 【請求項１５】 請求項１１記載のバスシステムにおい
て、 前記第２ＭＯＳトランジスタの前記他方の半導体領域と
前記グランド線との間に接続され、複数のセンスイネー
ブル信号が入力するセンスイネーブル手段を更に備え、 前記センスイネーブル手段は、前記複数のセンスイネー
ブル信号の論理レベルの組み合わせに応じて前記第２Ｍ
ＯＳトランジスタの前記他方の半導体領域と前記グラン
ド線とを導通させることを特徴とする、バスシステム。 - 【請求項１６】 請求項１５記載のバスシステムにおい
て、 前記センスイネーブル手段は、 対応する前記センスイネーブル信号をそのゲート電極に
入力する複数のＭＯＳトランジスタが直列に又は並列に
接続されたＭＯＳツリーを有することを特徴とする、バ
スシステム。 - 【請求項１７】 請求項１１記載のバスシステムにおい
て、 前記出力線に接続され、前記プリチャージ信号が前記第
２期間から前記第１期間に移る際に当該第２期間に於け
る前記出力線の電位をサンプリングし、得られた前記出
力線の電位を当該第１期間中保持するラッチ手段を、更
に備えることを特徴とする、バスシステム。 - 【請求項１８】 請求項１７記載のバスシステムにおい
て、 前記ラッチ手段は、 そのゲート電極及びその一方の半導体領域がそれぞれ前
記出力線及び前記電源電位に接続された第７ＭＯＳトラ
ンジスタと、 そのゲート電極及びその一方の半導体領域がそれぞれ前
記インバータの出力線及び前記第７ＭＯＳトランジスタ
の他方の半導体領域に接続された第８ＭＯＳトランジス
タと、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記出力線、前記第８ＭＯＳトラ
ンジスタの他方の半導体領域及び前記グラウンド線に接
続された第９ＭＯＳトランジスタとを備え、 前記第７ＭＯＳトランジスタは前記第１及び第２ＭＯＳ
トランジスタと異なる極性のチャネルを有する一方、 前記第８及び第９ＭＯＳトランジスタは共に前記第１及
び第２ＭＯＳトランジスタと同一極性のチャネルを有す
ることを特徴とする、バスシステム。 - 【請求項１９】 第１期間及び第２期間内はそれぞれ第
１レベル及び第２レベルにあり、前記第１期間と前記第
２期間とを交互に繰返すプリチャージ信号を入力するプ
リチャージ信号入力線と、データ信号を保持するレジス
タの前記第２期間内の出力によってその電位が前記第２
レベルとされるバスとが入力するバスセンスアンプにお
いて、 そのゲート電極及びその一方の半導体領域がそれぞれ前
記プリチャージ信号入力線及び前記バスに接続され、前
記第１レベルにある前記プリチャージ信号によってその
導通が制御される第１極性の第１ＭＯＳトランジスタ
と、 その一方の半導体領域が前記バスに接続され且つそのゲ
ート電極にはオン可能なレベルの電位が印加された、前
記第１極性を有する第２ＭＯＳトランジスタと、 前記プリチャージ信号入力線に接続されたインバータ
と、 そのゲート電極、その一方の半導体領域及びその他方の
半導体領域がそれぞれ前記インバータの出力線、電源電
位、及び前記第２ＭＯＳトランジスタの他方の半導体領
域に接続され、前記第１極性と異なる第２極性の第３Ｍ
ＯＳトランジスタとを、備えたバスセンスアンプ。 - 【請求項２０】 請求項１９記載のバスセンスアンプに
おいて、 前記第２ＭＯＳトランジスタのゲート電極の電位を前記
第１期間に於ける前記第１ＭＯＳトランジスタのゲート
電極の電位よりも下げたことを特徴とする、バスセンス
アンプ。 - 【請求項２１】 請求項１９記載のバスセンスアンプに
おいて、 前記第１レベルの電圧を抵抗分割して得られるバイアス
を前記第２ＭＯＳトランジスタのゲート電極に印加する
ことを特徴とする、バスセンスアンプ。 - 【請求項２２】 請求項１９記載のバスセンスアンプに
おいて、 前記プリチャージ信号入力線に接続された新たなインバ
ータを介して抵抗分割により得られるバイアスを前記第
２ＭＯＳトランジスタのゲート電極に印加することを特
徴とする、バスセンスアンプ。
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