KR100406558B1 - 반도체 메모리 소자의 전압 발생장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 전압 발생장치에 관한 것으로, 셀 플레이트 전압 발생장치의 출력 구동기의 게이트 신호를 내부전원전압과 접지전압 사이에서 움직이도록 조정하여 출력 구동기의 구동능력을 향상시킴으로써 안정된 셀 플레이트 전압을 제공하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 셀 플레이트 전압이 셀 플레이트 기준전압보다 높으면 내부전원전압의 값을 갖고 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 상기 셀 플레이트 전압 이하의 값을 갖는 풀-업신호와, 풀-다운 동작을 제어하기 위한 풀-다운신호를 발생시키는 출력 전압 제어기; 및 상기 풀-업신호와 상기 풀-다운신호에 응답하여 안정된 셀 플레이트 전압을 발생시키는 출력 구동기를 구비한 것을 특징으로 한다.

Description

반도체 메모리 소자의 전압 발생장치{Voltage generator for semiconductor memory device}
본 발명은 반도체 메모리 소자의 전압 발생장치에 관한 것으로 특히, 셀 플레이트 전압 발생장치의 출력 구동기의 구동능력을 향상시켜 안정된 셀 플레이트 전압을 발생시키는 것에 관한 것이다.
일반적으로, 디램에서 비트라인을 프리챠지시키기 위한 비트라인 프리챠지 전압 Vblp은 셀에 저장되는 고전압 데이터 신호와 저전압 데이터 신호의 중간전압의 값을 사용한다. 이 비트라인 프리챠지 전압 Vblp은 디램 셀에 저장되는 전압의 1/2이다. 이러한 이유는 이퀄라이즈(equalize) 동작에서 전력의 소모를 최소화하기 위해서이다.
셀 플레이트 전압 Vcp는 디램 셀의 커패시터의 기준단자에 연결되는 전압이다. 이 셀 플레이트 전압 Vcp은 비트라인 프리챠지 전압 Vblp와 마찬가지로 1/2*Vcc이다. 이 셀 플레이트 전압 Vcp은 디램 셀에 저장되는 데이터 전압에 무관하게 디램 셀 커패시터 양단에 1/2*Vcc의 전압이 걸려서 디램 셀 커패시터의 신뢰성을 확보하기 위해 사용된다.
도 1은 셀 플레이트 전압 발생장치의 한 예를 나타낸 회로도이다.
이러한 회로는 비트라인 프리챠지 전압 발생장치에도 동일하게 적용된다.
도 1에 나타낸 바와 같이, 종래의 셀 플레이트 전압 발생장치는 전압 분배기(10), 바이어스 전압 발생기(20), 게이트 전압 발생기(30), 출력 전압 제어기(40) 및 출력 구동기(50)를 구비한다.
전압 분배기(10)는 전원전압 CVdd과 접지전압 Vss 사이에 직결로 접속된 저항 R1 및 저항 R2로 구성되어, 전원전압 CVdd가 외부에서 인가되는 경우에 이 전원전압 CVdd를 분배하여 셀 플레이트 기준전압 Vcp_ref을 발생시킨다.
바이어스 전압 발생기(20)는 게이트로 셀 플레이트 기준전압 Vcp_ref를 입력받는 PMOS 트랜지스터 P1와 커런트 미러 구조를 갖는 PMOS 및 NMOS 트랜지스터 P2, N1, N2로 구성되고, 접지전압 Vss로 일정한 전류가 흐르게 하기 위한 n-바이어스 전압 Nbias와 내부전원전압 Vcc로부터 일정한 전류가 흐르게 하기 위한 p-바이어스 전압 Pbias를 발생시킨다.
게이트 전압 발생기(30)는 커런트 미러 구조를 갖는 PMOS 및 NMOS 트랜지스터 P3, N3, P4, P4로 구성되고, 셀 플레이트 기준전압 Vcp_ref보다 NMOS 트랜지스터 N3의 문턱전압 Vt만큼 큰 n-게이트 전압 Ngate와 셀 플레이트 기준전압 Vcp_ref보다 PMOS 트랜지스터 P4의 문턱전압 Vt만큼 낮은 p-게이트 전압 Pgate을 발생시킨다.
출력 전압 제어기(40)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속되고 각각의 게이트로 p-바이어스 전압 Pbias, n-게이트 전압 Ngate, p-게이트 전압 Pgate 및 n-바이어스 전압 Nbias을 인가받는 PMOS 및 NMOS 트랜지스터 P5, N5, P6, N6으로 구성되고, 풀-업신호 PU와 풀-다운신호 PD를 발생시킨다.
출력 구동기(50)는 접지전압 Vss 사이에 접속되고 각각의 게이트로 풀-업신호 PU와 풀-다운신호 PD를 인가받는 PMOS 및 NMOS 트랜지스터 P7, N7로 구성되고, 셀 플레이트 전압 Vcp을 발생시킨다.
여기서, NMOS 트랜지스터 N1, N2, N4, N6은 n-바이어스 전압 Nbias를 인가받아 접지전압 Vss로 약간의 오차 범위에서 동일한 전류를 흐르게 하고, PMOS 트랜지스터 P2, P3, P5는 p-바이어스 전압 Pbias를 인가받아 내부전원전압 Vcc로 약간의 오차범위에서 동일한 전류를 흐르게 한다.
그리고, 평형상태에서는 n-게이트 전압 발생부 P3, N3으로 동일한 전류가 흐르도록 n-게이트 전압 Ngate이 정해진다.
만약에 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 NMOS 트랜지스터 N5로 흐르는 전류가 감소되어 풀-업신호 PU의 전압은 높아진다. 그러면, PMOS 트랜지스터 P7이 턴-오프된다. 반대로 셀 플레이트 전압 Vcp이 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에는 NMOS 트랜지스터 N5로 흐르는 전류가 증가되어 풀-업신호 PU의 전압이 낮아진다. 그러면 PMOS 트랜지스터 P7이 턴-온된다.
이러한 종래의 셀 플레이트 전압 발생장치에 있어서, 출력단의 셀 플레이트 전압 Vcp가 1/2Vcc부근의 영역으로 설정되면 풀-업신호 PU의 전압이 내부전원전압 Vcc과 1/2Vcc 전위 사이를 움직이고, 풀-다운신호 PD의 전압이 1/2Vcc와 접지전압 사이를 움직인다.
이런 상황에서, 내부전원전압 Vcc가 낮아지면 셀 플레이트 전압 Vcp이 문턱전위 Vt에 비하여 낮아질 수 있다. 이렇게 되면 PMOS 트랜지스터 P7이 충분히 턴-온되지 못하는 현상이 발생한다. 이러한 현상은 NMOS 트랜지스터 N7에서도 마찬가지이다. 다만 통상적으로 PMOS 트랜지스터의 문턱전압이 NMOS 트랜지스터의 문턱전압에 비하여 상대적으로 높고, 동일한 사이즈에서의 전류 구동능력이 PMOS 트랜지스터가 낮기 때문에, 대개의 경우 풀-업장치에서 문제가 먼저 발생한다.
도 2는 도 1에 나타낸 각 전압의 결과값을 나타낸 그래프이고, 도 3은 도 1의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 것으로서, 0.13㎛ 기술체계(technology)에서 온도 0℃에서 전원전압이 1.5V인 경우 셀 플레이트 전압 Vcp의 전류 구동능력에 대한 시뮬레이션 결과도이다.
일반적으로, 셀 플레이트 전압 Vcp은 대기상태에서 출력단의 전압변화가 없는 경우 1.5V의 1/2인 0.75V를 유지할 것으로 예상된다. 그러나, 셀 플레이트 전압 Vcp에서 소모하는 전류가 ±4mA 정도가 되는 경우에는, 도 3에 나타낸 바와 같이, 셀 플레이트 전압 Vcp는 0.3V까지 떨어진다는 것을 알 수 있다.
결과적으로, 풀-업신호 PU의 전압이 내부전원전압 Vcc과 1/2Vcc 전위 사이를움직이고, 풀-다운신호 PD의 전압이 1/2Vcc와 접지전압 사이를 움직이는 상황에서, 내부전원전압이 낮아지면 셀 플레이트 전압 Vcp도 낮아지게 된다. 그러나, 트랜지스터의 문턱전압 Vt은 셀 플레이트 전압 Vcp에 비례하여 낮아지지 못해, 셀 플레이트 전압 Vcp가 트랜지스터의 문턱전압 Vt보다 낮은 경우에는 셀 플레이트 전압 발생기의 출력 구동기를 충분히 구동하지 못하게 된다.
따라서, 본 발명은 상기의 문제점에 착안하여 이루어진 것으로, 셀 플레이트 전압 발생기의 출력 구동기의 게이트 신호를 전원전압과 접지전압 사이에서 움직이도록 조정함으로써 상기 출력 구동기의 구동력을 향상시키고 안정적인 셀 플레이트 전압을 확보하는 것에 있다.
도 1은 종래의 셀 플레이트 전압 Vcp 발생장치의 회로도.
도 2는 도 1에 나타낸 각 전압의 결과값을 나타낸 그래프.
도 3은 도 1의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 그래프.
도 4는 본 발명의 바람직한 제1 실시예에 따른 셀 플레이트 전압 Vcp 발생장치의 회로도.
도 5는 도 4에 나타낸 각 전압의 결과값을 나타낸 그래프.
도 6은 도 4의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 그래프.
도 7은 본 발명의 바람직한 제2 실시예에 따른 셀 플레이트 전압 Vcp 발생장치의 회로도.
도 8은 도 7에 나타낸 각 전압의 결과값을 나타낸 그래프.
도 9는 도 7의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 그래프.
도 10은 본 발명의 바람직한 제3 실시예에 따른 셀 플레이트 전압 Vcp 발생장치의 회로도.
도 11은 도 10에 나타낸 각 전압의 결과값을 나타낸 그래프.
도 12는 도 10의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
10, 110, 210, 310: 전압 분배기
20, 120, 220, 320: 바이어스 전압 발생기
30, 130, 230, 330: 게이트 전압 발생기
140: 풀-업 제어기
150: 풀-다운 제어기
40, 240, 250, 240, 350: 출력 전압 제어기
50, 160, 260, 360: 출력 구동기
상술한 목적을 달성하기 위해, 본 발명의 제1 관점에 따른 반도체 메모리 소자의 전압 발생장치는 셀 플레이트 전압이 셀 플레이트 기준전압보다 높으면 내부전원전압의 값을 갖고 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 상기 셀 플레이트 전압 이하의 값을 갖는 풀-업신호와, 풀-다운 동작을 제어하기 위한 풀-다운신호를 발생시키는 출력 전압 제어기; 및 상기 풀-업신호와 상기 풀-다운신호에 응답하여 안정된 셀 플레이트 전압을 발생시키는 출력 구동기를 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 반도체 메모리 소자의 전압 발생장치는 셀 플레이트 전압이 셀 플레이트 기준전압보다 높으면 내부전원전압의 값을 갖고 상기셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 상기 셀 플레이트 전압 이하의 값을 갖는 풀-업 제어신호와, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 높으면 상기 셀 플레이트 전압 이상의 값을 갖고 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 접지전압의 값을 갖는 풀-다운 제어신호를 발생시키는 출력 전압 제어기; 및 상기 풀-업 제어신호와 상기 풀-다운 제어신호에 응답하여 안정된 셀 플레이트 전압을 발생시키는 출력 구동수단을 구비한 것을 특징으로 한다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 4는 본 발명의 본 발명의 바람직한 제1 실시예에 따른 셀 플레이트 전압 발생장치를 나타낸 회로도로서, 이것은 전압 분배기(110), 바이어스 전압 발생기(120), 게이트 전압 발생기(130), 풀-업 제어기(140), 풀-다운 제어기(150) 및 출력 구동기(160)를 구비한다.
여기서, 전압 분배기(110)는 내부전원전압 Vcc과 접지전압 Vss 사이에 직렬로 접속된 저항 R3, R4로 구성되고, 셀 플레이트 기준전압 Vcp_ref를 발생시킨다. 이때 내부전원전압 Vcc가 외부에서 인가되는 경우에는 외부에서 인가된 내부전원전압 Vcc를 분배하여 셀 플레이트 기준전압 Vcp_ref을 발생시키지만, 내부전원전압 Vcc를 내부에서 만드는 경우에는 다른 장치의 기준전압 발생장치(미도시)를 통하여 이러한 셀 플레이트 기준전압 Vcp_ref를 발생시킬 수도 있다.
바이어스 전압 발생기(120)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P11, N11과, 내부전원전압 Vcc와 접지전압 Vss사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P12, N121로 구성된다. 여기서, PMOS 트랜지스터 P11은 게이트로 셀 플레이트 기준전압 Vcp_ref를 인가받고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N11은 게이트가 자신의 드레인에 접속되고 소스가 접지전압 Vss에 접속되며 드레인이 PMOS 트랜지스터 P11의 드레인에 접속되어 있다. PMOS 트랜지스터 P12는 게이트가 자신의 드레인에 접속되고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N12는 NMOS 트랜지스터 N11과 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbais을 인가받고 드레인이 PMOS 트랜지스터 P12의 드레인에 접속되며 소스가 접지전압 Vss에 접속되어 있다.
이러한 바이어스 전압 발생기(120)는 접지전압 Vss로 일정한 전류가 흐르게 하기 위한 n-바이어스 전압 Nbias와 내부전원전압 Vcc로부터 일정한 전류가 흐르게 하기 위한 p-바이어스 전압 Pbias를 발생시킨다.
게이트 전압 발생기(130)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 순차적으로 접속된 PMOS 트랜지스터 P13, NMOS 트랜지스터 N13, PMOS 트랜지스터 P14 및 NMOS 트랜지스터 N14로 구성된다. 여기서, PMOS 트랜지스터 P13은 PMOS 트랜지스터 P12와 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias를 인가받고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N13은 게이트가 자신의 드레인에 접속되고 드레인이 PMOS 트랜지스터 P13의 드레인에 접속되며 소스가 노드 SN11에 접속되어 있다. PMOS 트랜지스터 P14는 게이트가 자신의 드레인에 접속되고 소스가 노드 SN11에 접속되어 있다. NMOS 트랜지스터 N14는NMOS 트랜지스터 N11 및 N12와 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 소스가 접지전압 Vss에 접속되며 드레인이 PMOS 트랜지스터 P14의 드레인에 접속되어 있다.
이러한 게이트 전압 발생기(130)는 셀 플레이트 기준전압 Vcp_ref보다 NMOS 트랜지스터 N13의 문턱전압 Vt만큼 큰 n-게이트 전압 Ngate과, 셀 플레이트 기준전압 Vcp_ref보다 PMOS 트랜지스터 N14의 문턱전압 Vt만큼 낮은 p-게이트 전압 Pgate을 발생시킨다.
풀-업 제어기(140)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속된 PMOS 트랜지스터 P15 및 NMOS 트랜지스터 N15, N16과, 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속된 PMOS 트랜지스터 P16 및 NMOS 트랜지스터 N17, N18로 구성된다. 여기서 PMOS 트랜지스터 P15는 PMOS 트랜지스터 P12, P13과 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias을 인가받고 소스가 내부전원전압 Vcc에 접속되며 드레인이 노드 SN12에 접속되어 있다. NMOS 트랜지스터 N15는 게이트로 셀 플레이트 기준전압 Vcp_ref를 인가받고 드레인이 노드 SN12에 접속되고 소스가 노드 SN13에 접속되어 있다. NMOS 트랜지스터 N16은 NMOS 트랜지스터 N11, N12, N14와 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 드레인이 노드 SN13에 접속되며 소스가 접지전압 Vss에 접속되어 있다. PMOS 트랜지스터 P16은 PMOS 트랜지스터 P12, P13, P15와 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias을 인가받고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N17은 게이트로 노드 SN15의 전압을 인가받고 드레인이 PMOS 트랜지스터 P16의 드레인에 접속되며 소스가 노드 SN14에 접속되어 있다. NMOS 트랜지스터 N18은 NMOS 트랜지스터 N11, N12, N14, N16과 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 드레인이 노드 SN14에 접속되며 소스가 접지전압 Vss에 접속되어 있다. 또한 NMOS 트랜지스터 N15, N17의 소스는 공통으로 연결되어 있다.
이러한 풀-업 제어기(140)는 셀 플레이트 전압 Vcp이 셀 플레이트 기준전압 Vcp_ref보다 높으면 내부전원전압 Vcc의 값을 갖는 풀-업신호 PU를 출력하고, 셀 플레이트 전압 Vcp이 셀 플레이트 기준전압 Vcp_ref보다 낮으면 셀 플레이트 전압 Vcp이하의 값(거의 접지전압 Vss에 까가운 전압값)을 갖는 풀-업신호 PU를 출력한다.
상술한 바와 같이 풀-업신호 PU가 내부전원전압 Vcc에서 접지전압 Vss 사이에서 변동하도록 하게 함으로써 셀 플레이트 전압 발생장치의 출력 구동기(160)의 구동능력을 크게 향상시킬 수 있다.
풀-다운 제어기(150)는 내부전원전압 Vcc과 출력노드 SN15 사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P17, N19와, 노드 SN15와 접지전압 Vss 사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P19, N20으로 구성된다. 여기서 PMOS 트랜지스터 P17은 PMOS 트랜지스터 P12, P13, P15, P16과 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias를 인가받고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N19는 NMOS 트랜지스터 N13과 커런트 미러 형태로 접속되어 게이트로 n-게이트 전압 Ngate를 인가받고 드레인이 PMOS 트랜지스터 P17의 드레인에 접속되며 소스가 노드 SN15에 접속되어 있다. PMOS 트랜지스터 P18은 PMOS 트랜지스터 P14와 커런트 미러 형태로 접속되어 게이트로 p-게이트 전압 Pgate를 인가받고 소스가 노드 SN15에 접속되며 드레인이 풀-다운 제어기(150)의 출력단자인 노드 SN16에 접속되어 있다. NMOS 트랜지스터 N20은 NMOS 트랜지스터 N11, N12, N14, N16, N18과 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 드레인이 노드 SN16에 접속되며 소스가 접지전압 Vss에 접속되어 있다.
이러한 풀-다운 제어기(150)는 출력 구동기(160)의 풀-다운 동작을 제어하기 위한 풀-다운신호 PD를 발생시킨다.
출력 구동기(160)는 내부전원전압 Vcc과 접지전압 Vss 사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P19, N21로 구성된다. 여기서 PMOS 트랜지스터 P19는 게이트로 풀-업신호 PU를 인가받고 소스가 내부전원전압 Vcc에 접속되며 드레인이 출력노드 SN17에 접속되어 있다. NMOS 트랜지스터 N21은 게이트로 풀-다운신호 PD를 인가받고 드레인이 출력노드 SN17에 접속되며 소스가 접지전압 Vss에 접속되어 있다.
상술한 출력 구동기(160)는 PMOS 및 NMOS 트랜지스터 P19, N21의 게이트로 풀-업신호 PU와 풀-다운신호 PD를 인가받아 안정된 셀 플레이트 전압 Vcp를 발생시킨다.
이하, 본 발명의 바람직한 제1 실시예에 따른 셀 플레이트 전압 발생장치의 동작을 보다 자세히 설명한다.
먼저, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에노드 SN14의 전압은 노드 SN13의 전압보다 높고(NMOS 트랜지스터 N17을 통하여 많은 전류가 유입됨), 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에, 노드 SN의 전압은 노드 SN13의 전압 보다 낮다(NMOS 트랜지스터 N17을 통하여 적은 전류가 유입됨).
이러한 NMOS 트랜지스터 N15, N17을 통하여 흐르는 전류는 이들의 게이트 전압과 노드 SN13 및 노드 SN14의 전압 사이에서 근사적으로 Ids=gm(Vgs-Vt)의 관계를 갖는다. 여기서, Ids는 트랜지스터로 흐르는 전류, gm은 비례상수, Vgs는 게이트와 소스간의 전압차(즉 NMOS 트랜지스터 N15의 경우에는 셀 플레이트 기준전압 Vcp_ref과 노드 SN13 사이의 전압차이고, NMOS 트랜지스터 N17의 경우에는 셀 플레이트 전압 Vcp와 노드 SN 사이의 전압차), Vt는 트랜지스터의 문턱전압을 의미한다.
상술한 Ids=gm(Vgs-Vt)에 의해, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 노드 SN14의 전압이 노드 SN13의 전압보다 높게 된다. 그러면 NMOS 트랜지스터 N15가 턴-오프되어 풀-업신호 PU가 내부전원전압 Vcc로 되고 PMOS 트랜지스터 P19는 턴-오프된다.
셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에는 노드 SN14의 전압이 노드 SN13의 전압보다 낮게 된다. 그러면, 이때 NMOS 트랜지스터 N15에는 셀 플레이트 전압 Vcp이 셀 플레이트 기준전압 Vcp_ref와 같을 때에 비하여 더 많은 전류가 흐르게 된다. 근사적으로 셀 플레이트 전압 Vcp보다 낮은 전압을 유지한다. 이 경우 풀-업신호 PU은 셀 플레이트 전압 Vcp 이하의 전압(Vss에가까운 전압)을 유지하므로 PMOS 트랜지스터 P19는 턴-온된다.
따라서, 본 발명의 제1 실시예에 따르면, 종래의 풀-업신호 PU가 셀 플레이트 전압 Vcp에 의해 PMOS 트랜지스터 P19를 턴-온시킬 때에 비하여 셀 플레이트 전압 Vcp 이하의 전압(거의 Vss 전압에 가까운 전압)에 의해서 PMOS 트랜지스터 P19를 충분히 턴-온시킴으로써 종래에 비하여 더 큰 구동능력을 얻을 수 있다.
도 5는 도 4에 나타낸 각 전압의 결과값을 나타낸 그래프이고, 도 6은 도 4의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 그래프이다.
도 6을 보면 셀 플레이트 전압 Vcp가 소모하는 전류가 4mA 정도인 경우에 셀 플레이트 전압 Vcp가 0.7V 이하로 떨어지지 않는다는 것을 알 수 있다.
도 7은 본 발명의 바람직한 제2 실시예에 따른 셀 플레이트 전압 발생장치를 나타낸 회로도로서, 이것은 전압 분배기(210), 바이어스 전압 발생기(220), 게이트 전압 발생기(230), 제1 출력 전압 제어기(240), 제2 출력 전압 제어기(250) 및 출력 구동기(260)를 구비한다.
여기서, 전압 분배기(210), 바이어스 전압 발생기(220) 및 게이트 전압 발생기(230)는 도 4에서 설명한 제1 실시예에 따른 셀 플레이트 전압 발생장치의 전압 분배기(110), 바이어스 전압 발생기(120) 및 게이트 전압 발생기(130)와 그 구성 및 동작이 동일하므로 상세한 설명은 생략한다.
제1 출력 전압 제어기(240)는 내부전원전압 Vcc, p-바이어스 전압 Pbias 및 n-게이트 전압 Ngate를 입력받아 풀-업 제어신호 AA1을 발생시키는 제어기(241); 및 접지전압, n-바이어스 전압 Nbias 및 p-게이트 전압 Pgate를 입력받아 풀-다운제어신호 BB1을 발생시키는 제어기(242)로 구성된다.
제어기(241)에서, PMOS 트랜지스터 P25는 PMOS 트랜지스터 P22, P23과 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias를 인가받고 소스가 내부전원전압 Vcc에 접속되며 드레인이 출력노드 SN22에 접속되어 있다. NMOS 트랜지스터 N26는 NMOS 트랜지스터 N24와 커런트 미러 형태로 접속되어 게이트로 n-게이트 전압 Ngate를 인가받고 드레인이 출력노드 SN22에 접속되며 소스가 노드 SN21에 접속되어 있다.
제어기(242)에서, PMOS 트랜지스터 P26은 PMOS 트랜지스터 P24와 커런트 미러 형태로 접속되어 게이트로 p-게이트 전압 Pgate를 인가받고 소스가 노드 SN21에 접속되며 드레인이 출력노드 SN23에 접속되어 있다. NMOS 트랜지스터 N27은 NMOS 트랜지스터 N22, N23, N25와 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 소스가 접지전압 Vss에 접속되며 드레인이 출력노드 SN23에 접속되어 있다.
이러한 제어기(241)는 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 내부전원전압 Vcc의 값을 갖는 풀-업 제어신호 AA1을 출력하고, 셀 플레이트 전압 Vcp가 셀 플레이트 전압 Vcp의 기준전압 Vcp_ref보다 낮은 경우에는 셀 플레이트 전압 Vcp 이하의 값을 갖는 풀-업 제어신호 AA1을 출력한다.
제어기(242)는 셀 플레이트 전압 Vcp가 셀 플레이트 전압 Vcp의 기준전압 Vcp_ref보다 큰 경우에는 셀 플레이트 전압 Vcp 이상(즉, 내부전원전압 Vcc)의 값을 갖는 풀-다운 제어신호 BB1을 출력하고, 셀 플레이트 전압 Vcp가 셀 플레이트 전압 Vcp의 기준전압 Vcp_ref보다 낮은 경우에는 셀 플레이트 전압 Vcp 이하의 전압(즉, 접지전압 Vss)을 풀-다운 제어신호 BB1을 출력한다.
출력 전압 제어기(250)는 내부전원전압 Vcc, 접지전압 Vss, 풀-업 제어신호 AA1 및 n-바이어스 전압 Nbias를 입력받아 풀-업신호 PU를 발생하는 제어기(251); 내부전원전압 Vcc, 접지전압 Vss, 풀-다운 제어신호 BB1 및 p-바이어스 전압 Pbias를 입력받아 풀-다운신호 PD를 발생하는 제어기(252)로 구성된다.
제어기(251)에서, PMOS 트랜지스터 P27은 게이트로 풀-업 제어신호 AA1을 인가받고 소스가 내부전원전압 Vcc에 접속되며 드레인이 출력노드 SN24에 접속된다. NMOS 트랜지스터 N28은 NMOS 트랜지스터 N22, N23, N25, N27과 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 소스가 접지전압 Vss에 접속되며 드레인이 출력노드 SN24에 접속된다. 인버터 IV1은 제어기(251)의 출력신호 AA를 반전시켜 풀-업신호 PU를 출력한다.
제어기(252)에서, PMOS 트랜지스터 P28은 PMOS 트랜지스터 P22, P23과 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias를 인가받고 소스가 내부전원전압 Vcc에 접속되며 드레인이 출력노드 SN25에 접속되어 있다. NMOS 트랜지스터 N28은 게이트로 출력노드 SN23의 풀-다운 제어신호 BB1을 인가받고 소스가 접지전압 Vss에 접속되며 드레인이 출력노드 SN25에 접속된다. 인버터 IV2는 제어기(252)의 출력신호 BB를 반전시켜 풀-다운신호 PD를 출력한다.
이러한 제어기(251)에 있어서, 제어기(241)로부터 출력된 풀-업 제어신호AA1이 p-바이어스 전압 Pbias와 동일한 경우에는, PMOS 트랜지스터 P27, P28로 동일한 전류가 흐르고, 제어기(241)로부터 출력된 풀-업 제어신호 AA1이 p-바이어스 전압 Pbias보다 높은 경우에는, PMOS 트랜지스터 P27의 전류 구동능력이 떨어져 출력신호 AA는 접지전압 Vss에 가까운 전압으로 된다. 제어기(241)로부터 출력된 풀-업 제어신호 AA1이 p-바이어스 전압 Pbias보다 낮은 경우에는, PMOS 트랜지스터 P27의 전류 구동능력이 증가되어 출력신호 AA는 내부전원전압 Vcc에 가까운 전압으로 된다.
요약하면, 제어기(251)로부터 출력된 출력신호 AA는 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에는 내부전원전압 Vcc의 레벨로 되고, 인버터 IV1을 거친 후에 접지전압 Vss의 레벨로 된다. 그러면, 출력 구동기(260)의 풀-업장치인 PMOS 트랜지스터 P29는 최대한 턴-온된다.
이하, 본 발명의 바람직한 제2 실시예에 따른 셀 플레이트 전압 발생장치의 동작을 설명한다.
우선, PMOS 트랜지스터 P23, P25는 동일한 p-바이어스 전압 Pbias이 게이트로 인가되는 커런트 미러 형태로 접속됨으로써 근사적으로 동일한 전류가 흐른다. NMOS 트랜지스터 N24, N26도 동일한 n-게이트 전압 Ngate이 게이트로 인가되는 커런트 미러 형태로 접속됨으로써 근사적으로 동일한 전류가 흐른다. 즉, Ids=gm(Vgs-Vt)의 관계가 성립된다. 여기서, Ids는 트랜지스터로 흐르는 전류, gm은 비례상수, Vgs는 게이트와 소스간의 전압차, Vt는 트랜지스터의 문턱전압이다.
상술한 Ids=gm(Vgs-Vt)에 의해, NMOS 트랜지스터 N24로 흐르는 전류는 n-게이트 전압 Ngate - 셀 플레이트 기준전압 Vcp_ref에 비례하고, NMOS 트랜지스터 N26으로 흐르는 전류는 n-게이트 전압 Ngate - 셀 플레이트전압 Vcp에 비례한다.
이때, 풀-업 제어신호 AA1의 전압은 n-게이트 전압 Ngate가 거의 문턱전압 Vt 값을 유지하기 때문에 셀 플레이트 전압 Vcp의 전압변화에 대하여 민감하게 동작한다.
예컨대, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 NMOS 트랜지스터 N26은 턴-오프되고, 풀-업 제어신호 AA1의 전압은 내부전원전압 Vcc이 된다. 반대로, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에는 NMOS 트랜지스터 N26이 충분히 턴-온되고, 풀-업 제어신호 AA1의 전압은 셀 플레이트 전압 Vcp값이 된다.
다음에, 제어기(251)의 출력신호 AA의 전압은 PMOS 및 NMOS 트랜지스터 P27 및 N28의 구동능력에 의하여 결정되고, PMOS 트랜지스터 P27의 구동 능력은 풀-업 제어신호 AA1의 전압에 의하여 결정된다.
즉 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 NMOS 트랜지스터 N26은 턴-오프되고, 풀-업 제어신호 AA1의 전압은 내부전원전압 Vcc 값으로 된다. 그러면, PMOS 트랜지스터 P27이 턴-오프되고 NMOS 트랜지스터 N28은 턴-온되어, 제어기(251)의 출력신호 AA의 전압은 저전압이 된다. 풀-업신호 PU는 내부전원전압 Vcc이 되어 PMOS 트랜지스터 P29는 턴-오프된다.
반면에, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에는 NMOS 트랜지스터 N26은 충분히 턴-온되어 풀-업 제어신호 AA1의 전압은 셀플레이트 전압 Vcp 값이 된다. 그러면, PMOS 트랜지스터 P27은 턴-온되고 NMOS 트랜지스터 N28의 게이트 전압은 일정하게 n-바이어스 전압 Nbias를 유지한다. NMOS 트랜지스터 N28로는 일정한 적은 양의 전류가 흘러 턴-온되고, 제어기(251)의 출력신호 AA의 전압은 고전압이 된다. 풀-업신호 PU는 접지전압 Vss가 되어 PMOS 트랜지스터 P29는 강하게 턴-온된다.
그 다음으로, NMOS 트랜지스터 N25, N27은 동일한 n-바이어스 전압 Nbias가 게이트에 인가되는 커런트 미러형태로 접속됨으로써 근사적으로 같은 전류가 흐른다. PMOS 트랜지스터 P24, P26은 동일한 p-바이어스 전압 Pbias가 게이트에 인가되는 커런트 미러형태로 접속됨으로써 근사적으로 같은 전류가 흐른다. 즉 Ids=gm(Vgs-Vt)의 관계가 성립한다. 여기서 Ids는 트랜지스터로 흐르는 전류, gm은 비례상수, Vgs는 게이트와 소스 간의 전압차, Vt는 트랜지스터의 문턱전위이다.
보다 상세히 말하면, PMOS 트랜지스터 P24로 흐르는 전류는 셀 플레이트 기준전압 Vcp_ref - p-게이트 전압 Pgate에 비례하고, PMOS 트랜지스터 P26으로 흐르는 전류는 셀 플레이트 전압 Vcp - p-게이트 전압 Pgate에 비례한다.
이때, 풀-다운 제어신호 BB1은 p-게이트 전압 Pgate가 거의 문턱전압 Vt값을 유지하기 때문에 셀 플레이트 전압 Vcp의 전압변화에 대하여 민감하게 동작한다.
예컨대, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 PMOS 트랜지스터 P26은 충분히 턴-온되어 풀-다운 제어신호 BB1의 전압은 셀 플레이트 전압 Vcp 값이 된다. 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref보다 낮은 경우에는 PMOS 트랜지스터 P26은 턴-오프되어 풀-다운 제어신호BB1의 전압은 접지전압 Vss 값이 된다.
다음에, 제어기(252)의 출력신호 BB의 전압은 PMOS 및 NMOS 트랜지스터 P28, N29의 구동능력에 의하여 결정된다. PMOS 트랜지스터 P28의 게이트 전압은 일정하게 p-바이어스 전압 Pbias을 유지하고, NMOS 트랜지스터 N29로는 일정한 적은 양의 전류가 흐른다. NMOS 트랜지스터 N29의 구동능력은 풀-다운 제어신호 BB1의 전압에 의해 결정된다.
즉, 셀 플레이트 전압 Vcp이 셀 플레이트 기준전압 Vcp_ref보다 큰 경우에는 PMOS 트랜지스터 P26은 충분히 턴-온되어 풀-다운 제어신호 BB1의 전압은 셀 플레이트 전압 Vcp 값이 된다. 그러면 PMOS 트랜지스터 P28은 미세하게 약한 전류가 흘러 턴-온되고 NMOS 트랜지스터 N29는 강하게 턴-온되어 제어기(252)의 출력신호 BB의 전압은 저전압이 된다. 풀-다운신호 PD는 내부전원전압 Vcc이 되어 NMOS 트랜지스터 N30은 강하게 턴-온된다.
반대로, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref 보다 낮은 경우에는 PMOS 트랜지스터 P26은 턴-오프되어 풀-다운 제어신호 BB1의 전압은 접지전압 Vss 값이 된다. 그러면 PMOS 트랜지스터 P28은 미세하게 약한 전류가 흐르는 상태로 턴-온되고, NMOS 트랜지스터 N29는 턴-오프되어 제어기(252)의 출력신호 BB의 전압은 고전압이 된다. 풀-다운신호 PD의 전압은 접지전압 Vss가 되어 NMOS 트랜지스터 N30은 턴-오프된다.
도 8은 도 7에 나타낸 각 전압의 결과값을 나타낸 그래프이고, 도 9는 도 7의 셀 플레이트 전압 Vcp의 전류파형을 나타낸 그래프이다.
도 9를 보면, 풀-업 및 풀-다운 장치가 충분히 턴-온되어 0.05V의 전압차에도 ±12mA 이상의 전류 구동능력을 확보할 수 있어, 출력단으로 안정적인 셀 플레이트 전압 Vcp가 인가될 수 있다는 것을 알 수 있다.
도 10은 본 발명의 제3 실시예에 따른 셀 플레이트 전압 발생장치를 나타낸 회로도로서, 이것은 전압 분배기(310), 바이어스 전압 발생기(320), 게이트 전압 발생기(330), 출력 전압 센서(340), 출력 전압 제어기(350) 및 출력 구동기(360)를 구비한다.
여기서, 출력 전압 센서(340), 출력 전압 제어기(350), 및 출력 구동기(360)의 구성은 상술한 제2 실시예의 셀 플레이트 전압 발생장치에서의 출력 전압 센서(240), 출력 전압 제어기(350) 및 출력 구동기(360)와 동일하므로 상세한 구성 설명은 생략한다.
상술한 전압 분배기(310)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속된 저항 R7, R8, R9로 구성되고, 제1 및 제2 셀 플레이트 기준전압 Vcp-ref1, Vcp_ref2를 발생시킨다. 여기서, 제1 셀 플레이트 기준전압 Vcp-ref1은 풀-다운장치 N39를 구동하는데 사용되고, 제2 셀 플레이트 기준전압 Vcp-ref2는 풀-업장치 P39를 구동하는데 사용된다.
바이어스 전압 발생기(320)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P31, N31과, 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 접속된 PMOS 및 NMOS 트랜지스터 P32, N32로 구성된다.
여기서, PMOS 트랜지스터 P31은 게이트로 셀 플레이트 기준전압 Vcp_ref1을인가받고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N31은 게이트가 자신의 드레인에 접속되고 소스가 접지전압 Vss에 접속되며 드레인이 PMOS 트랜지스터 P31의 드레인에 접속되어 있다. PMOS 트랜지스터 P32는 게이트가 자신의 드레인에 접속되고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N32는 NMOS 트랜지스터 N31과 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbais를 인가받고 드레인이 PMOS 트랜지스터 P32의 드레인에 접속되며 소스가 접지전압 Vss에 접속되어 있다.
이러한 바이어스 전압 발생기(320)는 접지전압 Vss로 일정한 전류가 흐르게 하기 위한 n-바이어스 전압 Nbias와 내부전원전압 Vcc로부터 일정한 전류가 흐르게 하기 위한 p-바이어스 전압 Pbias를 발생시킨다.
다음에, 게이트 전압 발생기(330)는 내부전원전압 Vcc와 접지전압 Vss 사이에 직렬로 순차적으로 접속된 PMOS 트랜지스터 P33, NMOS 트랜지스터 N33, PMOS 트랜지스터 P34 및 NMOS 트랜지스터 N34로 구성된다.
여기서, PMOS 트랜지스터 P33은 PMOS 트랜지스터 P32와 커런트 미러 형태로 접속되어 게이트로 p-바이어스 전압 Pbias를 인가받고 소스가 내부전원전압 Vcc에 접속되어 있다. NMOS 트랜지스터 N33은 게이트가 자신의 드레인에 접속되고 드레인이 PMOS 트랜지스터 P33의 드레인에 접속되며 소스가 노드 SN31에 접속되어 있다. PMOS 트랜지스터 P34는 게이트가 자신의 드레인에 접속되고 소스가 노드 SN32에 접속되어 있다. NMOS 트랜지스터 N34는 NMOS 트랜지스터 N31 및 N32와 커런트 미러 형태로 접속되어 게이트로 n-바이어스 전압 Nbias를 인가받고 소스가 접지전압 Vss에 접속되며 드레인이 PMOS 트랜지스터 P14의 드레인에 접속되어 있다.
이하, 본 발명의 바람직한 제3 실시예에 따른 셀 플레이트 전압 발생장치의 동작을 보다 자세히 설명한다.
도 10에 나타낸 셀 플레이트 전압 발생장치는 과도한 소비 전류를 방지하기 위하여 셀 플레이트 전압 발생장치가 동작하지 않는 영역에서는 풀-다운장치인 NMOS 트랜지스터 N39와 풀-업장치인 PMOS 트랜지스터 P39가 동작하지 않도록 하였다.
따라서, 셀 플레이트 전압 Vcp의 전압영역을 내부전원전압 Vcc로부터 제1 셀 플레이트 기준전압 Vcp_ref1까지의 제1 영역(즉, 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref1 이상인 영역), 제1 셀 플레이트 기준전압 Vcp_ref1로부터 그 보다 낮은 제2 셀 플레이트 기준전압 Vcp_ref2까지의 제2 영역(즉 셀 플레이트 전압 Vcp가 제2 셀 플레이트 기준전압 Vcp_ref2이상 제1 셀 플레이트 기준전압 Vcp_ref1 이하의 영역) 및 셀 플레이트 전압 Vcp가 셀 플레이트 기준전압 Vcp_ref2 이하의 제3 영역으로 나누었다.
제1 영역에서는 풀-업장치인 PMOS 트랜지스터 P39가 턴-오프되고 풀-다운장치인 NMOS 트랜지스터 N39가 턴-온된다. 제2 영역에서는 풀-업장치인 PMMOS 트랜지스터 P39가 턴-오프되고 풀-다운장치인 NMOS 트랜지스터 N39가 턴-오프된다. 제3 영역에서는 풀-업장치인 PMOS 트랜지스터 P39가 턴-온되고 풀-다운장치인 NMOS 트랜지스터 N39가 턴-오프된다.
부연 설명하면, 셀 플레이트 전압 Vcp가 제2 셀 플레이트 기준전압 Vcp_ref2보다 큰 경우에는 풀-업장치인 PMOS 트랜지스터 P39가 턴-오프되고, 셀 플레이트 전압 Vcp가 제2 셀 플레이트 기준전압 Vcp_ref2보다 낮은 경우에는 풀-업장치인 PMOS 트랜지스터 P39가 턴-온된다. 반면에, 셀 플레이트 전압 Vcp가 제1 셀 플레이트 기준전압 Vcp_ref1보다 큰 경우에는 풀-다운장치인 NMOS 트랜지스터 N39가 턴-온되고, 셀 플레이트 전압 Vcp가 제1 셀 플레이트 기준전압 Vcp_ref1보다 낮은 경우에는 풀-다운장치인 NMOS 트랜지스터 N39가 턴-오프된다.
이렇게 함으로써, 셀 플레이트 전압 발생장치가 동작하지 않는 영역에서는 풀-다운장치인 NMOS 트랜지스터 N39와 풀-업장치인 PMOS 트랜지스터 P39가 동작하지 않기 때문에 과도한 소비 전류를 방지할 수 있다.
도 11은 도 10에 나타낸 각 전압의 결과값을 나타낸 그래프이고, 도 12는 도 10의 셀 플레이트 전압 Vcp 또는 비트라인 프리챠지 전압 Vblp의 전류파형을 나타낸 그래프이다.
도 12를 보면, 풀-업 및 풀-다운 장치가 충분히 턴-온되어 0.05V의 전압차에도 ±12mA 이상의 전류 구동능력을 확보할 수 있으면서 동작하지 않는 영역세어의 전류소비를 줄일 수 있다는 것을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 출력 구동기의 게이트 신호를 내부전원전압과 접지전압 사이에서 움직이도록 조정할 수 있어 전류 구동능력을 향상시킬 수 있다. 이로 인해 안정된 셀 플레이트 전압 또는 비트라인 프리챠지 전압을 제공할 수 있다.
또한, 종래와 동일한 면적으로 전류 구동능력을 향상시킬 수 있기 때문에 면적에 있어도 유리하다.
또한, 내부전원전압이 낮은 경우에도 안정적인 동작확보가 가능하여 셀 플레이트 전압 Vcp, 비트라인 프리챠지 전압 Vblp 등의 1/2Vcc를 만드는 장치에서 전압변화를 최소화함으로써 노이즈가 적은 회로를 만드는데 적용 가능하다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 셀 플레이트 전압이 셀 플레이트 기준전압보다 높으면 내부전원전압의 값을 갖고 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 상기 셀 플레이트 전압 이하의 값을 갖는 풀-업신호와, 풀-다운 동작을 제어하기 위한 풀-다운신호를 발생시키는 출력 전압 제어수단; 및
    상기 풀-업신호와 상기 풀-다운신호에 응답하여 안정된 셀 플레이트 전압을 발생시키는 출력 구동수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  2. 제 1 항에 있어서, 상기 출력 전압 제어수단은,
    내부전원전압을 분배하여 셀 플레이트 기준전압을 발생시키는 전압 분배수단;
    상기 셀 플레이트 기준전압을 인가받아 p-바이어스 전압과 n-바이어스 전압을 발생시키는 바이어스 전압 발생수단;
    상기 셀 플레이트 기준전압, 상기 p-바이어스 전압 및 상기 n-바이어스 전압을 인가받아, p-게이트 전압과 n-게이트 전압을 발생시키는 게이트 전압 발생수단;
    상기 셀 플레이트 기준전압, 상기 p-바이어스 전압, 상기 n-바이어스 전압 및 셀 플레이트 전압을 인가받아 상기 풀-업신호를 발생시키는 풀-업 제어수단; 및
    상기 p-바이어스 전압, 상기 n-바이어스 전압, 상기 p-게이트 전압, 상기 n-게이트 전압 및 상기 셀 플레이트 전압을 인가받아, 상기 풀-다운신호를 발생시키는 풀-다운 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  3. 제 2 항에 있어서, 상기 바이어스 전압 발생수단은,
    내부전원전압로부터 일정한 전류가 흐르게 하기 위한 상기 p-바이어스 전압과 접지전압으로 일정한 전류가 흐르게 하기 위한 상기 n-바이어스 전압을 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  4. 제 2 항에 있어서, 상기 게이트 전압 발생장치는,
    상기 셀 플레이트 기준전압보다 NMOS 트랜지스터의 문턱전압만큼 큰 상기 n-게이트 전압과, 상기 셀 플레이트 기준전압보다 PMOS 트랜지스터의 문턱전압만큼 낮은 상기 p-게이트 전압을 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  5. 제 2 항에 있어서, 상기 풀-업 제어수단은,
    소스 및 드레인이 내부전원전압과 출력노드 사이에 접속되고 게이트로 상기 p-바이어스 전압을 인가받는 제1 트랜지스터;
    상기 출력노드와 접지전압 사이에 직렬로 접속되고 각각의 게이트로 상기 셀 플레이트 기준전압과 상기 n-바이어스 전압을 인가받는 제2 및 제3 트랜지스터;및
    내부전원전압과 접지전압 사이에 직렬로 접속되고, 각각의 게이트로 상기 p-바이어스 전압, 상기 셀 플레이트 전압 및 상기 n-바이어스 전압을 인가받는 제4 내지 제6 트랜지스터를 구비하고,
    상기 제2 및 제5 트랜지스터의 소스들이 공통으로 접속된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  6. 제 1 항에 있어서, 상기 출력 구동수단은,
    상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 높으면 경우에는 상기 내부전원전압의 값을 갖는 상기 풀-업신호를 인가받고, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 상기 셀 플레이트 전압 이하의 값을 갖는 상기 풀-업신호를 인가받는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  7. 제 1 항에 있어서, 상기 출력 구동수단은,
    내부전원전압과 출력단 사이에 접속되고 게이트로 상기 풀-업신호를 인가받는 풀-업장치와, 상기 출력단과 접지전압 사이에 접속되고 게이트로 상기 풀-다운신호를 인가받는 풀-다운장치로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  8. 셀 플레이트 전압이 셀 플레이트 기준전압보다 높으면 내부전원전압의 값을 갖고 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 상기 셀 플레이트 전압 이하의 값을 갖는 풀-업 제어신호와, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 높으면 상기 셀 플레이트 전압 이상의 값을 갖고 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 접지전압의 값을 갖는 풀-다운 제어신호를 발생시키는 출력 전압 제어수단; 및
    상기 풀-업 제어신호와 상기 풀-다운 제어신호에 응답하여 안정된 셀 플레이트 전압을 발생시키는 출력 구동수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  9. 제 8 항에 있어서, 상기 출력 전압 제어수단은,
    내부전원전압을 분배하여 상기 셀 플레이트 기준전압을 발생시키는 전압 분배수단;
    상기 셀 플레이트 기준전압을 인가받아 p-바이어스 전압과 n-바이어스 전압을 발생시키는 바이어스 전압 발생수단;
    상기 셀 플레이트 기준전압, 상기 p-바이어스 전압 및 상기 n-바이어스 전압을 인가받아, p-게이트 전압과 n-게이트 전압을 발생시키는 게이트 전압 발생수단;
    상기 p-바이어스 전압, 상기 n-바이어스 전압, 상기 p-게이트 전압, 상기 n-게이트 전압 및 셀 플레이트 전압을 인가받아 상기 풀-업 제어신호 및 상기 풀-다운 제어신호를 발생시키는 제1 출력 전압 제어수단; 및
    상기 p-바이어스 전압, 상기 n-바이어스 전압, 상기 풀-업 제어신호 및 상기 풀-다운 제어신호를 인가받아, 풀-업 신호와 풀-다운 신호를 발생시키는 제2 출력 전압 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  10. 제 9 항에 있어서, 상기 전압 분배수단은,
    내부전원전압을 분배하여 상기 출력 구동수단의 풀-업 동작을 위해 사용되는 제1 셀 플레이트 기준전압과 상기 출력 구동수단의 풀-다운 동작을 위해 사용되는 제2 셀 플레이트 기준전압을 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  11. 제 10 항에 있어서, 상기 바이어스 전압 발생수단은,
    상기 제1 셀 플레이트 기준전압을 게이트로 인가받고 소스가 내부전원전압에 접속된 제1 트랜지스터; 소스 및 드레인이 상기 제1 트랜지스터의 드레인 및 접지전압에 접속되고 커런트 미러 구조를 갖는 제2 트랜지스터; 및 내부전원전압과 접지전압 사이에 직렬로 접속되고 커런트 미러의 구조를 갖는 제3 및 제4 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  12. 제 10 항에 있어서, 상기 게이트 전압 발생수단은,
    내부전원전압, 상기 제1 셀 플레이트 기준전압 및 상기 p-바이어스전압을 이용해서 상기 n-게이트 전압을 발생시키는 커런트 미러 구조의 제1 및 제2 트랜지스터; 및 상기 제2 셀 플레이트 기준전압, 접지전압 및 n-바이어스 전압을 이용해서 상기 p-게이트 전압을 발생시키는 커런트 미러 구조의 제2 및 제4 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  13. 제 10 항에 있어서, 상기 출력 구동수단은,
    상기 셀 플레이트 전압이 상기 제2 셀 플레이트 기준전압보다 큰 경우에는 턴-오프되고, 상기 셀 플레이트 전압이 상기 제2 셀 플레이트 기준전압보다 낮은 경우에는 턴-온되는 풀-업장치; 및 상기 셀 플레이트 전압이 제1 셀 플레이트 기준전압보다 큰 경우에는 턴-온되고, 상기 셀 플레이트 전압이 제1 셀 플레이트 기준전압보다 낮은 경우에는 턴-오프되는 풀-다운장치로 구성된 것을 특징으로 반도체 메모리 소자의 전압 발생장치.
  14. 제 9 항에 있어서, 상기 바이어스 전압 발생수단은,
    내부전원전압로부터 일정한 전류가 흐르게 하기 위한 상기 p-바이어스 전압과 접지전압으로 일정한 전류가 흐르게 하기 위한 상기 n-바이어스 전압을 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  15. 제 9 항에 있어서, 상기 게이트 전압 발생장치는,
    상기 셀 플레이트 기준전압보다 NMOS 트랜지스터의 문턱전압만큼 큰 상기 n-게이트 전압과, 상기 셀 플레이트 기준전압보다 PMOS 트랜지스터의 문턱전압만큼낮은 상기 p-게이트 전압을 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  16. 제 9 항에 있어서, 상기 제1 출력 전압 제어수단은,
    상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 큰 경우에는 내부전원전압의 값을 갖는 상기 풀-업 제어신호를 출력하고, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮은 경우에는 상기 셀 플레이트 전압 이하의 값을 갖는 상기 풀-업 제어신호를 출력하는 제1 제어기; 및
    상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 큰 경우에는 상기 셀 플레이트 전압 이상의 값을 갖는 상기 풀-다운 제어신호를 출력하고, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮은 경우에는 접지전압의 값을 갖는 상기 풀-다운 제어신호를 출력하는 제2 제어기를 구비한 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  17. 제 16 항에 있어서,
    상기 제1 제어기는, 내부전원전압, 상기 p-바이어스전압, 상기 n-게이트 전압 및 상기 셀 플레이트 전압을 이용해서 상기 풀-업 제어신호를 발생시키는 PMOS 및 NMOS 트랜지스터로 구성되고,
    상기 제2 제어기는 상기 p-게이트 전압, 상기 n-바이스전압, 상기 셀 플레이트 전압 및 접지전압을 이용해서 상기 풀-다운 제어신호를 발생시키는 PMOS 및NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  18. 제 9 항에 있어서, 상기 제2 출력 전압 제어수단은,
    상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 큰 경우에는 내부전원전압의 값을 갖는 풀-업신호를 출력하고, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮은 경우에는 접지전압의 값을 갖는 풀-업신호를 출력하는 제1 제어기; 및
    상기 셀 플레이트 전압이 셀 플레이트 기준전압보다 큰 경우에는 내부전원전압의 값을 갖는 풀-다운신호를 출력하고, 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮은 경우에는 접지전압의 값을 갖는 풀-다운신호를 출력하는 제2 제어기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  19. 제 18 항에 있어서,
    상기 제1 제어기는, 상기 풀-업 제어신호, 상기 n-바이어스전압, 내부전원전압 및 접지전압을 인가받아 제2 풀-업 제어신호를 발생시키는 PMOS 및 NMOS 트랜지스터로 구성되고,
    상기 제2 제어기는 상기 p-바이어스전압, 상기 제1 풀-다운 제어신호, 내부전원전압 및 접지전압을 인가받아 제2 풀-다운 제어신호를 발생시키는 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
  20. 제 8 항에 있어서, 상기 출력 구동수단은,
    상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 낮으면 접지전압의 값을 갖는 상기 풀-업신호에 의해 턴-온되는 풀-업장치; 및 상기 셀 플레이트 전압이 상기 셀 플레이트 기준전압보다 높으면 내부전원전압을 갖는 상기 풀-다운신호에 의해 턴-온되는 풀-다운장치로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 발생장치.
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