JP3013773B2 - 半導体装置 - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数のセルアレイ
部と、外部電源電圧を降圧電圧に降圧し、この降圧電圧
を複数のセルアレイ部に共通に内部電源電圧として供給
する降圧回路装置とを有する半導体装置に関し、特に複
数のセルアレイ部として複数のメモリセルアレイ部を有
する半導体記憶装置に関する。
部と、外部電源電圧を降圧電圧に降圧し、この降圧電圧
を複数のセルアレイ部に共通に内部電源電圧として供給
する降圧回路装置とを有する半導体装置に関し、特に複
数のセルアレイ部として複数のメモリセルアレイ部を有
する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の大容量化が進むにつれ
て、高集積化に伴いＭＯＳトランジスタなどのゲート酸
化膜が薄くなり、耐圧が弱くなっていくことや、消費電
力の増大などのために内部電源電圧を下げる必要がでて
きている。たとえば、６４Ｍビット級のＤＲＡＭ(dynam
ic random access memory)においては２．０Ｖ程度まで
内部電源電圧を下げることが必要となっている。
て、高集積化に伴いＭＯＳトランジスタなどのゲート酸
化膜が薄くなり、耐圧が弱くなっていくことや、消費電
力の増大などのために内部電源電圧を下げる必要がでて
きている。たとえば、６４Ｍビット級のＤＲＡＭ(dynam
ic random access memory)においては２．０Ｖ程度まで
内部電源電圧を下げることが必要となっている。
【０００３】このため、半導体記憶装置においては、外
部電源電圧を、この外部電源電圧より低いリファレンス
電圧を越えない内部電源電圧に降圧し、かつ、この内部
電源電圧をメモリセルアレイ部に安定的に供給する降圧
回路装置が必要となる。
部電源電圧を、この外部電源電圧より低いリファレンス
電圧を越えない内部電源電圧に降圧し、かつ、この内部
電源電圧をメモリセルアレイ部に安定的に供給する降圧
回路装置が必要となる。
【０００４】図４を参照すると、従来のもっとも基本的
な降圧回路装置３０が示されている。この降圧回路装置
３０は、外部電源電圧ＶＥＸＴ（例えば３．３Ｖ）を、
この外部電源電圧ＶＥＸＴより低いリファレンス電圧Ｒ
ＥＦ（例えば２．０Ｖ）を越えない内部電源電圧ＩＮＴ
Ｓに降圧し、この内部電源電圧ＩＮＴＳを一つのメモリ
セルアレイ部に供給するものである。
な降圧回路装置３０が示されている。この降圧回路装置
３０は、外部電源電圧ＶＥＸＴ（例えば３．３Ｖ）を、
この外部電源電圧ＶＥＸＴより低いリファレンス電圧Ｒ
ＥＦ（例えば２．０Ｖ）を越えない内部電源電圧ＩＮＴ
Ｓに降圧し、この内部電源電圧ＩＮＴＳを一つのメモリ
セルアレイ部に供給するものである。
【０００５】この降圧回路装置３０は、ドライバ回路１
０を有する。このドライバ回路１０は、外部電源電圧Ｖ
ＥＸＴのメモリセルアレイ部への供給を、コントロール
信号Ｃ１に従ってオンオフするＰチャンネル型のＭＯＳ
ＦＥＴ (metal oxide semiconductor feild effect tra
nsistor)６を有し、このＭＯＳＦＥＴ６により、内部電
源電圧ＩＮＴＳを生成し、この内部電源電圧ＩＮＴＳに
よりセルアレイ部をドライブするものである。
０を有する。このドライバ回路１０は、外部電源電圧Ｖ
ＥＸＴのメモリセルアレイ部への供給を、コントロール
信号Ｃ１に従ってオンオフするＰチャンネル型のＭＯＳ
ＦＥＴ (metal oxide semiconductor feild effect tra
nsistor)６を有し、このＭＯＳＦＥＴ６により、内部電
源電圧ＩＮＴＳを生成し、この内部電源電圧ＩＮＴＳに
よりセルアレイ部をドライブするものである。
【０００６】この降圧回路装置３０は、更に、コントロ
ール回路２０を有する。このコントロール回路２０は、
内部電源電圧ＩＮＴＳをリファレンス電圧ＲＥＦに比較
し、内部電源電圧ＩＮＴＳがリファレンス電圧ＲＥＦを
越えないようにコントロール信号Ｃ１を発生するミラー
アンプリファイアを有し、このコントロール信号Ｃ１を
ドライバ回路１０に共通に供給するものである。ミラー
アンプリファイアは、Ｐチャンネル型のＭＯＳＦＥＴ１
及び２と、Ｎチャンネル型のＭＯＳＦＥＴ３、４、及び
５とを有する。
ール回路２０を有する。このコントロール回路２０は、
内部電源電圧ＩＮＴＳをリファレンス電圧ＲＥＦに比較
し、内部電源電圧ＩＮＴＳがリファレンス電圧ＲＥＦを
越えないようにコントロール信号Ｃ１を発生するミラー
アンプリファイアを有し、このコントロール信号Ｃ１を
ドライバ回路１０に共通に供給するものである。ミラー
アンプリファイアは、Ｐチャンネル型のＭＯＳＦＥＴ１
及び２と、Ｎチャンネル型のＭＯＳＦＥＴ３、４、及び
５とを有する。
【０００７】ミラーアンプリファイアにおいては、Ｐチ
ャンネル型のＭＯＳＦＥＴ１及び２は外部電源電圧ＶＥ
ＸＴを供給されている。また、内部電源電圧ＩＮＴＳを
リファレンス電圧ＲＥＦに比較することができるよう
に、Ｎチャンネル型のＭＯＳＦＥＴ３及び４のゲートに
内部電源電圧ＩＮＴＳ及びリファレンス電圧ＲＥＦがそ
れぞれ供給されている。ミラーアンプリファイアの比較
結果は、コントロール信号Ｃ１としてドライバ回路１０
のＰチャンネル型のＭＯＳＦＥＴ６のゲートに供給され
る。この降圧回路装置３０のイネーブル信号φＥは、Ｎ
チャンネル型のＭＯＳＦＥＴ５のゲートに供給される。
Ｎチャンネル型のＭＯＳＦＥＴ５のソースは接地されて
いる。
ャンネル型のＭＯＳＦＥＴ１及び２は外部電源電圧ＶＥ
ＸＴを供給されている。また、内部電源電圧ＩＮＴＳを
リファレンス電圧ＲＥＦに比較することができるよう
に、Ｎチャンネル型のＭＯＳＦＥＴ３及び４のゲートに
内部電源電圧ＩＮＴＳ及びリファレンス電圧ＲＥＦがそ
れぞれ供給されている。ミラーアンプリファイアの比較
結果は、コントロール信号Ｃ１としてドライバ回路１０
のＰチャンネル型のＭＯＳＦＥＴ６のゲートに供給され
る。この降圧回路装置３０のイネーブル信号φＥは、Ｎ
チャンネル型のＭＯＳＦＥＴ５のゲートに供給される。
Ｎチャンネル型のＭＯＳＦＥＴ５のソースは接地されて
いる。
【０００８】この降圧回路装置３０のイネーブル信号φ
Ｅがハイレベルになると、ミラーアンプリファイアは、
内部電源電圧ＩＮＴＳをリファレンス電圧ＲＥＦに比較
し、内部電源電圧ＩＮＴＳ７がリファレンス電圧ＲＥＦ
より低いレベルであればコントロール信号Ｃ１がローレ
ベルにアナログ的に遷移してドライバ回路１０のＰチャ
ンネル型のＭＯＳＦＥＴ６がメモリセルアレイ部に外部
電源電圧ＶＥＸＴを供給する。
Ｅがハイレベルになると、ミラーアンプリファイアは、
内部電源電圧ＩＮＴＳをリファレンス電圧ＲＥＦに比較
し、内部電源電圧ＩＮＴＳ７がリファレンス電圧ＲＥＦ
より低いレベルであればコントロール信号Ｃ１がローレ
ベルにアナログ的に遷移してドライバ回路１０のＰチャ
ンネル型のＭＯＳＦＥＴ６がメモリセルアレイ部に外部
電源電圧ＶＥＸＴを供給する。
【０００９】以上にドライバ回路１０及びコントロール
回路２０の基本的な回路構成を説明したが、本発明はド
ライバ回路１０及びコントロール回路２０の内部構成に
は制限されない。
回路２０の基本的な回路構成を説明したが、本発明はド
ライバ回路１０及びコントロール回路２０の内部構成に
は制限されない。
【００１０】一般に、半導体記憶装置においては、内部
電源電圧の供給単位で区切られた複数のメモリセルアレ
イ部にそれぞれ内部電源電圧を供給する。この際、各メ
モリセルアレイ部にセンスアンプリファイアの活性化時
には大電流を供給する必要があり、また、そのときのノ
イズも大きいので、通常は、複数のメモリセルアレイ部
に対して専用の降圧回路装置が使用される。この降圧回
路装置は大電流を複数のメモリセルアレイ部に均等に供
給する必要があるので、降圧回路装置のレイアウト上の
配置や内部電源電圧を供給する配線の幅などに降圧回路
装置の性能が影響される。具体的には、複数のメモリセ
ルアレイ部に内部電源電圧を供給する配線は複数のメモ
リセルアレイ部に対して、均等で、かつ、必要な電流を
十分流せるだけの配線幅が必要であり、また、降圧回路
装置も、内部電源電圧を供給する配線に対して等価とな
るように配置されなければならない。また、降圧回路装
置自身も外部電源から十分な電流を供給されなければな
らないため、外部電源と降圧回路装置との間に十分な幅
を持った配線がなされる必要がある。
電源電圧の供給単位で区切られた複数のメモリセルアレ
イ部にそれぞれ内部電源電圧を供給する。この際、各メ
モリセルアレイ部にセンスアンプリファイアの活性化時
には大電流を供給する必要があり、また、そのときのノ
イズも大きいので、通常は、複数のメモリセルアレイ部
に対して専用の降圧回路装置が使用される。この降圧回
路装置は大電流を複数のメモリセルアレイ部に均等に供
給する必要があるので、降圧回路装置のレイアウト上の
配置や内部電源電圧を供給する配線の幅などに降圧回路
装置の性能が影響される。具体的には、複数のメモリセ
ルアレイ部に内部電源電圧を供給する配線は複数のメモ
リセルアレイ部に対して、均等で、かつ、必要な電流を
十分流せるだけの配線幅が必要であり、また、降圧回路
装置も、内部電源電圧を供給する配線に対して等価とな
るように配置されなければならない。また、降圧回路装
置自身も外部電源から十分な電流を供給されなければな
らないため、外部電源と降圧回路装置との間に十分な幅
を持った配線がなされる必要がある。
【００１１】以上の条件を満たす二つの従来の半導体記
憶装置を図５及び図６に示す。
憶装置を図５及び図６に示す。
【００１２】図５の半導体記憶装置は、複数のメモリセ
ルアレイ部１１〜１４に対して図４に示した降圧回路装
置３０を一つ有する。降圧回路装置３０によって生成さ
れた内部電源電圧ＩＮＴＳ（図４）は、比較的大きな幅
の一つの横方向の内部電源電圧供給配線４３及び比較的
大きな幅の複数の縦方向の内部電源電圧供給配線４４を
介して複数のメモリセルアレイ部１１〜１４に供給す
る。降圧回路装置３０は、外部電源配線４２から外部電
源電圧ＶＥＸＴ（図４）を供給される。
ルアレイ部１１〜１４に対して図４に示した降圧回路装
置３０を一つ有する。降圧回路装置３０によって生成さ
れた内部電源電圧ＩＮＴＳ（図４）は、比較的大きな幅
の一つの横方向の内部電源電圧供給配線４３及び比較的
大きな幅の複数の縦方向の内部電源電圧供給配線４４を
介して複数のメモリセルアレイ部１１〜１４に供給す
る。降圧回路装置３０は、外部電源配線４２から外部電
源電圧ＶＥＸＴ（図４）を供給される。
【００１３】図６の半導体記憶装置は、複数のメモリセ
ルアレイ部１１〜１４に対応して図４に示した降圧回路
装置３０を複数個有する。複数の降圧回路装置３０によ
って生成された複数の内部電源電圧ＩＮＴＳ（図４）は
比較的大きな幅の縦方向の内部電源電圧供給配線４４を
介して複数のメモリセルアレイ部１１〜１４に供給す
る。複数の降圧回路装置３０は、外部電源配線４２から
外部電源電圧ＶＥＸＴ（図４）を供給される。
ルアレイ部１１〜１４に対応して図４に示した降圧回路
装置３０を複数個有する。複数の降圧回路装置３０によ
って生成された複数の内部電源電圧ＩＮＴＳ（図４）は
比較的大きな幅の縦方向の内部電源電圧供給配線４４を
介して複数のメモリセルアレイ部１１〜１４に供給す
る。複数の降圧回路装置３０は、外部電源配線４２から
外部電源電圧ＶＥＸＴ（図４）を供給される。
【００１４】
【発明が解決しようとする課題】図５の半導体記憶装置
では、降圧回路装置３０を複数の縦方向の内部電源電圧
供給配線４４に接続する比較的大きな幅の横方向の内部
電源電圧供給配線４３を必要とし、この横方向の内部電
源電圧供給配線４３により半導体チップサイズが増大し
てしまう欠点がある。横方向の内部電源電圧供給配線４
３を細くすると、複数のメモリセルアレイ部１１〜１４
が供給される電圧に格差が生じてしまう恐れがある。
では、降圧回路装置３０を複数の縦方向の内部電源電圧
供給配線４４に接続する比較的大きな幅の横方向の内部
電源電圧供給配線４３を必要とし、この横方向の内部電
源電圧供給配線４３により半導体チップサイズが増大し
てしまう欠点がある。横方向の内部電源電圧供給配線４
３を細くすると、複数のメモリセルアレイ部１１〜１４
が供給される電圧に格差が生じてしまう恐れがある。
【００１５】図６の半導体記憶装置では、複数のメモリ
セルアレイ部１１〜１４に対応して複数個の降圧回路装
置３０が必要になるため、やはり半導体チップサイズの
増大を招く。また、各降圧回路装置３０のコントロール
回路のミラーアンプリファイアには動作中に定常的に電
流を流すので、消費電流も降圧回路装置３０の数の増加
に従って増大するという欠点があった。
セルアレイ部１１〜１４に対応して複数個の降圧回路装
置３０が必要になるため、やはり半導体チップサイズの
増大を招く。また、各降圧回路装置３０のコントロール
回路のミラーアンプリファイアには動作中に定常的に電
流を流すので、消費電流も降圧回路装置３０の数の増加
に従って増大するという欠点があった。
【００１６】それ故、本発明の課題は、複数のセルアレ
イ部と降圧回路装置とを有するコンパクトでかつ削減さ
れた消費電流の半導体装置を提供することにある。
イ部と降圧回路装置とを有するコンパクトでかつ削減さ
れた消費電流の半導体装置を提供することにある。
【００１７】本発明の別の課題は、複数のセルアレイ部
と降圧回路装置とを有するコンパクトでかつ削減された
消費電流の半導体装置を実現可能にする降圧回路装置を
提供することにある。
と降圧回路装置とを有するコンパクトでかつ削減された
消費電流の半導体装置を実現可能にする降圧回路装置を
提供することにある。
【００１８】
【課題を解決するための手段】本発明の第１の態様によ
れば、複数のセルアレイ部と、外部電源電圧を内部電源
電圧に降圧し、この内部電源電圧を前記複数のセルアレ
イ部に供給する降圧回路装置とを有する半導体装置にお
いて、前記降圧回路装置は、前記複数のセルアレイ部の
それぞれに対応して設けられ、コントロール信号を受け
て、前記外部電源電圧を前記内部電源電圧に降圧して出
力する複数のドライバ回路と、前記複数のドライバ回路
に対応して設けられ、互いに対応する前記複数のドライ
バ回路及び前記複数のセルアレイ部間をそれぞれ接続し
て、前記内部電源電圧を前記セルアレイ部に供給する、
各々が第１の幅を有する複数の内部電源電圧供給配線
と、前記複数の内部電源電圧供給配線を共通に接続す
る、前記第１の幅よりも細い第２の幅を有する共通接続
配線と、唯一のコントロール回路とを有し、前記コント
ロール回路は、前記共通接続配線上の電圧をリファレン
ス電圧と比較した結果を、前記コントロール信号として
発生し、このコントロール信号を前記複数のドライバ回
路に共通に供給するものであることを特徴とする半導体
装置が得られる。
れば、複数のセルアレイ部と、外部電源電圧を内部電源
電圧に降圧し、この内部電源電圧を前記複数のセルアレ
イ部に供給する降圧回路装置とを有する半導体装置にお
いて、前記降圧回路装置は、前記複数のセルアレイ部の
それぞれに対応して設けられ、コントロール信号を受け
て、前記外部電源電圧を前記内部電源電圧に降圧して出
力する複数のドライバ回路と、前記複数のドライバ回路
に対応して設けられ、互いに対応する前記複数のドライ
バ回路及び前記複数のセルアレイ部間をそれぞれ接続し
て、前記内部電源電圧を前記セルアレイ部に供給する、
各々が第１の幅を有する複数の内部電源電圧供給配線
と、前記複数の内部電源電圧供給配線を共通に接続す
る、前記第１の幅よりも細い第２の幅を有する共通接続
配線と、唯一のコントロール回路とを有し、前記コント
ロール回路は、前記共通接続配線上の電圧をリファレン
ス電圧と比較した結果を、前記コントロール信号として
発生し、このコントロール信号を前記複数のドライバ回
路に共通に供給するものであることを特徴とする半導体
装置が得られる。
【００１９】本発明の第２の態様によれば、複数のセル
アレイ部と、外部電源電圧を内部電源電圧に降圧し、こ
の内部電源電圧を前記複数のセルアレイ部に供給する降
圧回路装置とを有する半導体装置における前記降圧回路
装置において、前記複数のセルアレイ部のそれぞれに対
応して設けられ、コントロール信号を受けて、前記外部
電源電圧を前記内部電源電圧に降圧して出力する複数の
ドライバ回路と、前記複数のドライバ回路に対応して設
けられ、互いに対応する前記複数のドライバ回路及び前
記複数のセルアレイ部間をそれぞれ接続して、前記内部
電源電圧を前記セルアレイ部に供給する、各々が第１の
幅を有する複数の内部電源電圧供給配線と、前記複数の
内部電源電圧供給配線を共通に接続する、前記第１の幅
よりも細い第２の幅を有する共通接続配線と、唯一のコ
ントロール回路とを有し、前記コントロール回路は、前
記共通接続配線上の電圧をリファレンス電圧と比較した
結果を、前記コントロール信号として発生し、このコン
トロール信号を前記複数のドライバ回路に共通に供給す
るものであることを特徴とする半導体装置の降圧回路装
置が得られる。
アレイ部と、外部電源電圧を内部電源電圧に降圧し、こ
の内部電源電圧を前記複数のセルアレイ部に供給する降
圧回路装置とを有する半導体装置における前記降圧回路
装置において、前記複数のセルアレイ部のそれぞれに対
応して設けられ、コントロール信号を受けて、前記外部
電源電圧を前記内部電源電圧に降圧して出力する複数の
ドライバ回路と、前記複数のドライバ回路に対応して設
けられ、互いに対応する前記複数のドライバ回路及び前
記複数のセルアレイ部間をそれぞれ接続して、前記内部
電源電圧を前記セルアレイ部に供給する、各々が第１の
幅を有する複数の内部電源電圧供給配線と、前記複数の
内部電源電圧供給配線を共通に接続する、前記第１の幅
よりも細い第２の幅を有する共通接続配線と、唯一のコ
ントロール回路とを有し、前記コントロール回路は、前
記共通接続配線上の電圧をリファレンス電圧と比較した
結果を、前記コントロール信号として発生し、このコン
トロール信号を前記複数のドライバ回路に共通に供給す
るものであることを特徴とする半導体装置の降圧回路装
置が得られる。
【００２０】
【００２１】
【００２２】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００２３】図１を参照すると、本発明の第１の実施例
による半導体記憶装置は、同様の参照符号で示した同様
の部分を含む。この半導体記憶装置は、複数のメモリセ
ルアレイ部１１〜１４と、外部電源配線４２から外部電
源電圧ＶＥＸＴを供給される降圧回路装置４０とを有す
る。降圧回路装置４０は、外部電源電圧ＶＥＸＴを、こ
の外部電源電圧ＶＥＸＴより低いリファレンス電圧ＲＥ
Ｆを越えない内部電源電圧ＩＮＴＳに降圧し、この内部
電源電圧ＩＮＴＳを複数のメモリセルアレイ部１１〜１
４に共通に供給するものである。
による半導体記憶装置は、同様の参照符号で示した同様
の部分を含む。この半導体記憶装置は、複数のメモリセ
ルアレイ部１１〜１４と、外部電源配線４２から外部電
源電圧ＶＥＸＴを供給される降圧回路装置４０とを有す
る。降圧回路装置４０は、外部電源電圧ＶＥＸＴを、こ
の外部電源電圧ＶＥＸＴより低いリファレンス電圧ＲＥ
Ｆを越えない内部電源電圧ＩＮＴＳに降圧し、この内部
電源電圧ＩＮＴＳを複数のメモリセルアレイ部１１〜１
４に共通に供給するものである。
【００２４】図２を参照すると、降圧回路装置４０は、
複数のメモリセルアレイ部１１〜１４に対応して設けら
れた複数のドライバ回路２１〜２４と、複数のドライバ
回路２１〜２４に対応して設けられ、互いに対応する複
数のドライバ回路２１〜２４及び前記複数のメモリセル
アレイ部１１〜１４間をそれぞれ接続する複数の内部電
源電圧供給配線４４と、複数の内部電源電圧供給配線４
４を共通に接続する共通接続配線４５と、唯一のコント
ロール回路２０とを有する。複数の内部電源電圧供給配
線４４の各々は、図１に示すように、比較的大きな第１
の幅の縦方向の内部電源電圧供給配線である。共通接続
配線４５は、第１の幅よりも細い第２の幅を有する。
複数のメモリセルアレイ部１１〜１４に対応して設けら
れた複数のドライバ回路２１〜２４と、複数のドライバ
回路２１〜２４に対応して設けられ、互いに対応する複
数のドライバ回路２１〜２４及び前記複数のメモリセル
アレイ部１１〜１４間をそれぞれ接続する複数の内部電
源電圧供給配線４４と、複数の内部電源電圧供給配線４
４を共通に接続する共通接続配線４５と、唯一のコント
ロール回路２０とを有する。複数の内部電源電圧供給配
線４４の各々は、図１に示すように、比較的大きな第１
の幅の縦方向の内部電源電圧供給配線である。共通接続
配線４５は、第１の幅よりも細い第２の幅を有する。
【００２５】図１及び図２において、複数のドライバ回
路２１〜２４の各々は、図４のドライバ回路と同様の構
造のものである。複数のドライバ回路２１〜２４の各々
は、外部電源電圧の複数の内部電源電圧供給配線４４の
内の対応する一つへの供給を、コントロール信号Ｃ１に
従ってオンオフすることにより、複数の内部電源電圧供
給配線４４の内の対応する前記一つ上に内部電源電圧Ｉ
ＮＴＳを生成し、この内部電源電圧ＩＮＴＳにより複数
のメモリセルアレイ部１１〜１４の内の対応する一つを
ドライブするものである。
路２１〜２４の各々は、図４のドライバ回路と同様の構
造のものである。複数のドライバ回路２１〜２４の各々
は、外部電源電圧の複数の内部電源電圧供給配線４４の
内の対応する一つへの供給を、コントロール信号Ｃ１に
従ってオンオフすることにより、複数の内部電源電圧供
給配線４４の内の対応する前記一つ上に内部電源電圧Ｉ
ＮＴＳを生成し、この内部電源電圧ＩＮＴＳにより複数
のメモリセルアレイ部１１〜１４の内の対応する一つを
ドライブするものである。
【００２６】コントロール回路２０は、図４のコントロ
ール回路２０と同様の構造のものである。コントロール
回路２０は、共通接続配線４５に共通に接続され、共通
接続配線４５上の内部電源電圧ＩＮＴＳをリファレンス
電圧ＲＥＦに比較し、内部電源電圧ＩＮＴＳがリファレ
ンス電圧ＲＥＦを越えないようにコントロール信号Ｃ１
を発生し、このコントロール信号Ｃ１を複数のドライバ
回路２１〜２４に共通に供給するものである。
ール回路２０と同様の構造のものである。コントロール
回路２０は、共通接続配線４５に共通に接続され、共通
接続配線４５上の内部電源電圧ＩＮＴＳをリファレンス
電圧ＲＥＦに比較し、内部電源電圧ＩＮＴＳがリファレ
ンス電圧ＲＥＦを越えないようにコントロール信号Ｃ１
を発生し、このコントロール信号Ｃ１を複数のドライバ
回路２１〜２４に共通に供給するものである。
【００２７】図１において、この半導体記憶装置は、内
部電源電圧の供給単位で区切られた複数のメモリアレイ
部１１〜１４に対応して設けられた複数のドライバ回路
２１〜２４と、複数のドライバ回路２１〜２４を制御す
る唯一のコントロール回路２０とを有する。このコント
ロール回路２０及びドライバ回路２１〜２４の内部の回
路は本発明では特に制限されないが、コントロール回路
２０及びドライバ回路２１〜２４は図２のコントロール
回路２０及びドライバ回路２１〜２４とする。
部電源電圧の供給単位で区切られた複数のメモリアレイ
部１１〜１４に対応して設けられた複数のドライバ回路
２１〜２４と、複数のドライバ回路２１〜２４を制御す
る唯一のコントロール回路２０とを有する。このコント
ロール回路２０及びドライバ回路２１〜２４の内部の回
路は本発明では特に制限されないが、コントロール回路
２０及びドライバ回路２１〜２４は図２のコントロール
回路２０及びドライバ回路２１〜２４とする。
【００２８】図２において、コントロール回路２０は図
４と同様であるが、各々が図４のドライバ回路１０と同
様な複数のドライバ回路２１〜２４に分かれ、複数のド
ライバ回路２１〜２４は、別の場所に配置される。複数
のドライバ回路２１〜２４の各々には外部電源電圧ＶＥ
ＸＴが接続される。コントロール回路２０から複数のド
ライバ回路２１〜２４の各々にコントロール信号Ｃ１が
供給される。
４と同様であるが、各々が図４のドライバ回路１０と同
様な複数のドライバ回路２１〜２４に分かれ、複数のド
ライバ回路２１〜２４は、別の場所に配置される。複数
のドライバ回路２１〜２４の各々には外部電源電圧ＶＥ
ＸＴが接続される。コントロール回路２０から複数のド
ライバ回路２１〜２４の各々にコントロール信号Ｃ１が
供給される。
【００２９】図１及び図２において、イネーブル信号φ
Ｅがハイレベルでコントロール回路２０が活性化してい
るとき、複数のメモリアレイ部１１〜１４で内部電源電
圧が使用されて下がってくると共通接続配線４５でコン
トロール回路２０のミラーアンプリファイアに伝えられ
たレベルによってコントロール信号Ｃ１のレベルがアナ
ログ的に下がって、複数のドライバ回路２１〜２４のＰ
チャンネル型ＭＯＳＦＥＴ６が複数のメモリアレイ部１
１〜１４へ電位を供給する。ここで、共通接続配線４５
は複数のメモリアレイ部１１〜１４の内部電源電圧の僅
かな格差を調節するための配線であるので、内部電源電
圧供給配線４４より細くて良く、通常の信号配線程度の
幅があればよい。
Ｅがハイレベルでコントロール回路２０が活性化してい
るとき、複数のメモリアレイ部１１〜１４で内部電源電
圧が使用されて下がってくると共通接続配線４５でコン
トロール回路２０のミラーアンプリファイアに伝えられ
たレベルによってコントロール信号Ｃ１のレベルがアナ
ログ的に下がって、複数のドライバ回路２１〜２４のＰ
チャンネル型ＭＯＳＦＥＴ６が複数のメモリアレイ部１
１〜１４へ電位を供給する。ここで、共通接続配線４５
は複数のメモリアレイ部１１〜１４の内部電源電圧の僅
かな格差を調節するための配線であるので、内部電源電
圧供給配線４４より細くて良く、通常の信号配線程度の
幅があればよい。
【００３０】図１の半導体記憶装置と図６の半導体記憶
装置とを比較すると、コントロール回路が図１の半導体
記憶装置は１つで済むのに対して図６の半導体記憶装置
ではドライバ回路ごとに必要なので４つのコントロール
回路が必要となる。コントロール回路はミラーアンプリ
ファイアが通常使われているので、その動作中には定常
的に電流を消費する。つまり、図１の半導体記憶装置で
は図６の半導体記憶装置に比べて４分の１の電流消費で
済む。例えば、コントロール回路１台あたり５ｍＡの平
均電流が流れるとすると図６の半導体記憶装置では４台
×５ｍＡ＝２０ｍＡだが、図１の半導体記憶装置では１
台×５ｍＡ＝５ｍＡで済む。
装置とを比較すると、コントロール回路が図１の半導体
記憶装置は１つで済むのに対して図６の半導体記憶装置
ではドライバ回路ごとに必要なので４つのコントロール
回路が必要となる。コントロール回路はミラーアンプリ
ファイアが通常使われているので、その動作中には定常
的に電流を消費する。つまり、図１の半導体記憶装置で
は図６の半導体記憶装置に比べて４分の１の電流消費で
済む。例えば、コントロール回路１台あたり５ｍＡの平
均電流が流れるとすると図６の半導体記憶装置では４台
×５ｍＡ＝２０ｍＡだが、図１の半導体記憶装置では１
台×５ｍＡ＝５ｍＡで済む。
【００３１】また、図１の半導体記憶装置と図５の半導
体記憶装置とを比較すると、図５の半導体記憶装置で必
要だった図５の比較的大きな幅の横方向の内部電源供給
電源配線４３が不要となり、その代りに図１の共通接続
配線４５に示される１〜２μｍ程度の配線ですむ。例え
ば、２０ｍｍ×１０ｍｍの半導体チップで図５の内部電
源供給電源配線４３が当該半導体チップの長辺方向に配
線されるような構成だとしてその電源供給電源配線４３
が１００μｍ必要だったとすると、図１の半導体記憶装
置の共通接続配線４５は１〜２μｍ程度で済むため、共
通接続配線４５の幅は無視できるので、半導体チップチ
ップ面積は２０ｍｍ×９．８ｍｍとなり、約２％の削減
となる。
体記憶装置とを比較すると、図５の半導体記憶装置で必
要だった図５の比較的大きな幅の横方向の内部電源供給
電源配線４３が不要となり、その代りに図１の共通接続
配線４５に示される１〜２μｍ程度の配線ですむ。例え
ば、２０ｍｍ×１０ｍｍの半導体チップで図５の内部電
源供給電源配線４３が当該半導体チップの長辺方向に配
線されるような構成だとしてその電源供給電源配線４３
が１００μｍ必要だったとすると、図１の半導体記憶装
置の共通接続配線４５は１〜２μｍ程度で済むため、共
通接続配線４５の幅は無視できるので、半導体チップチ
ップ面積は２０ｍｍ×９．８ｍｍとなり、約２％の削減
となる。
【００３２】図３を参照すると、本発明の第２の実施例
による半導体記憶装置は、複数のメモリアレイ部１１〜
１４と降圧回路装置４０と、複数のメモリアレイ部１１
〜１４と降圧回路装置４０とに外部電源配線４２に対し
て線対称に配置された複数のメモリアレイ部１１´〜１
４´と降圧回路装置４０´とを有する。降圧回路装置４
０´は降圧回路装置４０と構造において同様である。複
数のメモリアレイ部１１〜１４と複数のメモリアレイ部
１１´〜１４´とは独立であり、降圧回路装置４０及び
４０´は、降圧回路装置４０及び４０´のコントロール
回路２０に与えるイネーブル信号φＥによって全く非同
期に動作する事ができる。このとき、外部電源配線４２
はメモリアレイ部１１〜１４とメモリアレイ部１１´〜
１４´とについて一系統あれば良く、それぞれ独立した
外部電源配線は持つ必要がない。
による半導体記憶装置は、複数のメモリアレイ部１１〜
１４と降圧回路装置４０と、複数のメモリアレイ部１１
〜１４と降圧回路装置４０とに外部電源配線４２に対し
て線対称に配置された複数のメモリアレイ部１１´〜１
４´と降圧回路装置４０´とを有する。降圧回路装置４
０´は降圧回路装置４０と構造において同様である。複
数のメモリアレイ部１１〜１４と複数のメモリアレイ部
１１´〜１４´とは独立であり、降圧回路装置４０及び
４０´は、降圧回路装置４０及び４０´のコントロール
回路２０に与えるイネーブル信号φＥによって全く非同
期に動作する事ができる。このとき、外部電源配線４２
はメモリアレイ部１１〜１４とメモリアレイ部１１´〜
１４´とについて一系統あれば良く、それぞれ独立した
外部電源配線は持つ必要がない。
【００３３】
【発明の効果】以上説明したように本発明によれば、複
数のセルアレイ部と降圧回路装置とを有するコンパクト
でかつ削減された消費電流の半導体装置が得られる。
数のセルアレイ部と降圧回路装置とを有するコンパクト
でかつ削減された消費電流の半導体装置が得られる。
【００３４】また本発明によればは、複数のセルアレイ
部と降圧回路装置とを有するコンパクトでかつ削減され
た消費電流の半導体装置を実現可能にする降圧回路装置
が得られる。
部と降圧回路装置とを有するコンパクトでかつ削減され
た消費電流の半導体装置を実現可能にする降圧回路装置
が得られる。
【図１】本発明の第１の実施例による半導体記憶装置の
正面図である。
正面図である。
【図２】図１の半導体記憶装置の降圧回路装置を説明す
るための図である。
るための図である。
【図３】本発明の第２の実施例による半導体記憶装置の
正面図である。
正面図である。
【図４】従来の基本的な降圧回路装置を説明するための
図である。
図である。
【図５】従来の半導体記憶装置の正面図である。
【図６】もう一つの従来の半導体記憶装置の正面図であ
る。
る。
【符号の説明】 １ Ｐチャンネル型ＭＯＳＦＥＴ ２ Ｐチャンネル型ＭＯＳＦＥＴ ３ Ｎチャンネル型ＭＯＳＦＥＴ ４ Ｎチャンネル型ＭＯＳＦＥＴ ５ Ｎチャンネル型ＭＯＳＦＥＴ ６ Ｐチャンネル型ＭＯＳＦＥＴ １０ ドライバ回路 １１ メモリセルアレイ部 １２ メモリセルアレイ部 １３ メモリセルアレイ部 １４ メモリセルアレイ部 １１´ メモリセルアレイ部 １２´ メモリセルアレイ部 １３´ メモリセルアレイ部 １４´ メモリセルアレイ部 ２０ コントロール回路 ２１ ドライバ回路 ２２ ドライバ回路 ２３ ドライバ回路 ２４ ドライバ回路 ３０ 降圧回路装置 ４０ 降圧回路装置 ４０´ 降圧回路装置 ４２ 外部電源配線 ４４ 内部電源配線 ４５ 共通接続配線 ＶＥＸＴ 外部電源電圧 ＩＮＴＳ 内部電源電圧 ＲＥＦ リファレンス電圧 Ｃ１ コントロール信号 φＥ イネーブル信号
Claims (4)
- 【請求項１】 複数のセルアレイ部と、外部電源電圧を
内部電源電圧に降圧し、この内部電源電圧を前記複数の
セルアレイ部に供給する降圧回路装置とを有する半導体
装置において、 前記降圧回路装置は、 前記複数のセルアレイ部のそれぞれに対応して設けら
れ、コントロール信号を受けて、前記外部電源電圧を前
記内部電源電圧に降圧して出力する複数のドライバ回路
と、 前記複数のドライバ回路に対応して設けられ、互いに対
応する前記複数のドライバ回路及び前記複数のセルアレ
イ部間をそれぞれ接続して、前記内部電源電圧を前記セ
ルアレイ部に供給する、各々が第１の幅を有する複数の
内部電源電圧供給配線と、 前記複数の内部電源電圧供給配線を共通に接続する、前
記第１の幅よりも細い第２の幅を有する共通接続配線
と、 唯一のコントロール回路とを有し、 前記コントロール回路は、前記共通接続配線上の電圧を
リファレンス電圧と比較した結果を、前記コントロール
信号として発生し、このコントロール信号を前記複数の
ドライバ回路に共通に供給するものであることを特徴と
する半導体装置。 - 【請求項２】 前記複数のセルアレイ部が複数のメモリ
セルアレイ部であることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 複数のセルアレイ部と、外部電源電圧を
内部電源電圧に降圧し、この内部電源電圧を前記複数の
セルアレイ部に供給する降圧回路装置とを有する半導体
装置における前記降圧回路装置において、 前記複数のセルアレイ部のそれぞれに対応して設けら
れ、コントロール信号を受けて、前記外部電源電圧を前
記内部電源電圧に降圧して出力する複数のドライバ回路
と、 前記複数のドライバ回路に対応して設けられ、互いに対
応する前記複数のドライバ回路及び前記複数のセルアレ
イ部間をそれぞれ接続して、前記内部電源電圧を前記セ
ルアレイ部に供給する、各々が第１の幅を有する複数の
内部電源電圧供給配線と、 前記複数の内部電源電圧供給配線を共通に接続する、前
記第１の幅よりも細い第２の幅を有する共通接続配線
と、 唯一のコントロール回路とを有し、 前記コントロール回路は、前記共通接続配線上の電圧を
リファレンス電圧と比較した結果を、前記コントロール
信号として発生し、このコントロール信号を前記複数の
ドライバ回路に共通に供給するものであることを特徴と
する半導体装置の降圧回路装置。 - 【請求項４】 前記複数のセルアレイ部が複数のメモリ
セルアレイ部であることを特徴とする請求項３に記載の
半導体装置の降圧回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8065904A JP3013773B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体装置 |
| US08/821,927 US6021080A (en) | 1996-03-22 | 1997-03-21 | Semiconductor memory device having a voltage converting circuit |
| TW086103636A TW430805B (en) | 1996-03-22 | 1997-03-22 | Semiconductor memory device having a voltage converting circuit |
| KR1019970009961A KR100260476B1 (ko) | 1996-03-22 | 1997-03-22 | 전압 변환 회로를 갖는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8065904A JP3013773B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH09259584A JPH09259584A (ja) | 1997-10-03 |
| JP3013773B2 true JP3013773B2 (ja) | 2000-02-28 |
Family
ID=13300424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8065904A Expired - Fee Related JP3013773B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3013773B2 (ja) |
| KR (1) | KR100260476B1 (ja) |
| TW (1) | TW430805B (ja) |
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| JP2003100075A (ja) * | 2001-09-25 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100406558B1 (ko) | 2001-12-21 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전압 발생장치 |
| JP4970722B2 (ja) * | 2004-12-16 | 2012-07-11 | エルピーダメモリ株式会社 | 半導体チップ及び半導体メモリ装置 |
| KR100850276B1 (ko) * | 2007-03-23 | 2008-08-04 | 삼성전자주식회사 | 반도체 장치에 적합한 내부전원전압 발생회로 |
| JP2011216837A (ja) | 2010-03-17 | 2011-10-27 | Toshiba Corp | 半導体記憶装置 |
| JP2012252762A (ja) * | 2011-06-07 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
| KR101698741B1 (ko) * | 2016-02-03 | 2017-01-23 | 주식회사 티에스피글로벌 | 메모리칩, 메모리 장치 및 이 장치를 구비하는 메모리 시스템 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0253289A (ja) * | 1988-08-16 | 1990-02-22 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP3006014B2 (ja) * | 1990-02-13 | 2000-02-07 | 日本電気株式会社 | 半導体メモリ |
| JPH07105682A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ダイナミックメモリ装置 |
| JP3239581B2 (ja) * | 1994-01-26 | 2001-12-17 | 富士通株式会社 | 半導体集積回路の製造方法及び半導体集積回路 |
| JP3160480B2 (ja) * | 1994-11-10 | 2001-04-25 | 株式会社東芝 | 半導体記憶装置 |
| JP3296142B2 (ja) * | 1995-06-16 | 2002-06-24 | 富士通株式会社 | 半導体メモリ |
-
1996
- 1996-03-22 JP JP8065904A patent/JP3013773B2/ja not_active Expired - Fee Related
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1997
- 1997-03-21 US US08/821,927 patent/US6021080A/en not_active Expired - Fee Related
- 1997-03-22 KR KR1019970009961A patent/KR100260476B1/ko not_active IP Right Cessation
- 1997-03-22 TW TW086103636A patent/TW430805B/zh not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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| KR970065700A (ko) | 1997-10-13 |
| KR100260476B1 (ko) | 2000-07-01 |
| US6021080A (en) | 2000-02-01 |
| TW430805B (en) | 2001-04-21 |
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