JPH05206420A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05206420A JPH05206420A JP1487492A JP1487492A JPH05206420A JP H05206420 A JPH05206420 A JP H05206420A JP 1487492 A JP1487492 A JP 1487492A JP 1487492 A JP1487492 A JP 1487492A JP H05206420 A JPH05206420 A JP H05206420A
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Abstract
(57)【要約】
【目的】常に動作させる必要のある回路と一時的に動作
させる必要のない回路とを同時に搭載した半導体集積回
路において、一時的に動作させる必要のない回路の消費
電力を小さくし、半導体集積回路全体の消費電力を小さ
くすること。 【構成】周辺回路領域９に配置されたＶＤＤ端子４から
接続された電源供給線１ａと内部セル領域６の電源供給
線３との間に、制御入力信号８によって動作するトラン
ジスタ７が接続されている。
させる必要のない回路とを同時に搭載した半導体集積回
路において、一時的に動作させる必要のない回路の消費
電力を小さくし、半導体集積回路全体の消費電力を小さ
くすること。 【構成】周辺回路領域９に配置されたＶＤＤ端子４から
接続された電源供給線１ａと内部セル領域６の電源供給
線３との間に、制御入力信号８によって動作するトラン
ジスタ７が接続されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタスライス方式で設計される半導体集積回路に
関する。
特にマスタスライス方式で設計される半導体集積回路に
関する。
【０００２】
【従来の技術】従来のマスタスライス方式で設計される
半導体集積回路は、図３に示すように、外部信号とのや
りとりを行う周辺回路領域９と、論理機能を実現する回
路（マクロ）即ち内部セル領域６とから構成され、周辺
回路領域９に配置されたＶＤＤ端子４のＧＮＤ端子５と
にそれぞれ接続された電源供給線１ａ，１ｂを経由し
て、内部セル領域６の電源供給線２ａ，２ｂにより全て
の内部セル領域６に電源が供給され駆動される。
半導体集積回路は、図３に示すように、外部信号とのや
りとりを行う周辺回路領域９と、論理機能を実現する回
路（マクロ）即ち内部セル領域６とから構成され、周辺
回路領域９に配置されたＶＤＤ端子４のＧＮＤ端子５と
にそれぞれ接続された電源供給線１ａ，１ｂを経由し
て、内部セル領域６の電源供給線２ａ，２ｂにより全て
の内部セル領域６に電源が供給され駆動される。
【０００３】
【発明が解決しようとする課題】従来のマスタスライス
方式の半導体集積回路では、論理機能を実現する内部セ
ル１０領域内に常に動作させる必要のある回路と、一時
的に動作させる必要のない回路を同時に搭載した場合、
全ての内部セル１０に電流が供給されているため、動作
させる必要のない回路においても電力が消費され、全体
の消費電力が小さくできないという問題点があった。
方式の半導体集積回路では、論理機能を実現する内部セ
ル１０領域内に常に動作させる必要のある回路と、一時
的に動作させる必要のない回路を同時に搭載した場合、
全ての内部セル１０に電流が供給されているため、動作
させる必要のない回路においても電力が消費され、全体
の消費電力が小さくできないという問題点があった。
【０００４】そのため、常に動作する必要のある回路を
別の半導体集積回路に分離したり、もしくは電源電圧の
電位をトランジスタの動作可能な電位まで下げて、回路
全体の消費電力を抑える必要があった。
別の半導体集積回路に分離したり、もしくは電源電圧の
電位をトランジスタの動作可能な電位まで下げて、回路
全体の消費電力を抑える必要があった。
【０００５】本発明の目的は、前記問題点を解決し、一
時的に動作させる必要のない回路には、電源供給をスト
ップするようにした半導体集積回路を提供することにあ
る。
時的に動作させる必要のない回路には、電源供給をスト
ップするようにした半導体集積回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、外部信号とのインターフェースを行う周辺回
路領域の電源供給線と論理機能を実現する内部セル領域
を駆動する電源供給線との間に、制御信号によって動作
するトランジスタを備えていることを特徴とし、特に前
記制御信号を発生する制御回路を設けたことを特徴とす
る。
の構成は、外部信号とのインターフェースを行う周辺回
路領域の電源供給線と論理機能を実現する内部セル領域
を駆動する電源供給線との間に、制御信号によって動作
するトランジスタを備えていることを特徴とし、特に前
記制御信号を発生する制御回路を設けたことを特徴とす
る。
【０００７】
【実施例】図１は本発明の一実施例の半導体集積回路の
平面図である。
平面図である。
【０００８】図１において、本実施例の半導体集積回路
は、周辺回路領域９に配置されたＶＤＤ端子４に接続さ
れる電源供給線１ａと、内部セル領域６の電源供給線３
との間に制御入力信号端子８の信号によってゲート動作
するＭＯＳトランジスタ７が接続されている。
は、周辺回路領域９に配置されたＶＤＤ端子４に接続さ
れる電源供給線１ａと、内部セル領域６の電源供給線３
との間に制御入力信号端子８の信号によってゲート動作
するＭＯＳトランジスタ７が接続されている。
【０００９】図１において、本実施例が従来例と異なる
点は、周辺回路領域９の電源供給線１ａと内部セル領域
６の電源供給線３とが直接接続されておらず、その間に
配置された多数のトランジスタ７のソース・ドレインを
経由して、接続されていることである。
点は、周辺回路領域９の電源供給線１ａと内部セル領域
６の電源供給線３とが直接接続されておらず、その間に
配置された多数のトランジスタ７のソース・ドレインを
経由して、接続されていることである。
【００１０】制御入力信号端子８の信号が“１”状態の
時ＭＯＳトランジスタ７は導通状態になり、周辺回路領
域９の電源供給線１ａと内部セル領域６の電源供給線３
とは、導通し内部セル領域６に電源が供給され駆動され
る。
時ＭＯＳトランジスタ７は導通状態になり、周辺回路領
域９の電源供給線１ａと内部セル領域６の電源供給線３
とは、導通し内部セル領域６に電源が供給され駆動され
る。
【００１１】制御入力信号端子８の信号が“０”状態の
時、ＭＯＳトランジスタ７は非導通状態になり、周辺回
路領域９の電源供給線１ａと内部セル領域６の電源供給
線３とは非導通状態となり、内部セル１０には電源が供
給されない。
時、ＭＯＳトランジスタ７は非導通状態になり、周辺回
路領域９の電源供給線１ａと内部セル領域６の電源供給
線３とは非導通状態となり、内部セル１０には電源が供
給されない。
【００１２】また、トランジスタ７が接続されていない
電源供給線２ａは制御入力信号に左右されず、常に周辺
回路領域９の電源供給線１ａと導通しており、内部セル
領域６に電源が供給されている。
電源供給線２ａは制御入力信号に左右されず、常に周辺
回路領域９の電源供給線１ａと導通しており、内部セル
領域６に電源が供給されている。
【００１３】一時的に動作させる必要のない回路を、Ｍ
ＯＳトランジスタ７によって電源の供給が停止できる内
部セル領域６に配置し、ＭＯＳトランジスタ７により電
源の供給を制御することにより動作していない時の電力
の消費を小さくできる。
ＯＳトランジスタ７によって電源の供給が停止できる内
部セル領域６に配置し、ＭＯＳトランジスタ７により電
源の供給を制御することにより動作していない時の電力
の消費を小さくできる。
【００１４】図２は本発明の他の実施例の半導体集積回
路を示す平面図である。
路を示す平面図である。
【００１５】図２において、本実施例は、制御回路１１
を備えている。
を備えている。
【００１６】ＭＯＳトランジスタ７を制御する信号を、
この制御回路１１により複数生成し、それぞれの制御信
号１２ａ，１２ｂ，１２ｃにより、内部セル１０への電
源電圧を供給することができる。その他の部分は、図１
と同様である。
この制御回路１１により複数生成し、それぞれの制御信
号１２ａ，１２ｂ，１２ｃにより、内部セル１０への電
源電圧を供給することができる。その他の部分は、図１
と同様である。
【００１７】
【発明の効果】以上説明したように、本発明は、周辺回
路領域の電源供給線と内部セル領域の電源供給線との間
に、制御信号によって動作するトランジスタを接続し、
このトランジスタを制御することにより、内部セル領域
への電源の供給を制御できる様にしたので、一時的に動
作させる必要のない回路への電源の供給を停止すること
ができ、常に動作させる必要のある回路と一時的に動作
させる必要のない回路とを同時に搭載した場合でも、半
導体集積回路の消費電力を小さくできるという効果を有
する。
路領域の電源供給線と内部セル領域の電源供給線との間
に、制御信号によって動作するトランジスタを接続し、
このトランジスタを制御することにより、内部セル領域
への電源の供給を制御できる様にしたので、一時的に動
作させる必要のない回路への電源の供給を停止すること
ができ、常に動作させる必要のある回路と一時的に動作
させる必要のない回路とを同時に搭載した場合でも、半
導体集積回路の消費電力を小さくできるという効果を有
する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路を示す
平面図である。
平面図である。
【図２】本発明の第２の実施例の半導体集積回路を示す
平面図である。
平面図である。
【図３】従来技術の半導体集積回路の平面図である。
１ａ 周辺回路領域ＶＤＤ電源供給線 １ｂ 周辺回路領域ＧＮＤ電源供給線 ２ａ 内部セル領域ＶＤＤ電源供給線 ２ｂ 内部セル領域ＧＮＤ電源供給線 ３ トランジスタで制御される電源供給線 ４ ＶＤＤ端子 ５ ＧＮＤ端子 ６ 内部セル領域 ７ 制御用ＭＯＳ型トランジスタ ８ 制御入力信号 ９ 周辺回路領域 １０ 内部セル １１ 制御回路 １２ａ，１２ｂ，１２ｃ 制御信号
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｕ 8427−4Ｍ
Claims (2)
- 【請求項１】 電源端子に接続された電源供給線と、機
能を実現する回路を駆動する電源供給線との間に、制御
信号によって動作するトランジスタが接続されているこ
とを特徴とする半導体集積回路。 - 【請求項２】 電源端子に接続された電源供給線と、機
能を実現する回路を駆動する電源供給線とを接続するト
ランジスタと、前記トランジスタの動作を制御する制御
回路とを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014874A JP2972425B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014874A JP2972425B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206420A true JPH05206420A (ja) | 1993-08-13 |
| JP2972425B2 JP2972425B2 (ja) | 1999-11-08 |
Family
ID=11873164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014874A Expired - Fee Related JP2972425B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972425B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006114875A1 (ja) * | 2005-04-21 | 2006-11-02 | Renesas Technology Corp. | 半導体集積回路 |
| JP2007122437A (ja) * | 2005-10-28 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路装置 |
| US7456659B2 (en) | 2004-03-10 | 2008-11-25 | Sony Corporation | Semiconductor integrated circuit |
| US7590908B2 (en) | 2005-01-31 | 2009-09-15 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| JP2011258706A (ja) * | 2010-06-08 | 2011-12-22 | Fujitsu Semiconductor Ltd | 集積回路、集積回路設計装置及び集積回路設計方法 |
| JPWO2021070366A1 (ja) * | 2019-10-11 | 2021-04-15 | ||
| WO2021070367A1 (ja) * | 2019-10-11 | 2021-04-15 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021079511A1 (ja) * | 2019-10-25 | 2021-04-29 | ||
| WO2021111604A1 (ja) * | 2019-12-05 | 2021-06-10 | 株式会社ソシオネクスト | 半導体装置 |
-
1992
- 1992-01-30 JP JP4014874A patent/JP2972425B2/ja not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2287907A3 (en) * | 2004-03-10 | 2011-04-20 | Sony Corporation | Semiconductor integrated circuit |
| USRE48373E1 (en) | 2004-03-10 | 2020-12-29 | Sony Corporation | Semiconductor integrated circuit |
| US7456659B2 (en) | 2004-03-10 | 2008-11-25 | Sony Corporation | Semiconductor integrated circuit |
| USRE43912E1 (en) | 2004-03-10 | 2013-01-08 | Sony Corporation | Semiconductor integrated circuit |
| EP1575091A3 (en) * | 2004-03-10 | 2009-03-18 | Sony Corporation | Semiconductor integrated circuit |
| EP2287906A3 (en) * | 2004-03-10 | 2011-04-20 | Sony Corporation | Semiconductor integrated circuit |
| USRE48694E1 (en) | 2004-03-10 | 2021-08-17 | Sony Corporation | Semiconductor integrated circuit |
| US7696788B2 (en) | 2004-03-10 | 2010-04-13 | Hiromi Ogata | Semiconductor integrated circuit |
| US7610533B2 (en) | 2005-01-31 | 2009-10-27 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| US7590908B2 (en) | 2005-01-31 | 2009-09-15 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| WO2006114875A1 (ja) * | 2005-04-21 | 2006-11-02 | Renesas Technology Corp. | 半導体集積回路 |
| JPWO2006114875A1 (ja) * | 2005-04-21 | 2008-12-11 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP2007122437A (ja) * | 2005-10-28 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2011258706A (ja) * | 2010-06-08 | 2011-12-22 | Fujitsu Semiconductor Ltd | 集積回路、集積回路設計装置及び集積回路設計方法 |
| WO2021070367A1 (ja) * | 2019-10-11 | 2021-04-15 | 株式会社ソシオネクスト | 半導体装置 |
| WO2021070366A1 (ja) * | 2019-10-11 | 2021-04-15 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021070367A1 (ja) * | 2019-10-11 | 2021-04-15 | ||
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| WO2021111604A1 (ja) * | 2019-12-05 | 2021-06-10 | 株式会社ソシオネクスト | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2972425B2 (ja) | 1999-11-08 |
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