JPH0253289A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、センスアンプ（感知増幅器）を有するダイナ
ミックＲＡＭ（Ｒａｎｄｏｍ　八ｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）等の半導体記憶装置、特にそのセンス方式に関す
るものである。

（従来の技術） 従来、ダイナミックＲＡＭ等の半導体記憶装置は、例え
ば特開昭６０−１９５７９６号公報等に見られるように
、種々のものが提案されている。

特に、半導体記憶装置の大容母化に伴い、メモリアレイ
を複数のブロックに分割し、それら各ブロックに対して
アクセス覆る構造のものが種々提案されている。

従来、この種の半導体記憶装置どしては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。

第２図は従来のダイナミックＲＡＭの一構成例を示す要
部の回路図でおる。

このダイナミックＲＡＭは、分割された複数のメモリア
レイブロック１０−１〜１０−Ｎを備え、その各メモリ
アレイブロック１０−１〜１０−Ｎの第１の共通ノード
１５−１〜１５−Ｎがセンスアンプ活性化用のＰチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯ３という＞１７−
１〜１７−Ｎを介して第１の電源線１９に接続されると
共に、その各メモリアレイブロック１０−１〜１０−Ｎ
の第２の共通ノード１６−１〜１６−Ｎがセンスアンプ
活性化用のＮチャネルＭＯ３トランジスタ（以下、ＮＭ
Ｏ３という）１８−１〜１８−Ｎを介して第２の電源線
２０に接続されている。第１゜第２電源線１９．２０に
はそれぞれ寄生抵抗Ｒａ。

Ｒｂが存在しており、そのうち第１の電源線１９は電源
電位Ｖｃｃ用の電源パッド２１に接続されると共に、第
２の電源線２０が接地電位Ｖｓｓ用の接地パッド２２に
接続されている。ＮＭＯ３１８−１〜１８−Ｎの各ゲー
トは第１の活性化信号ＥＮａに共通接続されると共に、
ＰＭＯ３１７−１〜１７−Ｎの各ゲートが内部降下回路
２３の出力Ｓ２３に共通接続されている。内部降下回路
２３は、第２の活性化信号ＥＮｂにより、第１の共通ノ
ード１５−１の電位と基準電位ｖｒとを比較してその差
を増幅する回路であり、差動増幅器で構成されている。

各メモリアレイブロック１０−丁〜１０−Ｎは、複数の
相補的な第１．第２のビット線１１ａ。

１１ｂ対と複数のワード線１２とを有し、その各第１．
第２のビット線１’ｌａ、１１ｂ対とワード線１２とに
はメモリセル１３がそれぞれ接続され、さらに容筒１と
第２のビット線１１ａ、１１ｂ間にＰチャネル型センス
アンプ１４Ｐ及びＮチャネル型センスアンプ１４Ｎがそ
れぞれ接続されている。

第３図は第２図の動作波形図であり、この図を参照しつ
つ第２図の読出し動作を説明する。

図示しない行アドレスデコーダにより、ワード線１２の
１本が選択されてそれがＨ″に立上がると、選択された
ワード線１２に接続されたメモリセル１３のデータ、例
えば′１″が第１．第２のビット線Ｌｅａ、１１ｂ対に
読出される。ここで、第１．第２のビット線’１１８．
１１ｂ対のうち、選択されたメモリセル１３に接続され
たビット線を選択ビット線、他方を非選択ビット線とす
る。メモリセル１３のデータ“１″′が読出されると、
第１の活性化信号ＥＮａが“ＨＤに立上がり、ＮＭＯ３
１８−１〜１８−Ｎがオンして第２の共通ノード１６−
１〜１．６−Ｎが接地される。第２の共通ノード１６−
１〜１６−Ｎが接地されると、Ｎチャネル型センスアン
プ１４Ｎが活性化され、第１．第２のビット線１１ａ、
１１ｂ対のうち、非選択ビット線が放電を開始する。

その後、第２の活性化信号ＥＮｂが“Ｈ″に立上がると
、内部降下回路２３が活性化され、基準電位ｖｒと第１
の共通ノード１５−１との電位差により、その内部降下
回路２３の出力Ｓ２３が′“Ｌ　１１となる。出力３２
３か“Ｌ　ｐｓになると、ＰＭＯ８１７−１〜１７−Ｎ
がオンし、第１の共通ノード１５−１〜１５−Ｎが基準
電位ｖｒに到達するまで上昇することにより、Ｐチャネ
ル型センスアンプ１４Ｐが活性化され、第１．第２のビ
ット線’１１ａ、”１１ｂのうちの選択ビット線の充電
が開始される。

第１の共通ノード１５−１及び選択ビット線のレベルが
基準電位ｖｒに到達すると、第１．第２のビット線１１
ａ、１１ｂの電位が、図示しない読出し／書込み入出力
回路及び列アドレスデコーダ等により、読出しデータの
形で外部へ出力されると共に、内部降下回路２３の出力
Ｓ２３が“ＨＩＴとなってＰＭＯ３１７−１〜１７−Ｎ
がオフし、センス動作が完了する。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題が
あった。

第１の電源線１９には奇生抵抗Ｒａが存在するため、そ
の奇生抵抗Ｒａにより電源パッド２１から遠端のＰＭＯ
３１７−１のソース側（第１電源線１９側）は、近端の
ＰＭＯ３１７−Ｎのソース側に比べて電圧降下が大きい
。この電圧降下により、第１の共通ノード１５−１が基
準電位ｖｒに達して内部降下回路２３の出力３２３が４
４　Ｈｌ？となり、ＰＭＯ３１７−１〜１７−Ｎがオフ
してセンス動作が完了した時、メモリアレイブロック１
０−Ｎの“Ｈ″側ビット線レベルは、第３図の一点鎖線
で示すように、基準電位ｖｒより上昇して保持される。

このように、奇生抵抗Ｒａの存在によって各メモリアレ
イブロック１０−１〜１０−Ｎの“Ｈ１１側ビット線レ
ベルにアンバランスが生じる。

即ち、読出し動作時において、電源パッド２１に近いビ
ット線１１８．１１ｂと遠いビット線１１ａ、１１ｂと
は抵抗成分が異なるので、時定数に差が生じる。そのた
め、読出し動作におけるビット線電位に差が生じ、ビッ
ト線１１ａ。

１１ｂ対の電位がアンバランスになる。このようなアン
バランスが生じると、読出し動作が遅くなると共に、ノ
イズにより誤動作が生じるおそれがある。

これらを解決するための手段として、各第１の共通ノー
ド４０−１〜４Ｏ−Ｎｆσに内部降下回路４４を設ける
ことも考えられるが、回路規模が増大すると共に、それ
らの内部降下回路４４での電力消費量が増大するという
問題が生じる。

本発明は前記従来技術が持っていた課題として、奇生抵
抗による１７　Ｈｔｔ側ビット線レベルのアンバランス
の点と、回路規模の増大及び電力消費量の増大という点
について解決したミ１′導体記憶装置を提供するもので
おる。

（課題を解決するための手段） 本発明は前記課題を解決づるために、複数のメモリセル
及び第１．第２のセンスアンプを有する少なくとも二つ
の第１．第２のメモリアレイブロックと、第１の活性化
信号により基準電位と前記メモリアレイブロックの第１
の共通ノードの電位とを比較してそれに応じた信号を出
力する内部降下回路と、第１の電源線と前記第１．第の
メモリアレイブロックの各第１の共通ノードとの間にそ
れぞれ接続され前記内部降下回路の出力により導通状態
が制御される第１のスイッチ素子と、第２の電源線と前
記第１．第２のメモリアレイブロックの各第２の共通ノ
ートとの間にそれぞれ接続され第２の活性化信号により
導通状態が制御される第２のスイッチ素子とを備えたダ
イナミックＲＡＭ等の半導体記憶装置において、前記各
第１のスイッチ素子にそれぞれ直列に、及び前記各第２
のスイッチ素子にそれぞれ直列に抵抗等の電圧降下手段
を設ける。そして前記第１と第２のメモリアレイブロッ
クに流れる充電及び放電電流が同一値となるように、前
記第１と第２のメモリアレイブロックに対応する前記各
電圧降下手段の電圧降下値をそれぞれ設定したものであ
る。

（作　用） 本発明によれば、以上のように半導体記憶装置を構成し
たので、各電圧降下手段は、その電圧降下値が各メモリ
アレイブロック毎に異なり、各第１、第２のスイッチ素
子を通して各メモリアレイブロックに流れる充放電電流
を均一化して°′Ｈ″側ビット線レベルを等しくするよ
うに働く。従って前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すダイナミックＲＡＭの要
部の回路図でおる。

このダイナミックＲＡＭは、相補型ＭＯ８トランジスタ
（以下、０ＭＯ３という）で構成されたもので、分割さ
れた複数のメモリアレイブロック３０−１〜３０−Ｎを
備えている。各メモリアレイブロック３０−１〜３０−
Ｎの第１．第２の共通ノード４０−１〜４０−Ｎ、４１
−１〜４１−Ｎのうち、第１の共通ノード４０−１〜４
０−Ｎはセンスアンプ活性化用の各ＰＭＯ３４２−１〜
４２−Ｎのトレインにそれぞれ接続され、第２の共通ノ
ード４１−１〜４ｌ−ＮＧＪ第１の活性化信号ＥＮａに
よりオン、オフするセンスアンプ活性化用の各ＮＭＯ８
４３−１〜４３−Ｎのドレインにそれぞれ接続されてい
る。第１の共通ノード４０−１は内部降下回路４４に接
続され、その内部降下回路４４の出力Ｓ４４が各ＰＭＯ
３４２−１〜４２−Ｎのゲートに共通接続されている。

内部降下回路４４は、第２の活性化信号ＥＮｂにより、
第１の共通ノード４０−１の電位と基準電位ｖｒとを比
較してその差を増幅する回路でおる。

各ＰＭＯ８４２−１〜４２−Ｎのソースは、電圧降下手
段として例えば所定の抵抗値を有する抵抗Ｒ１Ｎ−Ｒ１
”ｌの一端にそれぞれ接続され、その抵抗Ｒ１Ｎ−Ｒ１
１の細端が、奇生抵抗Ｒａを有覆る第１の電源線４５を
介して電源電位ｖｃｃ用の電源パッド４６に接続されて
いる。各ＮＭＯ３４３−１〜４３−Ｎのソースは、電圧
降下手段として例えば所定の抵抗値を有する抵抗Ｒ２１
〜Ｒ２Ｎの一端にそれぞれ接続され、その抵抗Ｒ２１〜
Ｒ２Ｎの他端が、奇生抵抗Ｒｂを有する第２の電源線４
７を介して接地電位ＶＳＳ用の接地パッド４８に接続さ
れている。

各メモリアレイブロック３０−１〜３０−Ｎは、複数（
ｉ）の相補的な第１．第２のビット線３１ａ、３１ｂ対
と、複数（ｊ）（７）’７−ｔ’線３２とを有し、その
第１．第２のビット線３１ａ。

３１ｂ対とワード線３２とには複数（ｋ＝２ｊ）のメモ
リセル３３が接続されている。ざらに８第１と第２のビ
ット線３１ａ、３１ｂ間には、Ｐチャネル型センスアン
プ３４及びＮチャネル型センスアンプ３４Ｎがそれぞれ
接続されている。

Ｐチャネル型センスアンプ３４Ｐは、第１の共通ノード
４０−１〜４０−Ｎの電位により活性化されて第１．第
２のビット線３１ａ、３１ｂ電位を検出、増幅する回路
である。同様に、Ｎチャネル型センスアンプ３４Ｎは、
第２の共通ノード４１−１〜４１−Ｎの電位により活性
化されて第１、第２のビット線３’ｌａ、３１ｂ電位を
検出、増幅する回路である。

なお、図示されていないが、第１．第２のビット線３１
ａ、３１ｂには読出し／書込み入出力回路や列アドレス
デコーダ等が、ワード線３２には行アドレスデコーダ等
がそれぞれ接続されている。

第４図は、第１図における内部降下回路４４の構成例を
示す回路図である。

内部降下回路４４は、第１の共通ノード１５−１に対す
るＮＭＯ８５０，５１及びＰＭＯ３５２゜５３からなる
第１の入力回路と、基準電位ｖｒに対するＮＭＯ３５４
，５５及びＰＭＯ３５６゜５７からなる第２の入り回路
と、第２の活性化信号ＥＮｂにより第１．第２の入力回
路を活性化するＮＭＯ３５８と、第１と第２の入力回路
の出力を差動増幅するためのＮＭＯ３５９，６０，６３
及びＰＭＯ３６１，６２からなる差動増幅回路とて、構
成されている。

第５図は第１図のＰチャネル型センスアンプ３４Ｐの構
成例を示す回路図、第６図は第１図のＮチャネル型セン
スアンプ３４Ｎの構成例を示す回路図でおる。

第５図のＰチャネル型センスアンプ３４Ｐは、２個（７
）ＰＭＯ３７０，７１８有し、一方ノＰＭＯ８７０のド
レインが第１のビット線３１ａに、ゲートが第２のビッ
ト線３’ｌｂに、ソースが第１の共通ノード４０−１に
それぞれ接続され、他方のＰＭＯ８７１のドレインが第
２のビット線３１ｂに、ゲートが第１のビット線３１ａ
に、ソースが第１の共通ノード４０−１にそれぞれ接続
されている。このセンスアンプ３４Ｐは、第１の共通ノ
ード４０−１の電位により活性化され、第１、第２のビ
ット線３１ａ、３１ｂのうちの一方が“Ｈ″に、他方が
“′ビ′（こ増幅される。

第６図のＮチャネル型センスアンプ３４Ｎは、２個のＮ
ＭＯ３７２，７３を有し、一方のＮＭＯ３７２のドレイ
ンが第１のビット線３１ａに、ゲートが第２のビット線
３１ｂに、ソースが第２の共通ノード４１−１にそれぞ
れ接続され、他方のＮＭＯ３７３のドレインが第２のビ
ット線３１ｂに、ゲートが第１のビット線３１ａに、ソ
ースが第２の共通ノード４１−１にそれぞれ接続されて
いる。このセンスアンプ３４Ｎは、第２の共通ノード４
１−１の電位により活性化され、第１、第２のビット線
３１ａ、３１ｂのうちの一方がＨＩＴに、他方がパビ′
に増幅される。

次に、第１図における抵抗Ｒ１１〜Ｒ，１Ｎ及びＲ２１
〜Ｒ２Ｎの値の設定方法について説明する。

第１の電源線４５において、電源パッド４６から遠端の
メモリアレイブロック３０−１までの全体の奇生抵抗Ｒ
ａｔとすると、各奇生抵抗Ｒａは仝体奇生抵抗Ｒａｔを
メモリアレイブロック３０−１〜３０−Ｎの数Ｎで割っ
た値（Ｒａ＝Ｒａｔ／Ｎ＞となる。同様に、第２の電源
線４７において、接地パッド４８から遠端のメモリアレ
イブロック３０−Ｎまての全体の奇生抵抗Ｒｂｔとする
と、各寄生抵抗ＲｂはＲｂｔ／Ｎの値となる。

抵抗Ｒ１１〜ＲＩＮの値は、次の条件（ｉ）〜（１■）
に基づき設定される。

（ｉ）　　抵抗Ｒ１１〜Ｒ１Ｎに流れる電流をそれぞれ
１１１〜ＩＩＮと覆る。

（ｉｉ）　　電源パッド４６から流れる充電電流をＩａ
とすると、 で示される関係式が成り立つとする。

（ｉｉｉ　）　　第１の共通ノード７１０−１〜４０−
Ｎをある電圧値に設定し、１ＭＯ３４２−１〜４２−へ
のドレイン・ソース間の電圧をそれぞれＶ４２−１〜Ｖ
４２−Ｎとする。

（ｔｖ）　　第１の共通ノード４０−１〜４０−Ｎにお
ける設定されたある電圧値と、電源パッド４６との電位
差をＶとづる。

前記条件（ｉ）〜（ｉｖ）により、１ＭＯ３４２−１〜
４２−Ｎのトレイン・ソース間の電圧Ｖ４２−ｔ〜Ｖ４
２−Ｎは、次式のようになる。

・・・（１） ここで、１１１−１１２−１１３＝・・・＝１１Ｎ＝１
１と過稈すると、（１）〜（３）式は次式のように表わ
せる。

４２−１＝Ｖ−Ｎ−１１ｘＲａ−１１ｘＲ１１＝Ｖ−（
Ｎ−Ｒａ＋Ｒ１１）　・Ｉ　１・・・（１−１） ４２−２−−Ｎ−１１ｘＲａ−（Ｎ−１＞　・１１ＸＲ
ａ＝ＩＩＸＲ１２ 一−（（２Ｎ−１）・Ｒａ＋Ｒ１２） Ｘ１１　　　　　　　　　　　　　・・・（２−’りＶ
４２−Ｎ＝Ｖ　　Ｎ１１−Ｒａ　　＜Ｎ　　１）”ｌ１
ＸＲａ−（Ｎ−２＞　　−１１ ＸＲａ−−−−−２・Ｉ　Ｉ　ＸＲａ −ＩＩ　・　（Ｒａ＋ＲＩＮ） 次”−Ｖ４２−１＝Ｖ４２−２＝Ｖ４２−３＝”’＝Ｖ
４２−Ｎ”あるためには、 Ｉ２１〜１２Ｎとする。

■　接地パッド４８に流れる放電電流をＩｂとすると、 となる。従って、抵抗Ｒ１１〜Ｒ１Ｎは、（４）〜（６
）式を満足する値に設定される。

また、抵抗Ｒ２１〜Ｒ２Ｎの値は、次の条件■〜■に基
づき設定される。

■　抵抗Ｒ２１〜Ｒ２Ｎに流れる電流をそれぞれで示さ
れる関係式が成り立つとする。

■　第２の共通ノード４　ｉ−ｉ〜４１−Ｎをある７４
　圧’ｍ　ｋ−８９，定シ、ＮＭＯ８４３−１〜４３−
Ｎのドレイン・ソース間の電圧をそれぞれＶ４３−１〜
Ｖ３２−Ｎとする・ ■　第２の共通ノード４１−１へ・４１−Ｎにおける設
定されたある電圧値と、接地パッド４８との電位差をＶ
とする。

前記条件■〜■により、前記抵抗Ｒ１１〜ＲＩＮの関係
式（１）〜〈６）の１１１〜１１ＮをＩ２１〜ｌ２Ｎｋ
：、Ｖ４２−１〜ｖ４２−ＮヲＶ４３−１〜Ｖ４３−Ｎ
に、ＲａをＲｂに、それぞれ置き換えることにより、次
式が導き田せる。

Ｒ２Ｎ＝Ｒｂ＋Ｒ２Ｎ ・・・（９） 従って、抵抗Ｒ２１〜Ｒ２Ｎは、〈７）〜（９）式を満
足する値に設定される。

第７図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。

第１図のダイナミックＲＡＭで読出し動作を行うには、
図示しない行アドレスデコーダにより、ワード線３２の
１本が選択されてそれが′Ｈ゛に立上がると、選択され
たワード線３２に接続されたメモリセル３３のデータ、
例えば“′１゛′が第１゜第２ビット線３１ａ、３１ｂ
対に読出される。こコテ、第１　、　第２ノヒツｔへ線
３１ａ、３１ｂ７Ｊ（７）うら、選択されたメモリセル
３３に接続されたヒラ１へ線を選択ビット線、他方を非
選択ビット線とする。メモｊノセル３３のデータ゛′１
″が続出されると、第１の活性電信＠　Ｅ　Ｎ　ａが“
′ト１″に立上がり、ＮＭＯ８４３−１〜４３−Ｎがオ
ンして第２の共通ノード４１−１〜４１−Ｎが接地され
る。

第２の共通ノード４１−１〜４１−Ｎが接地されると、
Ｎチ１ｚネル型センスアンプ３４Ｎが活性化され、第１
．第２のビット線３１ａ、３１ｂ対のうち、非選択ビッ
ト線が放電を開始する。

その後、第２の活性化信号ＥＮｂがＨＰ＋に立上がると
、内部降下回路４４が活性化され、基準電位■ｒと第１
の共通ノード４ｏ−１との電位差により、その内部降下
回路４４の出力Ｓ４４が“ビ′となる。出力Ｓ４４がｉ
ｔ　Ｌ　ｕになると、ＰＭＯ８４２−１〜４２−Ｎｔ＃
ンし、第１の共通ノード４０−１〜４０−Ｎが基準電位
ｖｒに到達するまで上昇することにより、Ｐチャネル型
センスアンプ３４Ｐが活性化され、第１．第２のビット
線３１ａ、３１ｂうちの選択ビット線の充電が開始され
る。

この時、前記関係式（４）〜（６）、（７）〜（９）に
より設定された抵抗Ｒ１１〜Ｒ１Ｎ。

Ｒ２１〜Ｒ２Ｎが挿入されているので、各メモリアレイ
ブロック３０−１〜３０−Ｎに流れる電流（充電電流、
放電電流、貫通電流）が同一になり、選択ビット線と非
選択ビット線の各々の電位波形く即ち、近端側から遠端
側の各波形）は同一になる。第１の共通ノード４ｏ−１
が基準電位Ｖｒまで上昇すると、内部降下回路４４の出
力Ｓ４４が“ト（″となり、ＰＭＯ８４２−１〜４２−
Ｎがオフする。ＰＭＯ８４２−１〜４２−Ｎがオフする
と、各メモリアレイブロック３０−１〜３０−Ｎの選択
ビット線及び第１の共通ノード４０−２〜４０−Ｎも基
準電位Ｖｒで保持され、その基準電位■ｒ以上には上昇
しない。

ここで、選択ビット線の電位が基準電位Ｖｒになると、
第１．第２のピッ］・線３１ａ、３１ｂの電位が、図示
しない読出し／書込み入出力回路及び列アドレスデコー
ダ等により、読出しデータの形で外部経用力されると共
に、内部降下回路４４の出力ｓ４４が”Ｈ”　となっＴ
ＰＭＯ８４２−１〜４２−Ｎがオフし、センス動作が完
了する。

なお、メモリセル３３のデータが′Ｏ″の場合は、第１
．第２のビット線対３１ａ、３１ｂの選択ビット線と非
選択ビット線が逆になるだけで、前記と同様の動作によ
り、読出し動作が実行される。

本実施例の利点をまとめれば、次のようになる。

（ａ）　　抵抗Ｒ１１〜Ｒ１Ｎ、Ｒ２１〜Ｒ２Ｎを設け
たので、各メモリアレイブロック３０−１〜３０−Ｎに
流れる電流が同一になり、選択ビット線の゛Ｈ″レベル
が遠端側と近端側とで同一レベルになる。そのため、読
出し速度の向上が図れると共に、ノイズ発生による誤動
作を防止できる。

＜ｂ）　　内部降下回路４４を複数個設けなくても、１
個だけで前記（ａ）の利点が得られるので、回路規模の
増大及び消費電力の増大を防止できる。

なお、本発明は図示の実施例に限定されず、種との変形
が可能である。その変形例としては、例えば次のような
ものがある。

（イ）　第１．第２のスイッチ素子をＰＭＯ８４２−１
〜４２−Ｎ、ＮＭＯ８４３−１〜４３−Ｎ以外のトラン
ジスタで構成する等して、第１図の装置を０ＭＯ３以外
の素子で構成してもよい。

（ロ）　抵抗Ｒ１１〜ＲＩＮ、Ｒ２１〜Ｒ２Ｎは、負荷
ＭＯＳ等の他の電圧降下手段で構成してもよい。

（ハ）　上記実施例では、ダイナミックＲＡＭについて
説明したが、センスアンプを有するメモリであれば、ス
タティッＲＡＭ等の種々の半導体記憶装置に適用できる
。

〈発明の効果） 以上詳細に説明したように、本発明によれば、第１．第
２のスイッチ素子と直列に電圧降下手段をそれぞれ接続
したので、各第１．第２のスイッチ素子を通して各メモ
リアレイブロックに流れる電流値を同一にすることが可
能となり、それによって“′Ｈ″側ピッｌ−線レベルを
等しくすることができ、読出しの動作速度の向上と、ノ
イズによる誤動作防止が図れる。さらに、内部降下回路
は１個だけで足りるため、回路規模の増大と、されによ
る消費電力の増大を防止できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すダイナミックＲＡＭの要
部回路図、第２図は従来のダイナミックＲＡＭの要部回
路図、第３図は第２図の動作波形図、第４図は第１図の
内部降下回路の回路図、第５図は第１図のＰチャネル型
レンズアンプの回路図、第６図は第１図のＮチャネル型
センスアンプの回路図、第７図は第１図の動作波形図で
ある。 ３０−１〜３０−Ｎ・・・・・・メモリアレイブロック
、３１ａ、３１ｂ・・・・・・第１．第２のビット線、
３２・・・・・・ワード線、３３・・・・・・メモリセ
ル、３４Ｎ・・・・・・Ｎチャネル型センスアンプ、３
４Ｐ・・・・・・Ｐチャネル型センスアンプ、４０−１
〜４０−Ｎ、４１−１〜４１−Ｎ・・・・・・第１．第
２の共通ノード、４２−１〜４２−Ｎ・・・・・・ＰＭ
Ｏ８，４３−１〜４３−Ｎ・・・・・・ＮＭＯ８，４４
・・・・・・内部降下回路、４５．４７・・・・・・第
１．第２の電源線、４６・・・・・・電源パッド、４８
・・・・・・接地パッド、ＥＮａ、ＥＮｂ・・・・・・
第１．第２の活性化信号、Ｒａ、　Ｒｂ・・・・・・奇
生抵抗、Ｒ１１〜ＲＩＮ、Ｒ２１〜Ｒ２Ｎ・・・・・・
抵抗、８４４・・・・・・内部降下回路出力、■ｒ・・
・・・・基準電位。

Claims (1)

1. 【特許請求の範囲】 ワード線と相補的な第１、第２のビット線とに接続され
   たメモリセル、及び該第１と第２のビット線間に接続さ
   れ第１、第２の共通ノード上の電位によりそれぞれ活性
   化される第１、第２のセンスアンプをそれぞれ有する少
   なくとも二つの分割型の第１、第２のメモリアレイブロ
   ックと、第１の活性化信号により基準電位と前記第１の
   共通ノードの電位とを比較してそれに応じた信号を出力
   する内部降下回路と、第１の電源線と前記各第１の共通
   ノードとの間にそれぞれ接続され前記内部降下回路の出
   力により導通状態が制御される第１のスイッチ素子と、
   第２の電源線と前記各第２の共通ノードとの間にそれぞ
   れ接続され第２の活性化信号により導通状態が制御され
   る第２のスイッチ素子とを備えた半導体記憶装置におい
   て、前記各第１のスイッチ素子にそれぞれ直列に、及び
   前記各第２のスイッチ素子にそれぞれ直列に電圧降下手
   段を設け、 前記第１と第２のメモリアレイブロックに流れる充電及
   び放電電流が同一値となるように前記第１と第２のメモ
   リアレイブロックに対応する前記各電圧降下手段の電圧
   降下値をそれぞれ設定したことを特徴とする半導体記憶
   装置。