KR970065700A - 전압 변환 회로를 갖는 반도체 기억장치 - Google Patents

전압 변환 회로를 갖는 반도체 기억장치 Download PDF

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카즈타카 미야노
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가네꼬 히사시
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Abstract

전압 저하 회로(40)는 메모리 셀 어레이(11 내지 14)에 상응하는 구동 회로(21 내지 24)와, 단 하나의 제어회로(20)를 포함한다. 각 구동 회로는 외부 전원전압(VEXT)을 내부 전원 전압(INTS)으로 변경시키고, 그 내부 전원 전압(INTS)을 제어 신호(C1)에 따라 하나의 상응하는 메모리 셀 어레이에 공급한다. 제어 신호는 내부 전원 전압(INTS)을 받고, 내부 전원 전압의 레벨에 응답하여 제어 신호를 발생한다. 그 제어 신호는 구동 회로에 공통으로 제공된다.

Description

전압 변환 회로를 갖는 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1구체예에 따른 반도체 기억장치를 도시도.

Claims (9)

  1. 다수개의 메모리 셀 어레이와, 전압 라인과, 상기 전압 라인과 상기 메모리 셀 어레이중 연계된 것 사이에 각각 연결되고 제어 게이트를 구비한 제어 신호를 갖는 다수개의 구동 트랜지스터, 및 적어도 하나의 상기 구동 트랜지스터로부터 구동된 전압에 응답하고 제어 신호를 생성하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 구동 트랜지스터 중의 적어도 하나로부터 구동된 전압은 상기 전압 라인의 전압보다 낮은 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 구동 트랜지스터의 각각은 MOS 트랜지스터이고, 이 상기 MOS 트랜지스터의 각각의 제1메인 전극은 제1배선층을 통해서 제1메모리의 셀 어레이 중 연계된 것에 연결된 것이고, 상기 MOS 트랜지스터의 제1메인 전극은 제2배선층을 통해서 공통으로 연결되고 상기 제어 신호에 연장되는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1배선층은 제1폭을 갖고, 제2배선층은 제1폭보다 작은 제2폭을 갖는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 메모리 셀 어레이의 각각은 상기 구동 트랜지스터의 연계된 하나에 의해서 구동되는 센스 증폭기 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제1전력전압이 공급된 제1전원 라인과, 다수개의 제1배선층과, 상기 제1전력 전원 배선층과 그 배선층의 상응하는 것 사이에 각각 연결되고 제어 신호에 응답하여 제1전력전압을 제2전력전압으로 변환시키고 상기 제1배선층의 상응하는 것에 제2전압을 공급하는 다수개의 구동 회로와, 제1배선층을 공통으로 연결하도록 제공된 제2배선층, 및 상기 제2배선층의 전압에 응답하여 제어 신호를 생성하는 제어 회로를 포함하는 것을 특징으로 하는 전압 변환 회로.
  7. 제6항에 있어서, 상기 제1전력전압은 제2전력전압의 전압보다 낮은 것을 특징으로 하는 전압 변환 회로.
  8. 제6항에 있어서, 상기 구동 회로는 MOS 트랜지스터를 갖고, 상기 이 MOS 트랜지스터의 각각의 제1메인 전극은 제1배선층을 통해서 제1메모리 셀 어레이 중 연계된 것에 연결된 것이고, 상기 MOS 트랜지스터의 제1메인 전극은 제2배선층을 통해서 공통으로 연결되는 것을 특징으로 하는 전압 변환 회로.
  9. 제6항에 있어서, 상기 제2배선층의 폭은 제1배선층의 폭보다 작은 것을 특징으로 하는 전압 변환 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970009961A 1996-03-22 1997-03-22 전압 변환 회로를 갖는 반도체 기억 장치 KR100260476B1 (ko)

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