KR100260476B1

KR100260476B1 - 전압 변환 회로를 갖는 반도체 기억 장치

Info

Publication number: KR100260476B1
Application number: KR1019970009961A
Authority: KR
Inventors: 카즈타카 미야노
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1996-03-22
Filing date: 1997-03-22
Publication date: 2000-07-01
Also published as: US6021080A; JPH09259584A; TW430805B; JP3013773B2; KR970065700A

Abstract

전압 저하 회로(40)는 메모리 셀 어레이(11 내지 14)에 각각 대응하는 구동회로(21 내지 24)와, 단 하나의 제어 회로(20)를 포함한다. 각 구동 회로는 외부 전원 전압(VEXT)을 내부 전원 전압(INTS)으로 변경시키고, 그 내부 전원 전압(INTS)을 제어 신호(C1)에 따라 각각의 대응하는 메모리 셀 어레이에 공급한다. 제어 신호는 내부 전원 전압(INTS)을 받고, 내부 전원 전압의 레벨에 응답하여 제어 신호를 발생한다. 그 제어 신호는 구동 회로에 공통으로 제공된다.

Description

전압 변환 회로 및 전압 변환 회로를 갖는 반도체 기억 장치

본 발명은 반도체 기억장치에 관한 것으로서, 특히 외부 전력전압을 받아서 외부 전력전압과 상이한 내부 전력전압을 생성하는 전압 변환 회로를 갖는 반도체 기억장치에 관한 것이다.

반도체 기억장치의 용량은 증가되고, 그 안에 형성된 각 소자는 낮은 전압으로 동작하는 것이 요구된다. 따라서 MOS 트랜지스터와 같은 소자가 파괴되는 것을 방지하기 위해서 각 소자에 공급될 전원 전압을 감소시키는 것이 필요하다. 예를 들면, 64M-비트 DRAM에서 MOS 트랜지스터와 같은 내부소자는 2.0V로 동작하는 것이 필요하다.

이러한 목적으로 정밀 소자에 적합한 레벨을 갖는 내부 전원 전압을 생성하도록 외부 전원 전압을 감소 또는 저하시키는 기술이 널리 사용되고 있다. 그러한 기술은 전압 저하 회로에 의해서 실현된다. 한편, 반도체 기억장치는 다수개의 메모리 셀 어레이(memory cell array)를 가지며, 내부 전원 전압은 그 메모리 셀 어레이의 각각에 공급된다.

상기 조건을 만족시키는 장치가 아래와 같이 제안된다. 그 장치는 전압 저하회로와, 그 전압 저하 회로에 연결된 다수개의 메모리 셀 어레이를 갖는다. 그러나, 전압 저하 회로와 메모리 셀 어레이 사이의 거리는 길어지기 때문에, 전압 저하 회로와 메모리 셀 어레이 사이에 연결된 배선충은 길어야 한다. 한편, 그 배선층은 다수개의 메모리 셀 어레이에 충분한 전류를 공급할 만큼 충분한 폭을 갖는다. 각 메모리 셀 어레이에서 많은 전류를 소모하고, 각 메모리 셀 어레이에 동등하게 전류를 공급하도록 다량의 전류를 제공하는 것이 필요한 이유는 바로 이 때문이다. 따라서, 반도체 칩의 크기는 배선충의 큰 면적 때문에 증가되는 것이 문제이다.

그러한 문제를 해결하기 위해서, 또다른 장치가 제안된다. 그 장치는 다수개의 전압 저하 회로와 그 전압 저하 회로 각각에 연결된 다수개의 메모리 셀 어레이를 갖는다. 전압 저하 회로는 각 메모리 셀 어레이로 가깝게 정리될 수 있기 때문에 배선층의 길이는 짧아질 수 있다. 따라서, 이 문제가 해결된다. 그러나, 다수개의 전압 저하 회로가 필요하기 때문에 반도체 칩의 크기는 증가하고 전류소모는 증가되는 새로운 문제가 발생된다.

따라서, 본 발명의 목적은, 반도체 칩의 크기를 감소시킬 수 있고 그의 성능면에서 전류 효율이 큰 전압 변환 회로를 제공하는 것이다.

본 발명의 또다른 목적은, 콤팩트하고도, 다수개의 메모리 셀 어레이에 효율적으로 전류를 제공하는 반도체 기억장치를 제공하는 것이다.

제1도는 관련 기술의 전압 저하 회로를 나타내는 도면.

제2도는 관련 기술의 반도체 기억장치를 나타내는 도면.

제3도는 관련 기술의 다른 반도체 기억장치를 나타내는 도면.

제4도는 본 발명의 제1 실시예에 따른 반도체 기억장치를 나타내는 도면.

제5도는 제4도의 반도체 기억장치의 전압 저하 회로를 나타내는 도면.

제6도는 제4도의 각 메모리 셀 어레이의 일부의 회로구조를 나타내는 도면.

제7도는 제6도의 센스 증폭기를 나타내는 도면.

제8도는 본 발명의 제2 실시예에 따른 반도체 기억장치를 나타내는 도면.

제9도는 본 발명의 전압 변환 회로를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

11-14 : 메모리 셀 어레이 20 : 제어 회로

21-24 : 구동 회로 40, 40′ : 전압 저하 회로

42 : 외부 전원 전압 공급 배선층 43, 44 : 내부 전원 전압 공급 배선층

45 : 공통 연결 배선층 51-54, 81-84 : 비트선 쌍

C1 : 제어 신호 INTS : 내부 전원 전압

VEXT : 외부 전원 전압 PEF : 기준 전압

SA1-SA4 : 센스 증폭기

본 발명의 반도체 기억장치는 다수개의 메모리 셀 어레이, 전압선, 전압선과 메모리 셀 어레이 중 연관된 것 사이에 각각 연결되고 제어 신호가 공급되는 제어 게이트를 갖는 다수개의 구동 트랜지스터 및 적어도 하나의 구동 트랜지스터로부터 구동된 전압에 응답하고 제어 신호를 생성하는 제어 회로를 포함한다.

본 발명의 전압 변환 회로는, 제1 전력전압이 공급되는 제1 전원선과, 다수개의 제1 배선층과, 제1 전원선과 상기 배선층 중 대응하는 것 사이에 각각 연결되어 있으며, 제어 신호에 응답하여 제1 전력전압을 제2 전력전압으로 변환시키고, 제2 전력 전압을 제1 배선층 중 대응하는 것에 공급하는 다수개의 구동 회로와, 제1 배선층을 공통으로 연결하도록 제공된 제2 배선층 및 제2 배선충의 전압에 응답하고 제어 신호를 생성하는 제어 회로를 포함한다.

위에서 언급한 바와 같이, 본 발명자는 전압 변환 회로는 구동 회로와 제어 회로를 갖고, 그 구동 회로와 제어 회로는 서로 분리되어 배열될 수 있는 아이디어를 생각하였다. 그러므로, 구동 회로는 각 메모리 셀 어레이에 가깝게 배치되고, 제어 회로는 구동 회로로부터 멀리 떨어지게 배치된다. 제어 회로와 구동 회로 사이에 연결된 배선층의 폭은 그들이 메모리 셀 어레이에 충분한 전류를 흐르게 할 필요가 없기 때문에 좁을 수 있다.

[바람직한 실시예의 상세한 설명]

본 발명의 실시예를 설명하기 전에, 도면을 참고하여 관련기술을 상세히 설명하고자한다.

제1도를 참고하면, 전압 저하 회로(30)가 도시되어 있다. 전압 저하 회로(30)는 외부 전원선(예를들면, 3.3V)으로부터 제공되는 외부 전원 전압(VEXT)을, 외부 전원 전압(VEXT)보다 낮은 기준 전압(REF)(예를 들면 2.0V)을 초과하지 않는 내부 전원 전압(INTS)으로 저하 또는 감소시킨다. 전압 저하 회로(30)는, 각 메모리 셀 어레이에 이 내부 전원 전압(INTS)을 제공한다.

전압 저하 회로(30)는 구동 회로(10)를 갖는다. 구동 회로(10)는 제어 신호(C1)에 따라 외부 전원 전압(VEXT)으로부터 메모리 셀 어레이로의 공급을 조절하는 P-채널 타입 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)(6)를 갖는다. MOSFET(6)는 내부 전원 전압(INTS)을 발생시키고, 내부 전원 전(INTS)은 메모리 셀 어레이를 구동시킨다.

또한, 전압 저하 회로(30)는 제어 회로(30)를 갖는다. 제어 회로(20)는 내부 전원 전압(INTS)이 기준 전압(REF)에 비교되는 거울 증폭기를 가지며, 제어 신호(C1)는 내부 전원 전압(INTS)이 기준 전압(REF)을 초과하지 않도록 발생된다. 제어신호(C1)는 제어 회로(20)로부터 구동 회로(10)에 공급된다. 거울 증폭기는 P-채널 타입 MOSFET(1, 2) 및 N-채널 타입 MOSFET(3, 4, 5)을 갖는다.

거울 증폭기에서, 외부 전원 전압(VEXT)은 P-채널 타입 MOSFET(1, 2)에 공급된다. 내부 전원 전압(INTS) 및 기준 전압(REF)은 각각 N-채널 타입 MOSFET(3, 4)의 게이트에 공급되어, 내부 전원 전압(INTS)을 기준 전압(REF)과 비교한다. 거울 증폭기에 의해서 수행된 비교 결과는 제어 신호(C1)로서 구동 회로(10)의 P-채널타입 MOSFET(6)의 게이트에 공급된다. 인에이블 신호(φE)는 N-채널 타입 MOSFET(5)의 게이트에 제공되고, 메모리 셀 어레이에 대한 메모리 셀 어레이 인에이블 신호(도시되지 않음)에 의해서 생성된다. H-채널 타입 MOSFET(5)의 전원은 접지된다.

인에이블 신호(φE)가 고레벨이면, 거을 증폭기는 내부 전원 전압(INTS)을 기준 전압(REF)과 비교한다. 내부 전원 전압(INTS)이 기준 전압(REF)보다 높은 레벨이면, 제어 신호(C1)는 저레벨로 아날로그-변환된다.

두 가지 관련 기술 반도체 장치를 제2도와 제3도에 나타내었다.

제2도에 나타낸 반도체 기억장치는 제1도에 나타낸 하나의 전압 저하 회로(30)와 그 전압 저하 회로(30)에 공통으로 연결된 다수개의 메모리 셀 어레이(11 내지 14)를 갖는다. 내부 전원 전압(INTS)(제1도에 도시됨)은 비교적 넓은 폭을 갖는 하나의 수평 내부전원 전압 공급 배선층(43) 및 비교적 큰 폭을 갖는 다수개의 수직 내부 전원 전압 공급 배선층(44)을 통해서 다수개의 메모리 셀 어레이(11 내지 14)에 공급된다. 외부 전원 전압(VEXT)(제1도에 도시됨)은 외부 전원 배선층(42)으로부터 전압 저하 회로(30)에 공급된다.

그러나, 제2도에 도시된 반도체 기억장치는 다수개의 수직 내부 전원 전압 공급 배선층(44)에 전압 저하 회로(30)를 연결하도록 그의 폭이 비교적 큰 수평 내부 전원 전압 공급 배선층(43)을 필요로 한다. 수평 내부 전원 전압 공급 배선층(43)때문에, 반도체 칩의 크기가 증가되는 문제가 있다. 수평 내부 전원 전압 공급 배선층(43)이 작거나 좁으면, 다수개의 메모리 셀 어레이(11 내지 14)에 공급될 전압들 사이의 차이가 크게 발생한다.

제3도에 도시된 반도체 기억장치는 제1도에 도시된 다수개의 전압 저하 회로(30)와, 그 전압 저하 회로(30)에 각각 연결된 다수개의 메모리 셀 어레이(11 내지 14)를 갖는다. 다수개의 내부 전원 전압(INTS)(제1도에 도시됨)은 비교적 큰 폭을 갖는 다수개의 수직 내부전원 전압 공급 배선층(44)을 통해서 다수개의 메모리 셀 어레이(11 내지 14)에 공급된다. 외부 전원 전압(VEXT)(제4도에 도시됨)은 외부 전원 배선층(42)으로부터 다수개의 전압 저하 회로(30)에 공급된다.

그러나, 제3도에 도시된 반도체 기억장치는 다수개의 메모리 셀 어레이(11 내지 14)의 각각에 대응하는 다수개의 전압 저하 회로(30)를 필요로 한다. 그러므로, 반도체 칩의 크기가 증가된다. 또한, 전류는 동작 중에 각 전압 저하 회로(30)의 제어 회로의 거울 증폭기로 지속적으로 흐르기 때문에, 전압 저하 회로(30)의 수가 증가함에 따라 소모되는 전류도 증가되는 문제가 있다.

제4도 내지 제7도로 돌아가서, 본 발명의 실시예를 상세히 설명하고자 한다.

제4도를 참고하면, 본 발명의 제1 실시예에 따른 반도체 기억장치는 제1도, 2 및 3에 나타낸 것과 같은 참조번호를 갖는 동일한 소자를 포함한다. 반도체 기억장치는 다수개의 메모리 셀 어레이(11 내지 14)와, 외부 전원 전압(VEXT)이 외부 전원 배선층(42)으로부터 공급되는 전압 저하 회로(40)를 포함한다.

각 구동 회로(21 내지 24)는 메모리 셀 어레이(11 내지 14) 중의 하나에 대응하도록 배치되고 하나의 제어 회로(20)는 구동 회로(21 내지 24)를 제어하도록 배치된다. 내부 전원 전압(INTS)은 다수개의 내부 전원 전압 공급 배선층(44)을 통해서 다수개의 메모리 셀 어레이(11 내지 14)에 공통으로 공급된다 제어 회로(20)와 구동 회로(21 내지 24)의 내부 회로는 본 발명에 있어서 특별히 한정되지는 않는다.

제5도를 참고하면, 전압 저하 회로(40)는 다수개의 메모리 셀 어레이(11 내지 14) 중의 하나에 대응하도록 각각 배치된 다수개의 구동 회로(21 내지 24)와, 다수개의 메모리 -셀 어레이(11 내지 14)에 다수개의 구동 회로(21 내지 24)를 대응하게 연결하기 위해 다수개의 구동 회로(21 내지 24) 중의 하나에 대응하게 각각 배치된 다수개의 내부전원 전압 공급 배선층(44)과, 다수개의 내부 전원 전압 공급 배선층(44)을 함께 연결하는 공통 연결 배선층(45) 및 제어 회로(20)를 포함한다. 다수개의 내부 전원 전압 공급 배선층(44)은 비교적 큰 제1 폭을 갖는 수직 내부 전원 전압 공급 배선층이다. 공통으로 연결된 배선충(45)은 첫 번째 폭보다 얇거나 좁은 제2 폭을 갖는다. 다수개의 구동 회로(21 내지 24)는 각각 제1도에 도시된 구동 회로와 유사하게 구성되어 있다. 다수개의 구동 회로(21 내지 24)의 각각은 외부 전원전압으로부터 동시에 제어 신호(C1)에 따른 하나의 대응하는 내부 전원 전압 공급 배선층(44)으로의 공급을 제어한다. 그렇게 함으로써, 내부 전원 전압(INTS)은 대응하는 하나의 내부 전원 전압 공급 배선층(44) 위에 발생된다. 제어 회로(20)는 제1도에 도시된 제어 회로(20)와 유사하게 구성되어 있다. 제어 신호(20)는 공통으로 연결된 배선층(45)에 공통으로 연결되어 있다. 제어 신호(Cl)는 다수개의 구동회로(21 내지 24)에 공급된다.

제1도에 도시된 구동 회로(10)와 동일한 다수개의 구동 회로(21 내지 24)의 각각은 서로 분리되어 있다. 다수개의 구동 회로(21 내지 24)는 서로 다른 위치에 배치된다. 외부 전원 전압(VEXT)은 다수개의 구동 회로(21 내지 24)의 각각에 연결되어 있다. 제어 신호(C1)는 제어 회로(20)로부터 다수개의 구동 회로(21 내지 24)의 각각에 공통으로 공급된다.

제4도와 제5도에서, 내부전원 전압(INTS)이 떨어지면, 내부전원 전압(INTS)의 레벨은 공통으로 연결된 배선층(45)으로 이전한다. 제어 신호(C1)는 공통으로 연결된 배선층(45)의 레벨에 응답하여 유사하게 저레벨로 변한다. 각 P-채널 타입 MOSFET(6)는 제어 신호(Cl)에 응답하여 내부 전원 전압(INTS)의 레벨을 더 높게 만든다. 내부 전원 전압(INTS)의 레벨이 더 높으면, MOSFET(6)는 내부 전원 전압(INTS)을 반대로 구동한다. 따라서, 내부 전원 전압(INTS)은 거의 일정하다. 여기서, 공통으로 연결하는 연결 배선층(45)은 다수개의 메모리 셀 어레이(11 내지 14)의 내부 전원 전압들 사이의 약간의 차이를 조정하기 위해서 사용된다. 따라서, 공통 연결 배선층(45)은 내부 전원 전압 공급 배선층(44)보다 더 얇거나 좁을 것이며, 통상의 신호 배선층의 폭과 같은 폭만을 가질 수 있다.

제2도에 도시된 반도체 기억장치를 제4도에 도시된 반도체 기억장치에 비교하면, 본 발명의 경우, 제2도에 도시된 비교적 큰 폭을 갖는 수평 내부 전원 전압 공급 배선층(43)이 불필요하다. 이 수평 내부 전원 전압 공급 배선층(43)은 제4도의 공통 연결 배선층(45)에 의해서 나타낸 약 1μm 내지 2μm의 배선층으로 대체된다. 예를 들면, 제2도에 도시된 내부 전원 전압 공급 배선층(43)은, 반도체 칩의 세로방향으로 면적이 20mm×10mm인 반도체 칩 위에 놓여진 배선이 되도록 구성된다고 가정하자. 내부 전원 전압 공급 배선층(43)이 100μm를 필요로 할때, 제4도의 공통 연결 배선층(45)은 단지 1μm 내지 2μm만을 필요로 한다. 따라서, 공통 연결 배선층(45)의 폭은 무시될 수 있기 때문에, 반도체 칩에 필요한 면적은 20mm×9.8mm이 된다. 즉, 약 2% 면적이 감소된다.

제4도에 도시된 반도체 기억장치를 제3도에 도시된 반도체 기억장치와 비교하면, 제4도에 도시된 반도체 기억장치는 하나의 제어 회로만을 갖는 데 비해, 제3도의 반도체 기억장치는 네 개의 제어 회로를 필요로 한다. 왜냐면, 제어 회로는 각 구동 회로에 필요하기 때문이다. 즉, 제4도의 반도체 기억장치는, 제3도의 반도체 기억장치에 비해서, 단지 1/4의 전류를 소모한다. 예를들면, 5mA의 평균 전류가 제어 회로마다 흐른다고 가정하자. 제3도의 반도체 기억장치는 4(제어 회로 수)×5mA=20mA를 소모한다. 반면, 제4도의 반도체 기억장치는 1(제어 회로 수)×5mA=5mA를 소모한다.

제6도를 보면, 메모리 셀 어레이(11 및 12)의 일부의 회로 구조가 도시되어있다(제4도의 빗금친 부분). 메모리 셀 어레이(11)의 일부와 메모리 셀 어레이(12)의 일부는 메모리 셀의 위치를 제외하고는 거의 같은 레이아웃이다. 따라서, 메모리 셀 어레이(11)의 회로구조만을 상세히 설명한다.

메모리 셀 어레이(11)는 네 개의 센스 증폭기(SA1 내지 SA4)를 포함한다. 센스 증폭기(SA1 내지 SA4)는 각각 비트선 쌍(81-84)에 연결되어 있다. 비트선 쌍(81)의 양쪽은, 게이트가 신호(TG1)에 연결된 nMOSFET 쌍(61)과 게이트가 신호(TG2)에 연결된 nMOSFET 쌍(65)에 연결된다. 신호(TG1)는 신호(TG2)의 상보 신호(complement)이다. nMOS 트랜지스터 쌍(61)의 다른 한쪽은 비트선 쌍(51)에 연결되고, nMOS 트랜지스터 쌍(65)의 다른 한쪽은 비트선 쌍(51)에 연결된다. 따라서, 예를 들면, 신호(TG1)가 고레벨이고 신호(TG2)가 저레벨일 때, 비트선 쌍(51 내지 54)은 각각 비트선 쌍(81-84)에 연결된다. 비트선 쌍(82-82)은 비트선 쌍(81)과 같은 구조이다. 비트선 쌍(51-54)은 4개의 비트선 선택 신호선(Yl-Y4), 데이터선(Dl-D2) 및 다수개의 워드선(W1-Wm)(m은 정수)과 교차한다. 데이터선(Dl-D2)과 비트선 쌍(51) 사이의 전기적 연결은 비트 선택 신호(Yl)에 의해서 제어되고, 데이터선(Dl-D2)과 비트선 쌍(52) 사이의 전기적 연결은 비트 선택 신호(Y2)에 의해서 제어되고, 데이터선(Dl-D2)과 비트선 쌍(53) 사이의 전기적 연결은 비트 선택 신호(Y3)에 의해서 제어되고, 데이터선(Dl-D2)과 비트선 쌍(54) 사이의 전기적 연결은 비트 선택 신호(Y4)에 의해서 제어된다. 워드선(Wl)과 비트선 쌍(51-54) 사이의 교차점은 각각 메모리 셀로 배열된다. 비트선 쌍(55-58)은 비트선 쌍(51-54)과 같은 구조로 배열된다. 센스 증폭기 구동 신호선(SAP 및 로씬)은 각각 센스 증폭기(SAI-SA4)의 한 쪽과 다른 한쪽에 배열된다 또한, 내부 전원 전압 공급 배선층(44)은 메모리 셀 어레이(11)의 중심부에 수직으로 배열된다. 게이트가 센스 증폭기 구동 신호선(SAP)에 연결된 P-채널 타입 MOSFET(11)은 내부 전원 전압 공급 배선층(44)와 제8도의 센스 증폭기(SA1-SA4) 사이에 연결된다. 센스 증폭기(SA1-SA4)는 센스 증폭기 구동 신호선(SAN)에 공통으로 연결된다. N-채널 타입 MOSFET(91)은 접지 전원과 내부 증폭기 구동 신호선(SAN) 사이에 연결된다. MOSFET(91)의 게이트는 센스 인에이블 신호(SE)에 연결된다. 센스 인에이블 신호선(SE)은 인버터(92)를 통해서 신호선(SAP)에 연결된다. 센스 중폭기 인에이블 신호(SE)가 저 레벨이면, MOSFET(71 및 91)는 활성화되지 않는다. 센스 증폭기 인에이블 신호(SE)가 고레벨이면, MOSFET(71 및 91)가 활성화된다. 센스 증폭기(SA1-SA4)는 접지 전원으로부터 내부 접지 전원 전압을 받고, 내부 전원 전압 공급 배선층(44)으로부터 내부 전원을 받는다. 비트선 균형회로와 비트선 예비충전 회로(도시되지 않음)가 실제로는 메모리 셀 어레이에 제공된다.

실시예의 반도체 기억장치의 판독 동작을 간단히 설명하고자 한다. 예를 들어, 메모리 셀(93-96)의 판독 동작을 설명하려고 한다.

먼저, 비트선 쌍(51-58, 81-84)은 재결정된 전압, 예를들면 1/2Vcc로 예비충전된다. 워드선(Wl-Wm)과 비트 선택 신호(Yl-Y4), 인예이블 신호(φE), 센스 인에이블 신호(SE)는 저레벨이다.

다음에, 신호(TG1)는 고레벨로 변하고, 신호(TG2)는 저레벨로 변한다. 따라서, 비트선 쌍(51-54 및 81-84)은 각각 서로 연결된다. 워드선(Wl)은 고레벨로 변경된다. 메모리 셀(93-96)에 저장된 데이터는 각각 비트선 쌍(51-54)으로 옳겨져서, 각 비트선 쌍(51-54)의 한 비트선과 다른 비트선 사이에 작은 전압 차이를 생성한다. 인에이블 신호(φE)는 고레벨로 변하여 제어 신호(20)를 활성화시킨다. 내부 전원 전압(INTS)은 제어 회로(20)로부터 내부 전원 전압 공급 배선층(44)에 공급된다. 센스 인에이블 신호(SE)는 센스 중폭기(SA1-SA4)를 활성화시키도록 고레벨로 변한다. 각 비트선 쌍(51-54)의 한 비트선과 다른 비트선 사이의 작은 전압 차이는 접지 전원 전압에서 비트선 쌍의 한 비트선이 변하고 내부 전원 전압에서 다른 비트선이 변하도록 증폭된다. 비트 선택 신호(Yl-Y4)는 각자 비트선 쌍(51-54)이 보유하는 데이터를 순차적으로 판독하도록 고레벨로 변한다.

제8도를 보면, 제2 실시예에 따른 반도체 기억장치는, 다수개의 메모리 어레이(11 내지 14) 및 전압 저하 회로(40)와 외부 전원 배선층(42)에 대해 다수개의 메모리 어레이(11 내지 14) 및 전압 저하 회로(40)와 대칭으로 배열된 다수개의 메모리 어레이(11′ 내지 14′) 및 전압 저하 회로(47′)를 포함한다. 전압 저하 회로(40′)는 전압 저하 회로(40)와 유사하게 구성된다. 다수개의 메모리 어레이(11 내지 14)는 다수개의 메모리 어레이(11′ 내지 14)와 독립적이다. 전압 저하 회로(40, 40′)는 전압 저하 회로(40, 40′)의 제어 회로(20)에 제공된 인에이블 신호(φE)에 의해 동기로 작동될 수 있다. 이 경우에, 외부 전원 배선층(42)은 메모리 어레이 (11 내지 14) 및 메모리 어레이(11′ 내지 14′)에 대해 단 하나의 시스템을 가질 수 있다. 각 메모리 어레이(11 내지 14) 및 메모리 어레이(11′ 내지 14′)는 각각 독립적인 외부 전원 배선층을 가질 필요가 없다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범위와 정신으로부터 벗어나지 않는 범위 내에서 수정과 변경을 할 수 있다는 것이 자명하다.

예를 들면, 구동 회로(21-24)의 수는 실시예에 한정되지 않고 2개 이상이다. 메모리 셀 어레이의 수는 실시예에 한정되지 않는다. 본 발명은 전압 저하 회로에 한정되지 않는다. 예를 들면, 제9도에 나타낸 바와 같이, 전압 중가 또는 전압 스텝업(step-up) 회로가 가능하다. 전압 증가 회로는 외부 전원 전압(GEXT)을 증가된 전압(INTS)으로 증가시키고, 그 증가된 전압은 공통으로 여러 개의 출력 노드에 제공된다. 한마디로, 본 발명은 외부 전원 전압을, 그 외부 전원 전압과 상이한 내부 전원 전압으로 변환시키는 전압 변환 회로에 관한 것이다. 메모리 셀 어레이의 수, 하나의 메모리 셀 어레이 중의 비트선 쌍의 수도 이 실시예에 한정되지 않는다. 실제로는, 16개의 메모리 셀 어레이 및 256 비트선 쌍이 각각 배열된다.

상술한 본 발명에 따르면, 크기가 작고 전류 소모가 감소된 반도체 기억장치를 얻을 수 있다.

Claims

다수개의 메모리 셀 어레이, 전압선, 상기 전압선과 상기 메모리 셀 어레이 중 연관된 것 사이에 각각 연결되고 제어 신호가 공급되는 제어 게이트를 갖는 다수개의 구동 트랜지스터 및 적어도 하나의 상기 구동 트랜지스터로부터 구동된 전압에 응답하고 상기 제어 신호를 생성하는 제어 회로를 포함하며, 상기 구동 트랜지스터의 각각은 MOS 트랜지스터이고, 상기 MOS 트랜지스터의 각각의 제1 주 전극은 제1 배선층을 통해서 제1 메모리 셀 어레이 중 연관된 것에 연결되어 있으며, 상기 MOS 트랜지스터의 제1 주 전극은 제2 배선층을 통해서 공통으로 연결되고 상기 제어 회로로 뻗어 있는 반도체 기억장치.
제1항에 있어서, 상기 제1 배선층은 제1 폭을 갖고, 상기 제2 배선층은 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 기억장치.
다수개의 메모리 셀 어레이, 전압선, 상기 전압선과 상기 메모리 셀 어레이 중 연관된 것 사이에 각각 연결되고 제어 신호가 공급되는 제어 게이트를 갖는 다수개의 구동 트랜지스터 및 적어도 하나의 상기 구동 트랜지스터로부터 구동된 전압에 응답하고 상기 제어 신호를 생성하는 제어 회로를 포함하며, 상기 메모리 셀 어레이의 각각은 상기 구동 트랜지스터 중 연관된 하나에 의해서 구동되는 센스 증폭기 회로를 포함하는 반도체 기억장치.
제1 전력전압이 공급되는 제1 전원선과, 다수개의 제1 배선층과, 상기 제1 전원선과 상기 배선층 중 대응하는 것 사이에 각각 연결되어 있으며, 제어 신호에 응답하여 상기 제1 전력전압을 제2 전력전압으로 변환시키고, 상기 제2 전력전압을 상기 제1 배선층 중 대응하는 것에 공급하는 다수개의 구동 회로와, 상기 제1 배선층을 공통으로 연결하도록 제공된 제2 배선층 및 상기 제2 배선층의 전압에 응답하고 상기 제어 신호를 생성하는 제어 회로를 포함하는 전압 변환 회로.
제4항에 있어서, 상기 제1 전력전압은 상기 제2 전력전압의 전압보다 낮은 전압 변환 회로.
제4항에 있어서, 상기 구동 회로는 MOS 트랜지스터를 갖고, 상기 MOS 트랜지스터의 각각의 제 1 주 전극은 상기 제1 배선층 중 연관된 것에 연결되며, 상기 MOS 트랜지스터의 제1 주 전극은 상기 제2 배선층을 통해서 공통으로 연결되는 전압 변환 회로.
제4항에 있어서, 상기 제2 배선층의 폭은 상기 제1 배선층의 폭보다 작은 전압 변환 회로.
제1 방향으로 뻗어 있는 전원선, 상기 전원선과 실질적으로 평행하게 뻗어 있는 배선층, 상기 전원선과 상기 배선층 사이에 연결되어 있으며 상기 제1 방향과 수직인 제2 방향으로 배치된 제1 트랜지스터, 상기 전원선과 상기 배선층 사이에 연결되어 있으며 상기 제1 트랜지스터와 떨어져서 상기 제2 방향으로 배치된 제2 트랜지스터, 상기 제1 트랜지스터와 실질적으로 한 줄로 배치되어 있으며, 상기 배선층으로부터 동작 전압을 수신하기 위하여 상기 배선층에 연결되어 있는 제1 메모리 셀 어레이 및 상기 제2 트랜지스터와 실질적으로 한 줄로 배치되어 있으며, 상기 배선층으로부터 동작 전압을 수신하기 위하여 상기 배선충에 연결되어 있는 제2 메모리 셀 어레이를 포함하는 반도체 기억장치.
제8항에 있어서, 상기 제1 및 제2 메모리 셀 어레이의 각각은 센스 증폭기의 집합을 포함하며, 상기 제1 메모리 셀 어레이의 상기 센스 증폭기의 집합은 상기 배선층의 제1 점으로부터 상기 동작 전압을 수신하고, 상기 제2 메모리 셀 어레이의 상기 센스 증폭기와 집합은 상기 배선층의 제2 점으로부터 상기 동작 전압을 수신하며, 상기 제2 점은 상기 제1 점과 떨어져 있는 반도체 기억장치.
제1 방향으로 뻗어 있으며, 제1 점과 상기 제1 점으로부터 떨어져 있는 제2 점을 갖는 전원선, 상기 제2 점에 인접하여 상기 전원선에 대해 한쪽으로 배치되어 있으며, 제1 노드를 갖는 제1 메모리 셀 어레이, 상기 제2 점에 인접하여 상기 전원선에 대해 다른쪽으로 배치되어 있으며, 제2 노드를 갖는 제2 메모리 셀 어레이, 상기 제2 점과 상기 제1 노드 사이에 연결되어 있으며 상기 제1 노드에 제1 동작 전압을 제공하는 제1 트랜지스터 및 상기 제2 점과 상기 제2 노드 사이에 연결되어 있으며 상기 제2 노드에 제2 동작 전압을 제공하는 제2 트랜지스터를 포함하는 반도체 기억장치.
제10항에 있어서, 상기 전원선은 상기 제1 및 제2 점으로부터 떨어져 있는 제3 점을 더 포함하며, 상기 장치는 상기 한쪽으로 배치되어 있으며 제3 노드를 갖는 제3 메모리 셀 어레이, 상기 한쪽으로 배치되어 상기 제3 점과 상기 제3 노드 사이에 연결되어 있는 제3 트랜지스터, 상기 제1 및 제3 트랜지스터의 게이트에 연결되어 제1 게이트 제어 전압을 제공하는 제1 제어선, 상기 다른쪽으로 배치되어 있으며 제4 노드를 갖는 제4 메모리 셀 어레이, 상기 한쪽으로 배치되어 상기 제3 점과 상기 제4 노드 사이에 연결되어 있는 제4 트랜지스터 및 상기 제2 및 제4 트랜지스터의 게이트에 연결되어 제2 게이트 제어 전압을 제공하는 제2 제어선을 더 포함하는 반도체 기억장치.
제11항에 있어서, 상기 제1 및 제3 노드는 제1 노드선에 의해 서로 연결되어 있으며, 상기 제2 및 제4 노드는 제2 노드선에 의해 서로 연결되어 있는 반도체 기억장치.
제12항에 있어서, 상기 제1, 제2, 제3 및 제4 메모리 셀 어레이의 각각은 센스 증폭기의 집합을 포함하고 있으며, 상기 제1 및 제3 메모리 셀 어레이의 상기 센스 중폭기의 집합은 각각 상기 제1 및 제3 노드로부터 상기 제1 동작 전압을 수신하고, 상기 제2 및 제4 메모리 셀 어레이의 상기 센스 증폭기의 집합은 각각 상기 제2 및 제4 노드로부터 상기 제2 동작 전압을 수신하는 반도체 기억장치.
제13항에 있어서, 상기 제2 점, 상기 제1 및 제3 노드, 상기 제1 및 제2 트랜지스터, 상기 제1 및 제2 메모리 셀 어레이의 상기 센스 중폭기의 집합은 상기 제1 방향에 대해 수직인 제2 방향의 제1 선 내에 배치되어 있으며, 상기 제3 점 , 상기 제3 및 제4 노드, 상기 제3 및 제4 트랜지스터 상기 제3 및 제4 메모리 셀 어레이의 상기 센스 증폭기의 집합은 상기 제2 방향의 상기 제1 선과 평행한 제2 선 내에 배치되어 있는 반도체 기억장치.
서로 떨어져 있는 제1, 제2 및 제3 점을 가지고 있으며 제1 방향으로 뻗어있는 전원선, 상기 제2 점에 인접하여 배치되어 있는 제1 메모리 셀 어레이 , 상기 제3 점에 인접하여 배치되어 있는 제2 메모리 셀 어레이, 상기 제1 메모리 셀 어레이로 제1 동작 전압을 공급하기 위하여 상기 제2 점과 상기 제1 메모리 셀 어레이 사이에 연결되어 있는 제1 트랜지스터 및 상기 제2 메모리 셀 어레이로 제2 동작 전압을 공급하기 위하여 상기 제3 점과 상기 제2 메모리 셀 어레이 사이에 연결되어 있는 제2 트랜지스터를 포함하는 반도체 기억장치.
제15항에 있어서, 상기 제1 및 제2 메모리 셀 어레이로 각각 공급되는 상기 제1 및 제2 동작 전압을 동등하게 하기 위하여 상기 제1 트랜지스터는 상기 제2 트랜지스터에 연결되어 있는 반도체 기억장치.
제16항에 있어서, 상기 제1 및 제2 메모리 셀 어레이의 각각은 센스 증폭기의 집합을 포함하고 있으며, 상기 제1 메모리 셀 어레이의 상기 센스 증폭기의 집합은 상기 제1 트랜지스터로부터 상기 제1 동작 전압을 수신하고, 상기 제2 메모리 셀 어레이의 상기 센스 증폭기의 집합은 상기 제2 트랜지스터로부터 상기 제2 동작 전압을 수신하는 반도체 기억장치.
제17항에 있어서, 상기 제2 점, 상기 제1 트랜지스터, 상기 제1 메모리 셀 어레이의 상기 센스 증폭기의 집합은 상기 제1 방향에 수직인 제2 방향의 제1 선 내에 배치되어 있으며, 상기 제2 점, 상기 제2 트랜지스터, 상기 제2 메모리 셀 어레이의 상기 센스 증폭기의 집합은 상기 제2 방향의 상기 제1 선과 평행한 제2 선 내에 배치되어 있는 반도체 기억장치.
제8항에 있어서, 상기 제1 및 제2 트랜지스터와 떨어져서 배치되어 있으며, 상기 배선층의 상기 동작 전압에 응답하여 게이트 제어 전압을 발생시키기 위한 제1 회로 및 상기 제1 및 제2 트랜지스터의 게이트에 공통으로 상기 게이트 제어 전압을 전달하기 위하여 상기 회로에 연결되어 있는 제어선을 더 포함하는 반도체 기억장치.
제10항에 있어서, 상기 제1 점에 인접하고 상기 제2 점으로부터는 떨어지도록 상기 한쪽에 배치되어 있으며 상기 제1 점에 연결되어 상기 제1 동작 전압에 응답하여 제1 게이트 제어 전압을 상기 제1 노드에 발생시키는 제1 차동 증폭기, 상기 제1 게이트 제어 전압을 상기 제1 트랜지스터의 게이트로 전달하기 위하여 상기 제1 차동 증폭기에 연결되어 있는 제1 제어선, 상기 제1 점에 인접하고 상기 제2 점으로부터는 떨어지도록 상기 다른쪽에 배치되어 있으며 상기 제1 점에 연결되어 상기 제2 동작 전압에 응답하여 제2 게이트 제어 전압을 상기 제2 노드에 발생시키는 제2 차동 증폭기 및 상기 제2 게이트 제어 전압을 상기 제2 트랜지스터의 게이트로 전달하기 위하여 상기 제2 차동 증폭기에 연결되어 있는 제2 제어선을 더 포함하는 반도체 기억장치.