KR0121149Y1 - 디램의 비트라인 분리회로 - Google Patents
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Abstract
본 고안은 비트라인의 데이타를 센싱할 때 흐르는 피크(peak) 전류를 감소시켜 전체적인 소비전력이 절감되도록 하는 디램의 비트라인 분리회로에 관한 것으로서, 한쌍의 비트라인에 연결되어 각각의 비트라인을 분리시키는 제 1 및 제 2 스위칭소자와, 상기 제 1, 제 2 스위칭소자 일측에는 센스 증폭기가 연결되고, 스캐닝 신호는 제 1, 제 2 스위칭소자의 게이트단에 인가되도록 하여 비트라인에 충전 또는 방전되는 전하량을 절반으로 줄여 센스 증폭기의 센싱시 소모되는 피크전류를 감소시킴으로써 디램의 전체적인 소비전력을 줄일 수 있게 한 것이다.
Description
제 1 도는 종래의 디램의 구성도
제 2 도는 본 고안의 디램의 구성도
제 3 도는 본 고안에 따른 비트라인 분리 회로도
제 4 도는 본 고안에 따른 파형도
*도면의 주요부분에 대한 부호의 설명
10a ~ 10d : 센스 증폭기 어레이 20a ~ 20d : 셀 어레이
11 ~ 13 : 센스 증폭기 30 : 셀
40 : 비트리안 분리회로
BL, /BL ~ BLn, /BLn : 비트라인 WL1 ~ WLn : 워드라인
FET : 제 1 스위칭소자 FET2 : 제 2 스위칭소자
Cs, CB: 캐패시터 MS : 전계효과 트랜지스터
본 고안은 디램의 비트라인(Bit Line) 분리회로에 관한 것으로서, 특히 비트라인의 데이타를 센싱할 때 흐르는 피크(peak) 전류를 감소시켜 전체적인 순시전력이 절감되도록 하는 디램의 비트라인 분리회로에 관한 것이다.
일반적으로 디램이 고집적화될수록 비트라인 한쌍에 하나의 비트라인 센스 증폭기를 설치하는 것이 어려워짐에 따라 이를 해결하기 위해 셀 어레이의 비트라인을 양방향으로 4 비트라인에 1개의 센스 증폭기와 배치되는 구조가 채택되었다.
즉, 종래에는 제 1 도에 도시된 바와 같이 다수의 셀 어레이(20a ~ 20c)의 각 블록 사이에 하나의 센스 증폭기 어레이(10a ~ 10d)가 위치해 있으며, 각 센스 증폭기 어레이(10a ~ 10d)의 각각의 센스 증폭기는 상측과 하나의 셀 어레이(20a ~ 20c)에 공통으로 연결되어 있다.
또한, 셀 어레이(20a ~ 20c) 위에 있는 비트라인쌍 중에서 홀수번째 비트라인쌍(BL1, /BL1)은 상측의 센스 증폭기 어레이(10a)에 연결되고, 짝수번째 비트라인쌍(BL2, /BL2)은 하측의 센스 증폭기(10b)에 연결되어 있다. 즉, 비트라인은 일정한 규칙을 두고 상측 또는 하측의 센스 증폭기에 엇갈려 연결된다.
또한, 셀 어레이(20a ~ 20c)에 비트라인과 수직 교차되게 설치되어 있는 워드라인(WL1 ~ WLn)에는 다수의 셀(30)이 연결되며, 한쌍의 제 1 , 제 2 비트라인(BL)(/BL)당 한 개의 셀(30)이 연결된다.
상기와 같이 이루어진 종래의 디램은, 먼저 다수개의 워드라인(WL1 ~ WLn)중 하나의 워드라인(WL1)이 선택되어 인에이블되면 셀(30)의 전계효과 트랜지스터(MS)는 턴온상태가 된다. 따라서 셀(30)의 캐패시턴스(Cs)에 저장되어 있던 전하가 제 1 비트라인의 캐패시터(CB)에 분배되어 전하재분포(Charge Sharing)가 일어나게 된다.
이때, 동일한 센스 증폭기(11)에 연결된 다른 제 2 비트라인(/BL1)은 전위가 변하지 않음에 따라 제 1 비트라인(BL1)에 대해 기준 전압역할을 하게 된다. 따라서 제 1 및 제 2 비트라인(BL1)(/BL1)사이에 전압차가 발생되면 센스 증폭기(11)를 동작시켜 비트라인의 양단 전압을 센싱하여 제 1 비트라인(BL1)의 전압을 전원전압까지 상승시키게 되고, 이로 인하여 캐패시턴스(CB)에 전하를 충전하게 되므로 전류가 흐르게 된다. 또한 셀(30)에 충전된 전하가 없었으면 제 1 비트라인은 그라운드 상태로 전압이 하강하게 되어 제 1 비트라인의 캐패시턴스(CB)에 1/2 Vcc로 충전되어있던 전하가 방전하게 되어 역시 전류가 흐른다.
이러한 종래의 디램은 하나의 비트라인에 많은 셀이 연결되어 있어서 캐패시턴스가 클 경우 많은 피크 전류가 센싱시에 발생하게 되어 순시 소모 전력이 증가할 뿐만 아니라 메모리 용량이 대형화되어 가면서 비트라인이 가지는 캐패시턴스가 문제가 된다. 즉, 비트라인의 기생 캐패시턴스를 작게 하기 위해 셀 어레이를 적게 분리하면 디램의 레이아웃이 커지게 되는 문제점이 발생하는 것이다.
본 고안은 상기와 같은 문제점을 해결하기 위하여 비트라인의 데이타를 센스 증폭기에서 센싱이 이루어질 때 발생되는 피크전류를 감소시켜 디램의 전제척인 순시소비전력이 작아지도록 한 것으로서, 본 고안의 목적은 다수의 셀 어레이의 각 블록사이에 센스 증폭기 어레이가 위치하고, 상기 센스 증폭기 어레이 각각의 하나의 센스 증폭기 상측과 하측에는 한쌍의 비트라인이 연결되는 디램에 있어서, 상기 다수의 한쌍의 비트라인의 중간지점에 스캐닝 신호에 의해 제어되는 비트라인 분리회로를 구비하여, 한쌍의 비트라인 중 절반정도를 센스 증폭기와 전기적으로 분리 및 연결하고, 한쌍의 비트라인에 충전 및 방전되는 전하의 순시치를 절반으로 줄여 상기 센스 증폭기의 센싱시 소모되는 피크 전류를 줄이도록 하는 디램의 비트라인 분리회로를 제공하는데 있다.
이하 첨부된 도면 제 2도 내지 제 4도에 의해 상세히 설명하면 다음과 같다.
먼저, 제 2도는 본 고안에 따른 디램의 구성도로서, 다수의 센스 증폭기 어레이(10a ~ 10c)와 다수의 셀 어레이(20a ~ 20b), 그리고 비트라인쌍(BL1, BL1 ~ BL2, /BL2), 워드라인(WL1 ~ WLn)은 종래의 전술한 바와 동일하게 배치되어 있고, 한쌍의 비트라인(BL, /BL)마다 센싱 스캐닝신호(SCo ~ SC1)에 의해 제어되는 비트라인 분리회로(40)가 각 비트라인의 중간지점에 각각 연결되어 있다.
제 3도는 본 고안에 따른 비트라인 분리회로도로서, 한쌍의 비트라인(BL, /BL)에 연결되어 각각의 비트라인(BL)(/BL)을 분리시키는 제 1 및 제 2 스위칭소자(FET1)(FET2)와, 상기 제 1, 제 2 스위칭소자(FET1)(FET2) 일측에는 센스 증폭기(11)가 연결되고, 스캐닝 신호(SC1)는 제 1, 제 2 스위칭소자(FET1)(GET2)의 게이트단에 인가되어 있다.
제 4도는 본 고안에 따른 각 단의 입출력 파형도이다.
상기와 같이 이루어진 본 고안을 제 3도 내지 제 4도에 의해 설명하면 먼저 디램이 준비상태이면 비트라인 분리회로(40)의 제 1 및 제 2 스위칭소자(FET1)(FET2)는 턴온상태가 된다. 즉, 엔모스(N-MOS)의 제 1, 제 2 스위칭소자(FET1)(FET2)의 게이트에 인가된 스캐닝신호(SCi)는 엔모스인 제 1, 제 2 스위칭소자(FET1)(FET2)의 문턱전압(VTN)보다 높은 상태에 있게 되어 전체 길이의 비트라인이 센스 증폭기(11)와 연결된다.
이러한 상태에서 제 4도의 (A)와 같이 워드라인(WL1)이 인에이블(Vss)레벨에서 Vpp 로 상승)되면 셀(30)의 전계효과 트랜지스터(MS)가 턴온상태가 됨에 따라 캐패시터(Cs)에 충전되어 있던 전하가 비트라인(/BL)에 충전된 전하와 전하재분포를 하게 됨으로서 한쌍의 비트라인(BL, /BL)에는 전압차가 발생하게 되어(제 4도의 (B)) 제 1, 제 2 스위칭소자(FET1)(FET2)를 통해 센스 증폭기(11)에 인가된다.
즉, 센스 증폭기(11) 양단 입력전압차가 곧 한쌍의 비트라인(BL, /BL)간의 전압차이며, 일단 전압차가 생기면 제 4도의 (C)와 같이 스캐닝신호(SCi)가 로우레벨로 전환되어 문턱전압보다 낮게 되어 제 1, 제 2 스위칭소자(FET1)(FET2)가 턴오프되고 제 1, 제 2 스위칭소자(FET1)(FET2)가 턴오프됨에 따라 비트라인(BL, /BL)의 절반이 센스 증폭기(11)와 분리된다. 따라서, 비트라인(/BL)의 캐패시턴스는 처음보다 절반정도 줄어들게 되며, 전기적으로 분리된 한쌍의 비트라인(BL, /BL)을 입력으로 하여 센스 증폭기(11)는 센싱을 시작하게 된다.
또한, 비트라인(BL)에는 캐패시턴스가 절반 정도로 감소되었으므로 센스 증폭기(11)가 센싱동작을 하면서 한쌍의 비트라인(BL, /BL)에 전하를 충전 또는 방전하는 양도 역시 절반으로 줄게 됨으로써 제 4도의 (D)와 같이 센싱시 센스 증폭기(11)에 의해 소모되는 피크 전류를 줄일 수 있는 것이다.
한편, 센스 증폭기(11)에서 센싱이 끝난 후 스캐닝신호(SCi)를 다시 처음 상태로 복귀시켜 셀(30)에 데이타를 재충전하게 된다. 즉, 센싱이 종료되면 스캐닝신호(SCi)를 다시 Vpp 레벨로 상승시켜 제 1, 제 2 스위칭소자(FET1)(FET2)를 턴온상태로 만들어 셀(30)의 전계효과 트랜지스터(MS)는 계속 도통되고 있으므로 캐패시터(Cs)에 있던 원래 데이타대로 재충전되는 것이다.
이상에서 상술한 바와 같이 본 고안은 각각의 비트라인 중간에 스캐닝신호에 의해 제어되는 비트라인 분리회로를 연결함으로써 비트라인에 충전 또는 방전되는 순간전하량을 절반으로 줄여 센스 증폭기의 센싱시 소모되는 피크전류를 감소시킴으로써 센스 증폭기의 전류 능력도 감소시키고 디램의 전체적인 순간소비전력을 줄일 수 있는 효과를 제공하게 되는 것이다.
Claims (3)
- 다수의 셀 어레이의 각 블록사이에 센스 증폭기 어레이가 위치하고, 상시 센스 증폭기 어레이 각각의 하나의 센스 증폭기가 상측과 하측에는 한쌍의 비트라인이 연결되고 있는 디램에 있어서, 상기 다수의 한쌍의 비트라인과 센스 증폭기 사이에 연결되고, 스캐닝 신호에 의해 제어되는 비트라인 분리회로를 구비하여 한쌍의 비트라인을 전기적으로 분리 및 연결하고, 한쌍의 비트라인에 충전 및 방전되는 전하를 절반으로 줄여 상기 센스 증폭기의 센싱이 소모되는 피크 전류를 줄이도록 하는 디램의 비트라인 분리회로
- 제 1항에 있어서, 상기 비트라인 분리회로는 한쌍의 비트라인에 연결되어 각각의 비트라인을 분리시키는 제 1 및 제 2 스위칭소자와, 상기 제 1, 제 2 스위칭소자 일측에는 센스 증폭기가 연결되고, 스캐닝 신호는 제 1, 제 2 스위칭소자의 게이트단에 인가되는 디램의 비트라인 분리회로.
- 제 2항에 있어서, 상기 제 1 및 제 2 스위칭소자는 엔모스 전계효과 트랜지스터(N-MOS FET)로 구성한 것을 특징으로 하는 디램의 비트라인 분리회로.
Priority Applications (1)
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|---|---|---|---|
| KR92006200U KR0121149Y1 (ko) | 1992-04-15 | 1992-04-15 | 디램의 비트라인 분리회로 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR92006200U KR0121149Y1 (ko) | 1992-04-15 | 1992-04-15 | 디램의 비트라인 분리회로 |
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ID=19331754
Family Applications (1)
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Country Status (1)
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| KR (1) | KR0121149Y1 (ko) |
Families Citing this family (1)
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|---|---|---|---|---|
| KR100642629B1 (ko) * | 2000-07-15 | 2006-11-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1992
- 1992-04-15 KR KR92006200U patent/KR0121149Y1/ko not_active IP Right Cessation
Also Published As
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| KR930024322U (ko) | 1993-11-27 |
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