JPH11126478A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】ワード線を昇圧駆動するローデコーダの面積縮
小、およびその面積増加の抑制を可能にすること。 【解決手段】ローアドレスをデコードし、電源電位Ｖｃ
ｃを“Ｌ”レベル、昇圧電位Ｖｐｐを“Ｈ”レベルとし
た第１ロー選択信号ＲＳＳｐと、電源電位Ｖｃｃを
“Ｈ”レベル、接地電位Ｖｓｓを“Ｌ”レベルとする、
信号ＲＳＳｐと同位相の第２ロー選択信号ＲＳＳｎとか
らなるワード線ＷＬを選択するロー選択信号対を出力す
るデコード回路１と、信号ＲＳＳｐのレベルにしたがっ
てワード線ＷＬを昇圧電位Ｖｐｐに充電するＰＭＯＳ
Ｐ１１、信号ＲＳＳｎのレベルにしたがってワード線Ｗ
Ｌを接地電位に放電するＮＭＯＳ Ｎ１１、およびワー
ド線ＷＬが放電状態の時、ＰＭＯＳ Ｐ１１のドレイン
を電源電位Ｖｃｃに規定し、ワード線ＷＬが充電状態の
時、ＮＭＯＳ Ｎ１１のドレインを電源電位Ｖｃｃに規
定する電位規定回路２１を含むワード線駆動回路２とを
具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係わり、特にローデコーダを構成する回路素子の微細
化、および高集積化に関する。

【０００２】

【従来の技術】近時、１トランジスタ／１キャパシタ型
のメモリセル構造を持つダイナミック型半導体記憶装置
（ＤＲＡＭ）は、メモリセルの改良、微細加工技術およ
び回路設計技術の進歩により、著しく微細化、高集積化
が進んでおり、今後もこの流れは続くものと思われる。

【０００３】このようなＤＲＡＭの高集積化にともな
い、回路設計技術に対するチップ面積の縮小、信頼性の
確保などに対する要求も非常に厳しいものとなる。なか
でも特に重要な項目として、ワード線の選択、駆動など
の制御を行うローデコーダおよびローデコーダを含むワ
ード線の設計がある。これは、この系がチップの中のか
なりの面積を占めることと、扱う電位が通常の電源電位
（Ｖｃｃ）、接地電位（Ｖｓｓ）の他に、ワード線昇圧
電位（Ｖｐｐ）を含むことなどによる。昇圧電位Ｖｐｐ
は、メモリセルのトランスファトランジスタにＮＭＯＳ
を用いた場合に、メモリセルのキャパシタに“Ｈ”レベ
ルの信号を充分に伝え、充分な“Ｈ”レベルデータを書
き込むために使われる。昇圧電位Ｖｐｐは、ＤＲＡＭチ
ップの内部で、Ｖｃｃを昇圧することで発生される。

【０００４】図２０は、ワード線を制御するローデコー
ダの代表的な回路図を示す。同図に示すように、ローデ
コーダ１００は、ローアドレスをデコードするデコード
回路２０１、およびワード線を駆動するためのワード線
駆動回路２０２から構成される。

【０００５】デコード回路２０１は、ゲートにローアド
レスを受けるＮＭＯＳ Ｎ１０１〜Ｎ１０３を、出力ノ
ード２１１と回路内接地電位Ｖｓｓとの間に直列に接続
し、ローアドレスがオール“Ｈ”の時のみ、出力ノード
２１１を接地電位に導く論理部２１２と、出力ノード２
１１に接続され、出力ノード２１１の電位レベルをラッ
チするラッチ回路２１３と、ワード線選択時に出力ノー
ド２１１をプリチャージするプリチャージ回路２１４
と、ラッチ回路２１３の出力に接続されたバッファ回路
２１５とから構成されている。

【０００６】デコード回路２０１は、大規模記憶容量、
例えば６４Ｍｂｉｔ以降のＤＲＡＭでは、ワード線ＷＬ
複数本に一つ設けられる。例えばワード線ＷＬ４本に１
つ設ける等である。これは、ワード線ＷＬ１本にデコー
ド回路２０１を１つ配置することが、レイアウト設計
上、現実的でないことが主な理由である。

【０００７】同図に示すデコード回路２０１は、一度に
４つのワード線駆動回路２０２-0〜２０２-3を選択す
る。４本のワード線ＷＬ１〜ＷＬ４のうち、１本のみを
選択するためには、選択された駆動回路２０２-0〜２０
２-3のうち、１つを選択して活性状態としなければなら
ない。このように１つの駆動回路２０２を選択するため
の信号として、ワード線駆動信号ＷＤＲＶ０〜ＷＤＲＶ
３が設定され、それぞれ駆動回路２０２-0〜２０２-3に
供給される。駆動信号ＷＤＲＶ０〜ＷＤＲＶ３は、図示
せぬ２組のローアドレスを用いて“Ｈ”、残りの３本が
“Ｌ”となるように設定される。駆動信号ＷＤＲＶの
“Ｈ”レベルは昇圧電位Ｖｐｐである。駆動信号ＷＤＲ
Ｖは、駆動回路２０２-0〜２０２-3各々に設けられたＰ
ＭＯＳ Ｐ１１１のソースに供給される。ＰＭＯＳ Ｐ
１１１のゲートには、デコード回路２０１の出力（この
明細書では以下ロー選択信号ＲＳＳと称する）が供給さ
れ、ロー選択信号ＲＳＳが“Ｌ”、駆動信号ＷＤＲＶが
“Ｈ”の時、駆動回路２０２はＰＭＯＳ２３１を介して
ワード線ＷＬを昇圧電位Ｖｐｐに充電するようになって
いる。ロー選択信号ＲＳＳが“Ｈ”の時は、駆動信号Ｗ
ＤＲＶの“Ｈ”、“Ｌ”に関わらず、ワード線ＷＬはＮ
ＭＯＳ Ｎ１１１を介して接地される。

【０００８】なお、ロー選択信号ＲＳＳが“Ｌ”、駆動
信号ＷＤＲＶが“Ｌ”の時には、ＮＭＯＳ Ｎ１１はオ
フしているので、ワード線ＷＬの電位が不定となる。こ
のため、ワード線ＷＬには、駆動信号ＷＤＲＶと相補な
駆動信号 /ＷＤＲＶをゲートに受けるＮＭＯＳ Ｎ１１
２からなるノイズキラー回路２０３（２０３-0〜２０３
-3）が設けられている。ロー選択信号ＲＳＳが“Ｌ”、
駆動信号ＷＤＲＶが“Ｌ”の時には、ワード線ＷＬはＮ
ＭＯＳ Ｎ１１２を介して接地される。これにより、選
択されていないワード線ＷＬは全て接地電位となる。

【０００９】しかしながら、上記のような構成のローデ
コーダ１００では、駆動信号ＷＤＲＶが昇圧電位Ｖｐｐ
まで上昇するために、デコード回路２０１の電源は昇圧
電位Ｖｐｐにする必要がある。即ち、デコード回路２０
１が出力するロー選択信号ＲＳＳの“Ｈ”レベルを昇圧
電位Ｖｐｐにしないと、ＰＭＯＳ Ｐ１１１をカットオ
フさせることができないためである。

【００１０】このため、デコード回路２０１を構成する
ＮＭＯＳ、ＰＭＯＳに印加される電界、およびワード線
駆動回路２０２を構成するＮＭＯＳ、ＰＭＯＳに印加さ
れる電界が大きくなり、これらの微細化が難しくなる。

【００１１】

【発明が解決しようとする課題】上記のように従来のワ
ード線ＷＬを昇圧駆動するローデコーダ１００では、そ
の電源がワード線昇圧電位Ｖｐｐであるため、ローデコ
ーダ１００を構成するデコード回路２０１、ワード線駆
動回路２０２を構成するトランジスタに印加される電界
が大きく、トランジスタの微細化が難しくなっている。
このため、ローデコーダ１００の面積の縮小や、面積増
加の抑制などが阻害される、という事情があった。

【００１２】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ワード線を昇圧
駆動しながらも、その面積の縮小や、その面積増加の抑
制を可能にするデコーダを有した半導体集積回路装置を
提供することにある。

【００１３】また、他の目的は、セグメントワード線方
式が用いられたメモリセルアレイを有した半導体集積回
路装置において、そのメモリセルアレイの面積の縮小
や、その面積増加の抑制を可能にする半導体集積回路装
置を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体集積回路装置は、複数のワード
線、複数のビット線、および前記ワード線と前記ビット
線との電気的交点に規則的に配置されたメモリセルを有
するメモリセルアレイと、複数のアドレス信号をデコー
ドし、第１電位を“Ｌ”レベル、前記第１電位より高い
第２電位を“Ｈ”レベルとした第１信号と、前記第１電
位を“Ｈ”レベル、前記第１電位より低い第３電位を
“Ｌ”レベルとする、前記第１信号と同位相の第２信号
とからなる前記ワード線を選択する選択信号対を出力す
るデコード回路と、前記第１信号のレベルにしたがって
前記ワード線を前記第２電位に充電する充電手段、前記
第２信号のレベルにしたがって前記ワード線を前記第３
電位に放電する放電手段、および前記ワード線が放電状
態の時、前記ワード線と前記充電手段との電気的接点を
前記第１電位に規定し、前記ワード線が充電状態の時、
前記ワード線と前記放電手段との電気的接点を前記第１
電位に規定する電位規定手段を含むワード線駆動回路と
を具備することを特徴としている。

【００１５】また、前記デコード回路は、少なくとも前
記ワード線の選択前、第１出力ノードを前記第２電位に
予備充電する予備充電手段と、前記複数のローアドレス
の論理にしたがって第２出力ノードを前記第３電位に放
電する論理部とを具備し、前記第１出力ノードの電位レ
ベルが予備充電レベルの時、前記第２出力ノードと前記
論理部との電気的接点を前記第１電位に規定し、前記第
２出力ノードの電位レベルが放電レベルの時、前記第１
出力ノードと前記予備充電手段との電気的接点を前記第
１電位に規定する第２の電位規定手段をさら具備するこ
とを特徴としている。

【００１６】また、前記デコード回路は、前記第１出力
ノードの電位レベルにしたがって前記第１信号の電位レ
ベルを前記第２電位か前記第１電位かのいずれかとす
る、第１電位と第２電位との電位差で駆動される第１の
バッファ部と、前記第２出力ノードの電位レベルにした
がって前記第２信号の電位レベルを前記第２電位か前記
第３電位かのいずれかとする、第２電位と第３電位との
電位差で駆動される第２のバッファ部とを具備すること
を特徴としている。

【００１７】また、前記ワード線駆動回路を複数有し、
これらのワード線駆動回路を、ワード線駆動信号により
選択的に駆動させるようにしたことを特徴としている。
また、前記ワード線駆動回路は、前記メモリセルアレイ
の第１の辺と、この第１の辺に対向する第２の辺とに沿
って分散されて配置されていることを特徴としている。

【００１８】また、前記ワード線駆動回路の前記充電手
段は、前記メモリセルアレイの第１の辺に沿って配置さ
れ、前記放電手段は、前記第１の辺に対向する第２の辺
に沿って配置されていることを特徴としている。

【００１９】また、前記メモリセルアレイは複数のセグ
メントを含み、前記ワード線駆動回路は、前記複数のセ
グメント毎に配置され、前記デコーダ回路が出力する前
記選択信号対を伝搬する信号線対が、前記メモリセルア
レイの上方に配置されていることを特徴としている。

【００２０】また、前記ワード線駆動回路は、前記セグ
メントの第１の辺と、この第１の辺に対向する第２の辺
とに沿って分散されて配置されていることを特徴として
いる。

【００２１】また、前記ワード線駆動回路の前記充電手
段は、前記セグメントの第１の辺に沿って配置され、前
記放電手段は、前記第１の辺に対向する第２の辺に沿っ
て配置され、前記セグメントどうしで挟まれた領域に、
前記充電手段および前記放電手段が交互に配置されてい
ることを特徴としている。

【００２２】また、前記第１電位と前記第２電位との電
位差と、前記第２電位と前記第３電位との電位差は互い
に等しいことを特徴としている。上記のような構成によ
れば、デコード回路が、第１電位を“Ｌ”レベル、第１
電位より高い第２電位を“Ｈ”レベルとした第１信号
と、第１電位を“Ｈ”レベル、第１電位より低い第３電
位を“Ｌ”レベルとする、第１信号と同位相の第２信号
とを出力し、ワード線駆動回路の充電手段が第１信号に
よって、その放電手段が第２信号によって制御される。
また、ワード線駆動回路は、ワード線が放電状態の時、
充電手段とワード線との電気的接点の電位を第１電位、
およびワード線が充電状態の時、放電手段とワード線と
の電気的接点の電位を第１電位に規定する電位規定手段
を有している。このため、充電手段、および放電手段の
構成する回路素子に与えられる信号の電圧、およびその
端子に印加される電位をそれぞれ小さくでき、これらの
回路素子の微細化を推進できる。よって、ワード線を昇
圧駆動しながらも、デコード回路およびワード線駆動回
路の面積の縮小や、その面積増加の抑制が可能になる。

【００２３】また、上記他の目的を達成するために、こ
の発明の半導体集積回路装置の第１の態様では、複数の
ワード線、複数のビット線、および前記ワード線と前記
ビット線との電気的交点に配置されたメモリセルを有す
る、少なくとも２つの第１、第２のセグメントを有する
メモリセルアレイと、複数のアドレス信号をデコード
し、前記ワード線を選択する選択信号を出力するデコー
ド回路と、前記選択信号にしたがって前記ワード線を充
電する第１導電型のトランジスタを有する充電手段、お
よび前記選択信号にしたがって前記ワード線を放電する
第２導電型のトランジスタを有する放電手段を含むワー
ド線駆動回路とを具備し、前記第１、第２のセグメント
により挟まれた領域に、前記第１導電型のトランジスタ
および前記第２導電型のトランジスタの一方を配置し、
他方を、前記第１、第２のセグメントを挟んで相対する
領域に配置したことを特徴としている。

【００２４】上記のような構成によれば、第１、第２の
セグメントにより挟まれた領域に、第１導電型、あるい
は第２導電型のトランジスタの一方を配置するので、上
記領域にＮ型ウェル、Ｐ型ウェルの双方を形成せずに済
む。よって、セグメントワード線方式のメモリセルアレ
イにおいて、例えばセグメント間の領域の面積を縮小で
き、メモリセルアレイ全体の面積の縮小や、あるいは記
憶容量の大規模化に伴うメモリセルアレイ全体の面積増
加を抑制できる。

【００２５】また、上記他の目的を達成するために、こ
の発明の半導体集積回路装置の第２の態様では、第１の
ワード線駆動信号により制御される複数の第１のワード
線、複数のビット線、および前記第１のワード線と前記
ビットとの電気的交点に配置されたメモリセルを含む第
１、第２のセグメントと、第２のワード線駆動信号によ
り制御される複数の第２のワード線、複数のビット線、
および前記第２のワード線と前記ビットとの電気的交点
に配置されたメモリセルを含む第３、第４のセグメント
とを、少なくとも有するメモリセルアレイと、複数のア
ドレス信号をデコードし、前記第１、第２のワード線を
選択する選択信号を出力するデコード回路と、前記選択
信号と前記第１のワード線駆動信号とにしたがって選択
された前記第１のワード線を充電する第１の充電手段
と、前記選択信号と前記第２のワード線駆動信号とにし
たがって選択された前記第２のワード線を充電する第２
の充電手段と、前記第１のワード線駆動信号が前記第１
のワード線のいずれかを選択した時、他の第１のワード
線を放電させる第１の放電手段と、前記第２のワード線
駆動信号が前記第２のワード線のいずれかを選択した
時、他の第２のワード線を放電させる第２の放電手段
と、前記選択信号が選択状態である時、前記第１のワー
ド線と前記第２のワード線とを分断し、前記選択信号が
非選択状態である時、前記第１のワード線と前記第２の
ワード線とを接続し、前記第１、第２のワード線を、前
記第１、第２の放電手段のいずれかにより放電させるた
めのスイッチ手段とを具備することを特徴としている。

【００２６】上記のような構成によれば、選択信号が非
選択状態である時、スイッチ手段により第１のワード線
と第２のワード線とを接続して、第１、第２の放電手段
のいずれかによって第１、第２のワード線を放電させ
る。このため、第１、第２のワード線にそれぞれ、選択
信号が非選択状態である時に放電させる放電手段を設け
る場合に比べて、回路素子数を削減することができる。
よって、第１の態様と同様に、セグメントワード線方式
のメモリセルアレイにおいて、例えばセグメント間の領
域に形成される回路素子数を削減でき、セグメント間の
領域の面積の縮小できる。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施形態に係るダイナミック型ＲＡＭのブロック図で
ある。

【００２８】図１に示すように、半導体チップには、ワ
ード線ＷＬ（ＷＬ０〜ＷＬ３）と、これらワード線ＷＬ
に交差する方向に形成されたビット線ＢＬ（ＢＬ０、 /
ＢＬ０）と、これらの交点それぞれに配置され、プレー
ト電極に電位Ｖｐｌを受けるキャパシタＣ、およびこの
キャパシタＣのストレージ電極にソースを接続し、ドレ
インをビット線ＢＬに接続し、ゲートをワード線に接続
するＮＭＯＳ Ｔを含むダイナミック型メモリセルＭと
により構成されたメモリセルアレイ１０１が形成されて
いる。この第１の実施形態では、ローデコーダ１００
は、メモリセルアレイ１０１の第１辺SIDE１に沿って配
置されている。

【００２９】同図に示すように、ローデコーダ１００
は、ローアドレスをデコードするデコード回路１、デコ
ード回路１より出力されたロー選択信号ＲＳＳ（ＲＳＳ
ｐ、ＲＳＳｎ）とワード線駆動信号ＷＤＲＶ（ＷＤＲＶ
０〜ＷＤＲＶ３）とにしたがって、ワード線ＷＬを駆動
するワード線駆動回路２（２−０〜２−３）、反転駆動
信号 /ＷＤＲＶ（ /ＷＤＲＶ０〜 /ＷＤＲＶ３）にした
がって、ワード線ＷＬを放電し、例えば接地電位とする
ノイズキラー回路３（３−０〜３−３）とから構成され
る。

【００３０】この発明では、デコード回路１が出力する
ロー選択信号ＲＳＳが、第１ロー選択信号ＲＳＳｐ、第
２ロー選択信号ＲＳＳｎとの対からなる。第１ロー選択
信号ＲＳＳｐは、電源電位Ｖｃｃを“Ｌ”レベル、昇圧
電位Ｖｐｐを“Ｈ”レベルとする。また、第２ロー選択
信号ＲＳＳｎは、電源電位Ｖｃｃを“Ｈ”レベル、回路
内接地電位Ｖｓｓを“Ｌ”レベルとする。第１ロー選択
信号ＲＳＳｐと第２ロー選択信号ＲＳＳｎとは互いに同
相の信号であり、ともにワード線駆動回路２に供給され
る。

【００３１】図２（Ａ）は図１に示すデコード回路１の
回路図、図２（Ｂ）は図１に示すワード線駆動回路２の
回路図、図２（Ｃ）は図１に示すノイズキラー回路３の
回路図である。

【００３２】図２（Ａ）に示すように、デコード回路１
は、ワード線選択時に出力ノード１１（１１ａ、１１
ｂ）をプリチャージするプリチャージ回路１２と、ロー
アドレスの論理にしたがって、出力ノード１１（１１
ａ、１１ｂ）を“Ｌ”レベルとするか否かを制御する論
理部１３とを有している。

【００３３】プリチャージ回路１２は、ゲートにプリチ
ャージ信号ＰＲＣＨが入力されるＰＭＯＳ Ｐ１からな
る。プリチャージ信号ＰＲＣＨは、昇圧電位Ｖｐｐを
“Ｈ”レベルとし、回路内接地電位Ｖｓｓ（または電源
電圧Ｖｃｃ）を“Ｌ”レベルとする。プリチャージ回路
１２は、プリチャージ信号ＰＲＣＨが“Ｌ”の間、出力
ノード１１を“Ｈ”とする。

【００３４】論理部１３は、互いに直列に接続されたＮ
ＭＯＳ Ｎ１、Ｎ２、Ｎ３からなり、それぞれのゲート
にローアドレスが入力される。ローアドレスは、電源電
位Ｖｃｃを“Ｈ”レベル、回路内接地電位Ｖｓｓを
“Ｌ”レベルとする。論理部１３は、ローアドレスがオ
ール“Ｈ”の時のみ、出力ノード１１を“Ｌ”レベルと
する。

【００３５】第１実施形態では、出力ノード１１が、出
力電位規定回路１４を介し、第１ロー選択信号用の第１
出力ノード１１ａと、第２ロー選択信号用の第２出力ノ
ード１１ｂとに分けられている。

【００３６】出力電位規定回路１４は、第１出力ノード
１１ａにソースを接続したＰＭＯＳＰ２、このＰＭＯＳ
Ｐ２のドレインにドレインを接続し、ソースを第２出
力ノード１１ｂに接続したＮＭＯＳ Ｎ４とにより構成
されている。ＰＭＯＳ Ｐ２、ＮＭＯＳ Ｎ４のゲート
はそれぞれ、電源電位Ｖｃｃに接続されている。これら
ＰＭＯＳ Ｐ２、ＮＭＯＳ Ｎ４はそれぞれ、しきい値
電圧がほぼ０Ｖの低しきい値電圧トランジスタである。
出力電位規定回路１４は、プリチャージ回路１２が、第
１出力ノード１１ａを昇圧電位Ｖｐｐに充電した時、第
２出力ノード１１ｂの電位を電源電位Ｖｃｃに規定す
る。一方、論理部１３が、第２出力ノード１１ｂを接地
電位Ｖｓｓに放電させた時、第１出力ノード１１ａの電
位を電源電位Ｖｃｃに規定する。

【００３７】第１出力ノード１１ａには、このノード１
１ａの電位をラッチする第１ラッチ回路１５ａが接続さ
れている。第１ラッチ回路１５ａは、ノード１１ａに入
力を接続したＣＭＯＳ型のインバータ１６ａ、およびこ
のインバータ１６ａの出力をゲートに受け、ソースを昇
圧電位Ｖｐｐに接続し、ドレインをノード１１ａに接続
したＰＭＯＳ Ｐ３ａを含む、クロスカップル型のラッ
チ回路である。インバータ１６ａは、ソースを昇圧電位
Ｖｐｐに接続したＰＭＯＳ Ｐ４ａ、このＰＭＯＳ Ｐ
４ａのドレインにドレインを接続し、ソースを電源電位
Ｖｃｃに接続したＮＭＯＳ Ｎ５ａからなる。これによ
り、第１ラッチ回路１５ａの出力ノード１７ａの電位
は、ノード１１ａが昇圧電位Ｖｐｐの時に電源電位Ｖｃ
ｃ、電源電位Ｖｃｃの時に昇圧電位Ｖｐｐとなる。

【００３８】同様に、第２出力ノード１１ｂには、この
ノード１１ｂの電位をラッチする第２ラッチ回路１５ｂ
が接続されている。第２ラッチ回路１５ｂは、ノード１
１ｂに入力を接続したＣＭＯＳ型のインバータ１６ｂ、
およびこのインバータ１６ｂの出力をゲートに受け、ソ
ースを電源電位Ｖｃｃに接続し、ドレインをノード１１
ｂに接続したＰＭＯＳ Ｐ３ｂを含む、クロスカップル
型のラッチ回路である。インバータ１６ｂは、ソースを
電源電位Ｖｃｃに接続したＰＭＯＳ Ｐ４ｂ、このＰＭ
ＯＳ Ｐ４ｂのドレインにドレインを接続し、ソースを
接地電位Ｖｓｓに接続したＮＭＯＳ Ｎ５ｂからなる。
これにより、第２ラッチ回路１５ｂの出力ノード１７ｂ
の電位は、ノード１１ｂが電源電位Ｖｃｃの時に接地電
位Ｖｓｓ、接地電位Ｖｓｓの時に電源電位Ｖｃｃとな
る。

【００３９】ノード１７ａの電位は、例えばＣＭＯＳ型
インバータを含むバッファ回路１８ａを介して、第１ロ
ー選択信号ＲＳＳｐとして出力される。バッファ回路１
８ａは、ソースを昇圧電位Ｖｐｐに接続したＰＭＯＳ
Ｐ５ａ、ＰＭＯＳ Ｐ５ａのドレインにドレインを接続
し、ソースを電源電位Ｖｃｃに接続したＮＭＯＳ Ｎ６
ａとを含む。これにより、第１ロー選択信号ＲＳＳｐ
は、電源電位Ｖｃｃを“Ｌ”レベル、昇圧電位Ｖｐｐを
“Ｈ”レベルとしたものとなる。

【００４０】同様に、ノード１７ｂの電位は、例えばＣ
ＭＯＳ型インバータを含むバッファ回路１８ｂを介し
て、第２ロー選択信号ＲＳＳｎとして出力される。バッ
ファ回路１８ｂは、ソースを電源電位Ｖｃｃに接続した
ＰＭＯＳ Ｐ５ｂ、ＰＭＯＳＰ５ｂのドレインにドレイ
ンを接続し、ソースを接地電位Ｖｓｓに接続したＮＭＯ
Ｓ Ｎ６ｂとを含む。これにより、第２ロー選択信号Ｒ
ＳＳｎは、接地電位Ｖｓｓを“Ｌ”レベル、電源電位Ｖ
ｃｃを“Ｈ”レベルとしたものとなる。

【００４１】図２（ｂ）に示すように、駆動回路２−０
〜２−３は各々、ソースに駆動信号ＷＤＲＶを受け、ゲ
ートに第１ロー選択信号ＲＳＳｐを受けるＰＭＯＳ Ｐ
１１、ソースを接地電位Ｖｓｓに接続し、ゲートに第２
ロー選択信号ＲＳＳｎを受けるＮＭＯＳ Ｎ１１を有し
ている。ＰＭＯＳ Ｐ１１のドレインは、ＮＭＯＳＮ１
１のドレインに電位規定回路２１を介して互いに接続さ
れている。

【００４２】電位規定回路２１は、ソースをＰＭＯＳ
Ｐ１１のドレインに接続したＰＭＯＳ Ｐ１２、ソース
をＮＭＯＳ Ｎ１１のドレインに接続したＮＭＯＳ Ｎ
１２とを有し、互いのドレインどうしを互いに接続し、
この接続点を、ワード線ＷＬとの接続ノードＮＷとして
いる。ＰＭＯＳ Ｐ１２、ＮＭＯＳ Ｎ１２それぞれの
ゲートには、電源電位Ｖｃｃが供給される。また、しき
い値電圧はそれぞれほぼ０Ｖである。電位規定回路２１
は、ＰＭＯＳ Ｐ１１が、ＰＭＯＳ Ｐ１２を介して接
続ノードＮＷを昇圧電位Ｖｐｐに充電した時、ＮＭＯＳ
Ｎ１１のドレインの電位を電源電位Ｖｃｃに規定す
る。一方、ＮＭＯＳ Ｎ１１が、ＮＭＯＳＮ１２を介し
て接続ノードＮＷを接地電位Ｖｓｓに放電させた時、Ｐ
ＭＯＳＰ１１のドレインの電位を電源電位Ｖｃｃに規定
する。

【００４３】図２（ｃ）に示すように、ノイズキラー回
路３−０〜３−３は各々、ソースを接地電位Ｖｓｓに接
続し、ゲートに反転駆動信号 /ＷＤＲＶを受けるＮＭＯ
ＳＮ２１を有している。ＮＭＯＳ Ｎ２１のドレイン
は、電位規定回路３１を介して、接続ノードＮＷに接続
される。

【００４４】電位規定回路３１は、ソースをＮＭＯＳ
Ｎ２１のドレインに接続し、ドレインを接続ノードＮＷ
に接続し、ゲートに電源電位Ｖｃｃが供給されるＮＭＯ
ＳＮ２２を有する。そのしきい値電圧はほぼ０Ｖであ
る。ＮＭＯＳ Ｎ２２は、接続ノードＮＷの電位が昇圧
電位Ｖｐｐの時、ＮＭＯＳ Ｎ２１のドレインの電位を
電源電位Ｖｃｃに規定する。

【００４５】上記第１の実施形態では、ワード線ＷＬを
昇圧駆動するローデコーダ１００において、デコード回
路１、ワード線駆動回路２、ノイズキラー回路３それぞ
れに、電位規定回路１４、２１、３１を有している。こ
のため、ローデコーダ１００を構成するＮＭＯＳ、ＰＭ
ＯＳのドレインに印加される電位をそれぞれ小さくでき
る。

【００４６】さらに駆動回路２のＰＭＯＳ Ｐ１１のゲ
ートには、昇圧電位Ｖｐｐを“Ｈ”レベルとし、電源電
位Ｖｃｃを“Ｌ”レベルとする第１ロー選択信号ＲＳＳ
ｐを供給し、この信号と同位相で、電源電位Ｖｃｃを
“Ｈ”レベルとし、接地電位Ｖｓｓを“Ｌ”レベルとす
る第２ロー選択信号ＲＳＳｎをＮＭＯＳ Ｎ１１のゲー
トに供給するようにしている。このため、ゲートとソー
スとの間、およびゲートとドレインとの間などに印加さ
れる電界も同時に緩和できる。

【００４７】これらの構成により、ＮＭＯＳ、ＰＭＯＳ
それぞれの素子の微細化を推進できる回路構成が得ら
れ、これらのＮＭＯＳ、ＰＭＯＳがそれぞれ微細化され
ても、ワード線ＷＬを、電源電位Ｖｃｃよりも高い昇圧
電位Ｖｐｐで駆動できるローデコーダ１００を実現でき
る。

【００４８】また、ＤＲＡＭでは、高集積化に伴う信頼
性の確保、および消費電力の低減の観点から、電源電位
Ｖｃｃが低下する傾向にある。一方で、ワード線を駆動
するために用いられる昇圧電位Ｖｐｐなどは、メモリセ
ルトランジスタのしきい値電圧などの影響を受けるため
に、電源電位Ｖｃｃのように、簡単に低下させることは
できない。その結果として、ＤＲＡＭの世代が、２５６
Ｍビット、１Ｇビット、４Ｇビット、…、と進み、電源
電位Ｖｃｃが小さくなるにつれて、昇圧電位Ｖｐｐと電
源電位Ｖｃｃとの比が大きくなっていく。例えば電源電
位Ｖｃｃが、１．５Ｖまで低下した場合、最悪条件での
動作を保証することを考えれば、昇圧電位Ｖｐｐは、
３．０Ｖ付近と予想される。

【００４９】このような状況では、デコード回路１な
ど、昇圧電位Ｖｐｐを用いるＶｐｐ系回路を構成するＶ
ｐｐ系トランジスタの回路設計や製造プロセス設計を、
電源電位Ｖｃｃを用いるＶｃｃ系回路を構成するＶｃｃ
系トランジスタの２倍の電圧で、かつ１つのチップに最
適に搭載されることを想定して行なわなければならな
い。この場合、Ｖｐｐ系回路（あるいはＶｐｐ系トラン
ジスタ）、Ｖｃｃ系回路（あるいはＶｃｃ系トランジス
タ）のどちらかのパフォーマンスを下げる必要が生ずる
可能性がある。どちらかの回路、あるいはトランジスタ
のパフォーマンスを下げた場合には、ＤＲＡＭチップ本
体のパフォーマンスが低下してしまう。

【００５０】この発明では、このような状況において、
特に有効である。例えば図２（Ａ）に示すラッチ回路１
５ａ、バッファ回路１８ａでは、動作電圧がＶｐｐ−Ｖ
ｃｃである。また、ラッチ回路１５ｂ、バッファ回路１
８ｂでは、動作電圧がＶｃｃ−Ｖｓｓである。

【００５１】即ち、Ｖｐｐ系回路を構成するトランジス
タへの印加電圧を、例えば図示せぬメモリ制御回路、あ
るいは図示せぬロジック系回路等のＶｃｃ系回路を構成
するトランジスタへの印加電圧に近づけることができ
る。このため、例えばＶｐｐ系回路を構成するトランジ
スタを、Ｖｃｃ系回路を構成するトランジスタとほぼ同
様に設計できる。よって、この発明では、どちらかのト
ランジスタのパフォーマンスを下げる必要が生ずる可能
性はより小さくなり、ＤＲＡＭチップ本体のパフォーマ
ンスを、止むを得ず低下させてしまうような事情を抑制
できる。ひいてはＤＲＡＭチップ本体のパフォーマンス
を向上できる効果を得ることができる。また、昇圧電位
Ｖｐｐが、電源電位Ｖｃｃの２倍であれば、ラッチ回路
１５ａ、バッファ回路１８ａの動作電圧と、ラッチ回路
１５ｂ、バッファ回路１８ｂの動作電圧とを互いに等し
くできる。

【００５２】この場合には、ラッチ回路１５ａ、バッフ
ァ回路１８ａのパフォーマンスと、ラッチ回路１５ｂ、
バッファ回路１８ｂのパフォーマンス、特に動作速度を
互いに等しくでき、第１ロー選択信号ＲＳＳｐと、第２
ロー選択信号ＲＳＳｂとの出力タイミングや、出力波形
の位相等を互いに揃えやすくなる。

【００５３】この観点から、ラッチ回路１５ａ、バッフ
ァ回路１８ａの動作電圧と、ラッチ回路１５ｂ、バッフ
ァ回路１８ｂの動作電圧とを互いに等しいことが好まし
く、例えば昇圧電位Ｖｐｐが電源電位Ｖｃｃの２倍でな
い場合には、ラッチ回路１５ａ、バッファ回路１８ａの
低電位側電源を電源電位Ｖｃｃから中間の電位（Ｖｐｐ
−Ｖｓｓ）／２に、ラッチ回路１５ｂ、バッファ回路１
８ｂの高電位側電源を電源電位Ｖｃｃから中間の電位
（Ｖｐｐ−Ｖｓｓ）／２にそれぞれ変えるようにしても
良い。これにより、ラッチ回路１５ａ、バッファ回路１
８ａと、ラッチ回路１５ｂ、バッファ回路１８ｂとの動
作タイミング、特に第１ロー選択信号ＲＳＳｐと、第２
ロー選択信号ＲＳＳｎの出力タイミング等を互いに一致
させ易くなる。

【００５４】また、昇圧電位Ｖｐｐが電源電位Ｖｃｃの
２倍でない場合、特に第１ロー選択信号ＲＳＳｐと、第
２ロー選択信号ＲＳＳｎの出力タイミング等を互いに一
致させるために、タイミングの調整のための遅延回路等
のタイミング調整ステージを、ラッチ回路とバッファ回
路との間に挿入するようにしても良い。あるいはバッフ
ァ回路１８ａ、１８ｂからロー選択信号ＲＳＳａ、ＲＳ
Ｓｂの出力タイミングを一致させて出力するようにして
も良い。

【００５５】なお、上記第１の実施形態において、プリ
チャージ信号ＰＲＣＨは、昇圧電位Ｖｐｐを“Ｈ”レベ
ル、電源電位Ｖｃｃを“Ｌ”としてもよく、同様に、ロ
ーアドレス、反転駆動信号 /ＷＤＲＶはそれぞれ、電源
電位Ｖｃｃを“Ｈ”レベル、接地電位Ｖｓｓを“Ｌ”レ
ベルとされても良い。

【００５６】図３は、デコード回路１の第１の変形を示
す回路図である。図３に示すように、バッファ回路１８
ａ（１８ｂ）に、ＰＭＯＳ Ｐ５ａ（Ｐ５ｂ）とＮＭＯ
Ｓ Ｎ６ａ（Ｎ６ｂ）との相互接続点にゲートを接続し
て、ソースを昇圧電位Ｖｐｐ（電源電位Ｖｃｃ）に接続
し、ドレインをノード１７ａ（１７ｂ）に接続するＰＭ
ＯＳ Ｐ６ａ（Ｐ６ｂ）を設け、バッファ回路１８ａ、
１８ｂがそれぞれ、ノード１７ａ、１７ｂの電位をラッ
チするように構成しても良い。

【００５７】この場合、同図に示すように、ノード１１
ａの電位をラッチするラッチ回路１５ａからＰＭＯＳ
Ｐ４ａを、また、ノード１１ｂの電位をラッチするラッ
チ回路１５ｂからＰＭＯＳ Ｐ４ｂをそれぞれ除去して
も良い。

【００５８】ＰＭＯＳ Ｐ４ａ、Ｐ４ｂを除去した場合
には、図２（Ａ）に示すラッチ回路１５ａ、１５ｂ、バ
ッファ回路１８ａ、１８ｂにと比べ、素子数が増えるこ
となく、バッファ回路１８ａ、１８ｂそれぞれに、ノー
ド１７ａ、１７ｂの電位をラッチする機能をさらに付加
することができる。

【００５９】図４は、デコード回路１の第２の変形を示
す回路図である。図４に示すように、デコード回路１の
低電位側電源を、接地電位Ｖｓｓよりも低い負電位Ｖｂ
ｂとしても良い。この場合、第２ロー選択信号ＲＳＳｎ
の“Ｌ”レベルは、負電位Ｖｂｂとなる。

【００６０】この場合、同図に示すように、ラッチ回路
１５ｂにおいて、ノード１１ｂの電位を受け、ノード１
７ｂの電位を固定するトランジスタを、ＮＭＯＳ Ｎ５
ｂからＰＭＯＳ Ｐ７ｂに変えても良い。

【００６１】ＰＭＯＳ Ｐ７ｂに変えた場合には、図３
に示すラッチ回路１５ｂに比べ、ノード１１ｂの“Ｌ”
レベルを負電位Ｖｂｂとしなくても良い回路となる。ま
た、ＰＭＯＳ Ｐ７ｂは、ノード１７ｂを電源電位Ｖｃ
ｃに充電する。このため、バッファ回路１８ｂにおいて
は、ノード１７ｂを負電位Ｖｂｂに放電できるように、
ＰＭＯＳ Ｐ６ｂに代えて、ＰＭＯＳ Ｐ５ｂとＮＭＯ
Ｓ Ｎ６ｂとの相互接続点にゲートを接続して、ソース
を負電位Ｖｂｂに接続し、ドレインをノード１７ｂに接
続するＮＭＯＳ Ｎ８ｂを設けるのが好ましい。

【００６２】また、電源電位Ｖｃｃと負電位Ｖｂｂとの
電位差は、電源電位Ｖｃｃと接地電位Ｖｓｓとの電位差
よりも大きい。この電位差Ｖｃｃ−Ｖｂｂが、トランジ
スタの耐圧等に影響を及ぼす可能性がある場合には、ラ
ッチ回路１５ｂ、バッファ回路１８ｂの高電位電源を、
電源電位Ｖｃｃより低い電位に変更されても良い。

【００６３】また、昇圧電位Ｖｐｐが、電源電位Ｖｃｃ
の２倍以上となった場合、ラッチ回路１５ｂ、バッファ
回路１８ｂそれぞれの動作電圧を、ラッチ回路１５ａ、
バッファ回路１８ａそれぞれの動作電圧に近づけるため
に、負電位Ｖｂｂを用いるようにしても良い。

【００６４】図２（Ａ）、図３、および図４それぞれに
示したデコード回路１、図２（Ｂ）に示したワード線駆
動回路２、図２（Ｂ）に示したノイズキラー回路３は、
以降説明される第２の実施形態以後の実施形態にもそれ
ぞれ、第１の実施形態と同様に使用される。

【００６５】図５は、この発明の第２の実施形態に係る
ダイナミック型ＲＡＭのブロック図である。図５に示す
ように、この第２の実施形態は、ローデコーダ１００
を、メモリセルアレイ１０１の第１辺SIDE１に沿った領
域と、この第１辺SIDE１に相対する第２辺SIDE２に沿っ
た領域とにそれぞれ、分散させて配置したことが、第１
の実施形態と異なる。第１辺SIDE１に沿った領域に配置
されているローデコーダ１００Ｌと、第２辺SIDE２に沿
った領域に配置されているローデコーダ１００Ｒとは、
互いに同様な回路である。この第２の実施形態では、ワ
ード線駆動信号ＷＤＲＶを、第１駆動信号ＷＤＲＶＡ
（ＷＤＲＶ０Ａ〜ＷＤＲＶ３Ａ）と、第２駆動信号ＷＤ
ＲＶＢ（ＷＤＲＶ０Ｂ〜ＷＤＲＶ３Ｂ）との２つとし、
それぞれローデコーダ１００Ｌおよびローデコーダ１０
０Ｒに供給する。駆動信号ＷＤＲＶＡが駆動回路２を選
択する時には、駆動信号ＷＤＲＶＢは非活性状態とな
り、駆動回路２を選択しない。反対に、駆動信号ＷＤＲ
ＶＢが駆動回路２を選択する時には、駆動信号ＷＤＲＶ
Ａは非活性状態となり、駆動回路２を選択しない。これ
により、メモリセルアレイ１０１では、１つのワード線
ＷＬが選択される。

【００６６】上記第２の実施形態では、第１の実施形態
と同様に、ローデコーダ１００Ｌ、１００Ｒを構成する
ＮＭＯＳ、ＰＭＯＳを微細化しても、ワード線ＷＬを、
昇圧電位Ｖｐｐで駆動できる効果が得られる。

【００６７】さらに、ローデコーダ１００を、メモリセ
ルアレイ１０１の両端に分散させて配置する。これによ
り、ローデコーダ１００を、メモリセルアレイ１０１の
片側に配置する構成に比べ、ワード線ＷＬの配置ピッチ
をより密にでき、メモリセルＭの集積度を向上できる、
利点を得ることができる。

【００６８】ところで、近年、メモリセルＭの微細化に
伴って、ポリシリコン、あるいはポリサイド等からなる
ワード線ＷＬも微細になってきている。微細なワード線
は抵抗値が高く、また、その長さも長くなり、容量が大
きく、高速に充電／放電することが難しくなってきてい
る。そこで、図１や図５に示したＤＲＡＭでは、微細な
ワード線ＷＬの抵抗値を下げるために、アルミニウム等
のより低抵抗な金属からなるバイパスワード線をシャン
ト接続している。しかし、アルミニウムなどの金属は、
シリコン、あるいはシリサイド系の材料よりも抵抗値を
低くできる反面、微細加工が難しく、微細化が進むにつ
れ、ワード線１本に１本ずつバイパスワード線をシャン
ト接続することが難しくなってきた。

【００６９】そこで、図６に示すセグメントワード線方
式と呼ばれる構成が注目されてきている。図６に示すよ
うに、セグメントワード線方式では、メモリセルアレイ
１０１を、例えば４個、８個、１６個などの複数のセグ
メント１０２に分割する。そして、シリコン、あるいは
シリサイド系の材料から成るローカルワード線ＬＷＬ
を、各セグメント、あるいは隣接するセグメントに分散
させて設ける。ローカルワード線ＬＷＬは、セグメント
１０２の端部に沿った、あるいはセグメント１０２間の
領域１０３に分散配置されたワード線駆動回路２０２に
よって駆動される。メモリセルアレイ１０１の上方に
は、アルミニウムなどの低抵抗な金属により構成される
グローバルワード線ＧＷＬが形成されている。グローバ
ルワード線ＧＷＬは、複数のセグメント１０２の上方に
形成され、分散配置されたワード線駆動回路２それぞれ
に接続される。グローバルワード線ＧＷＬに伝搬される
信号は、デコード回路２０１が出力するロー選択信号Ｒ
ＳＳである。デコード回路２０１は、メモリセルアレイ
１０１の第１辺SIDE１に沿った領域に配置される。

【００７０】このようなセグメントワード線方式では、
シリコン、あるいはシリサイド系材料から成るワード線
を、ローカルワード線ＬＷＬに分割し、分割されたロー
カルワード線ＬＷＬをワード線駆動回路２により駆動す
る。このため、ワード線駆動回路２が駆動するワード線
の容量は小さく、よって充電／放電が高速化される。さ
らに、アルミニウムなどの低抵抗な金属から成るワード
線は、例えばカラム方向に隣接するローカルワード線４
本、あるいは８本などで共通である。このため、カラム
方向に並ぶグローバルワード線ＧＷＬの数は、ローカル
ワード線ＬＷＬの数よりも少なくなり、グローバルワー
ド線ＧＷＬの配置ピッチを、ローカルワード線ＬＷＬの
配置ピッチよりも緩くでき、加工が容易となる。

【００７１】この発明は、以下説明するように、このよ
うなセグメントワード線方式にも使うことができる。図
７はこの発明の第３の実施形態に係るセグメントワード
線方式のＤＲＡＭを示すブロック図である。

【００７２】図７に示すように、シリコン、あるいはシ
リサイド系の材料から成るローカルワード線ＬＷＬ（Ｌ
ＷＬ０〜ＬＷＬ７）は、各セグメント、あるいは同図に
示すように互いに隣接するセグメントに分散されて設け
られている。

【００７３】ローカルワード線ＬＷＬは、ワード線駆動
回路２（２−０〜２−３）によって駆動される。駆動回
路２は、セグメント１０２間の領域１０３、およびセグ
メント１０２の端部に沿った領域１０３’に分散配置さ
れている。メモリセルアレイ１０１の上方には、アルミ
ニウムなどの低抵抗な金属により構成されるグローバル
ワード線ＧＷＬが形成されている。第３の実施形態で
は、グローバルワード線ＧＷＬが、第１ロー選択信号Ｒ
ＳＳｐを伝搬させる第１グローバルワード線ＧＷＬｐ
（ＧＷＬ０ｐ）と、第２ロー選択信号ＲＳＳｎを伝搬さ
せる第２グローバルワード線ＧＷＬｎ（ＧＷＬ０ｎ）と
が設けられている。これらのグローバルワード線ＧＷＬ
ｐ、ＧＷＬｐは、複数のセグメント１０２の上方に形成
され、領域１０３、１０３’にそれぞれ分散配置された
ワード線駆動回路２それぞれに接続される。第１グロー
バルワード線ＧＷＬｐに伝搬される第１ロー選択信号Ｒ
ＳＳｐは、例えば図２（Ａ）、図３、図４に示されたデ
コード回路１のバッファ回路１８ａから出力される。同
様に、第２グローバルワード線ＧＷＬｐに伝搬される信
号は第２ロー選択信号ＲＳＳｎは、バッファ回路１８ｂ
から出力される。

【００７４】デコード回路１は、図８（Ａ）に示すよう
に、メモリセルアレイ１０１の第１辺SIDE１に沿って配
置される。あるいは図８（Ｂ）に示すように、デコード
回路１のうち、ローアドレスの論理にしたがって第１ロ
ー選択信号ＲＳＳｐを発生させる部分１ｐを、メモリセ
ルアレイ１０１の第１辺SIDE１に沿って配置し、第２ロ
ー選択信号ＲＳＳｎを発生させる部分１ｎを、第１辺SI
DE１に相対する第２辺SIDE２に沿って配置するようにし
ても良い。部分１ｐの回路図を図９（Ａ）に、部分１ｎ
の回路図を図９（Ｂ）にそれぞれ示す。

【００７５】図８（Ｂ）に示すように、デコード回路１
を、第１ロー選択信号ＲＳＳｐを発生ささせる部分１ｐ
と、第２ロー選択信号ＲＳＳｎを発生させる部分とにそ
れぞれ分け、かつ部分１ｐと部分１ｎとを、メモリセル
アレイ１０１の両側に分散させて配置した場合には、デ
コード回路１をメモリセルアレイ１０１の片側に集中さ
せて配置する場合に比べ、例えばグローバルワード線Ｇ
ＷＬの配置ピッチをより密にでき、高集積化に有利であ
る。

【００７６】また、部分１ｎについては、図１０に示す
ように、プリチャージ信号ＰＲＣＨを受けるＰＭＯＳ
Ｐ１のソースを、昇圧電位Ｖｐｐに代えて、電源電位Ｖ
ｃｃに接続するようにしても良い。

【００７７】この場合には、出力ノード１１ｂをプリチ
ャージするために、昇圧電位Ｖｐｐを使用しなくて良
く、また、プリチャージ信号ＰＲＣＨのうち、部分１ｎ
に供給されるものについては、その“Ｈ”レベルを、電
源電位Ｖｃｃにできる。このため、昇圧電位Ｖｐｐを消
費を抑制でき、例えば昇圧電位Ｖｐｐをチップ内部に設
けたチャージポンプ回路で発生する場合には、昇圧用キ
ャパシタの縮小、またはワード線数増加に伴う昇圧用キ
ャパシタの増加の抑制などに有利である。このため、チ
ップ面積を縮小できる、または大規模記憶容量化に伴う
チップ面積増加を抑制できる、という効果を得ることが
できる。

【００７８】図１１は、第４の実施形態に係るセグメン
トワード線方式のＤＲＡＭのブロック図である。図１１
に示すように、第４の実施形態では、ワード線駆動回路
２を、ローカルワード線ＬＷＬを充電するＰ型ワード線
駆動回路２ｐ（２ｐ−０〜２ｐ−３）と、ローカルワー
ド線ＬＷＬを放電させるＮ型ワード線駆動回路２ｎ（２
ｎ−０Ｌ〜２ｎ−３Ｌ、２ｎ−０Ｒ〜２ｎ−３Ｒ）とに
それぞれ分け、領域１０３、１０３’には、Ｐ型ワード
線駆動回路２ｐ、Ｎ型ワード線駆動回路２ｎのどちらか
を集中させて配置するようにしている。

【００７９】また、ノイズキラー回路３（３−０〜３−
３）は、ＮＭＯＳで構成される。このため、Ｎ型ワード
線駆動回路２ｎは、Ｎ型ワード線駆動回路２ｎと同じ領
域に配置される。

【００８０】図１２（Ａ）は、Ｐ型ワード線駆動回路２
ｐの回路図、図１２（Ｂ）は、Ｎ型ワード線駆動回路２
ｎの回路図、図１２（Ｃ）は、ノイズキラー回路の回路
図である。

【００８１】このように、領域１０３、１０３’に、駆
動回路２ｐを形成するためのＮ型ウェルおよび駆動回路
２ｎを形成するためのＰ型ウェルの双方を形成せず、ど
ちらか一方を形成するだけで良い。このため、領域１０
３、１０３’に、図１３（Ａ）に示すように、例えばＮ
型ウェルの横方向拡散を含んだ、ＰＭＯＳとＮＭＯＳと
の素子分離間隔ｄをとらずに済み、図１３（Ｂ）に示す
ように、領域１０３、１０３’の、例えばロー方向に沿
う幅を小さくできる。よって、セグメントワード線方式
のメモリセルアレイ１０１を有したＤＲＡＭにおいて、
メモリセルアレイ１０１の面積増加を抑制できる、とい
う効果を得ることができる。

【００８２】また、図１３（Ｂ）に示すように、領域１
０３’にＮ型ワード線駆動回路２ｎと、ノイズキラー回
路３とを配置した場合には、Ｎ型ウェルの数を減らすこ
とができ、メモリセルアレイ１０１の面積増加を、さら
に抑制することができる。

【００８３】また、ワード線駆動回路２を、Ｐ型ワード
線駆動回路２ｐ、Ｎ型ワード線駆動回路２ｎに分割する
方法は、セグメントワード線方式のＤＲＡＭでなくと
も、例えば次に説明する第５の実施形態に示すように適
用することができる。

【００８４】図１４は、第５の実施形態に係るＤＲＡＭ
のブロック図である。図１４に示すように、メモリセル
アレイ１０１の第１辺SIDE１に沿って第１ローデコーダ
１００Ｌが配置され、第１辺SIDE１に相対する第２辺SI
DE２に沿って、第２ローデコーダ１００Ｒが配置されて
いる。第１ローデコーダ１００Ｌは、第１ロー選択信号
ＲＳＳｐを発生されるデコード回路部分１ｐ、およびＰ
型ワード線駆動回路２ｐを含む。また、第２ローデコー
ダ１００Ｒは、第２ロー選択信号ＲＳＳｎを発生させる
デコード回路部分１ｎ、Ｎ型ワード線駆動回路２ｎ、ノ
イズキラー回路３を含む。なお、図１４には、図５に示
す実施例に対応させて、ワード線８本分を示す。

【００８５】このように、第１ローデコーダ１００Ｌに
は、ＰＭＯＳにより構成されるＰ型ワード線駆動回路２
ｐを、また、第２ローデコーダ１００Ｒには、ＮＭＯＳ
により構成されるＮ型ワード線駆動回路２ｎ、ノイズキ
ラー回路３をそれぞれ分散させて形成する。このため、
駆動回路２ｐを形成するためのＮ型ウェルおよび駆動回
路２ｎを形成するためのＰ型ウェルの双方を、メモリセ
ルアレイ１０１の両端に形成せず、どちらか一方のみを
形成するだけで良い。このため、図１５（Ａ）に示すよ
うに、例えばＮ型ウェルの横方向拡散を含んだ、ＰＭＯ
ＳとＮＭＯＳとの素子分離間隔ｄをとらずに済み、図１
５（Ｂ）に示すように、例えばロー方向に沿う幅を小さ
くできる。よって、メモリセルアレイ１０１を有し、メ
モリセルアレイの両端にローデコーダを配置するＤＲＡ
Ｍにおいて、メモリセルアレイ１０１の面積増加を抑制
できる、という効果を得ることができる。

【００８６】図１６は、第６の実施形態に係るセグメン
トワード線方式のＤＲＡＭのブロック図である。図１６
に示すように、ローカルワード線ＬＷＬの一端に、Ｎ型
ワード線駆動回路２ｎを接続し、その他端にノイズキラ
ー回路３を接続している。

【００８７】この構成であると、駆動回路２ｎ、および
ノイズキラー回路３をそれぞれ、ローカルワード線ＬＷ
Ｌに一つずつ形成されるようになるので、例えば図１２
に示す構成に比べて、駆動回路２ｎ、ノイズキラー回路
３の数を減らすことができる。特に領域１０３のロー方
向に沿った幅をより狭くでき、セグメントワード線方式
のメモリセルアレイ１０１において、ロー方向に沿った
幅を小さくできる、という効果を得ることができる。

【００８８】さらに、ローカルワード線ＬＷＬの放電に
おいて、ノイズキラー回路３を介して放電する時と、駆
動回路２ｎを介して放電する時とで、ローカルワード線
ＬＷＬ中を流れる電流の方向を互いに逆向きにできる。
このため、ローカルワード線ＬＷＬを放電する時、常に
同一の方向に電流が流れる場合に比べて、ローカルワー
ド線ＬＷＬに発生するマイグレーションがより低減され
る効果を期待できる。マイグレーションの発生が抑制さ
れれば、高い信頼性を、長い期間にわたって維持するこ
とができる。

【００８９】また、図１１や、図１６に示したセグメン
トワード線方式のＤＲＡＭでは、ロー選択信号ＲＳＳ
ｐ、ＲＳＳｎがそれぞれ“Ｈ”、“Ｈ”の時、即ち、ロ
ー非選択状態の時、ローカルワード線ＬＷＬをＮ型ワー
ド線駆動回路２ｎを介して接地し、放電させる。また、
ロー選択信号ＲＳＳｐ、ＲＳＳｎがそれぞれ“Ｌ”、
“Ｌ”の時、即ち、ロー選択状態の時、選択されたロー
中にさらに存在するローカルワード線ＬＷＬを、ノイズ
キラー回路３を介して接地し、放電させる。

【００９０】このように、ローカルワード線ＬＷＬに
は、非選択状態の時に接地するためのＮ型ワード線駆動
回路２ｎを構成するＮＭＯＳ、ノイズキラー回路３を構
成するＮＭＯＳをそれぞれ接続する必要がある。

【００９１】第７の実施形態は、ローカルワード線ＬＷ
Ｌに接続するＮＭＯＳを数を減らし、メモリセルアレイ
１０１の面積の縮小や増加の抑制を、より強力に行うこ
とを目的とする。

【００９２】図１７は、第７の実施形態に係るセグメン
トワード線方式のＤＲＡＭのブロック図である。図１７
に示すように、ローカルワード線ＬＷＬは、領域１０３
に設けられたスイッチ回路５２（５２−０〜５２−３）
により、ローカルワード線ＬＷＬＡ（ＬＷＬ０Ａ〜ＬＷ
Ｌ３Ａ）と、ローカルワード線ＬＷＬＢ（ＬＷＬ０Ｂ〜
ＬＷＬ３Ｂ）とに分割されている。ローカルワード線Ｌ
ＷＬＡは、駆動信号ＷＤＲＶＡ（ＷＤＲＶ０Ａ〜ＷＤＲ
Ｖ３Ａ）によって制御され、ローカルワード線ＬＷＬＢ
は、駆動信号ＷＤＲＶＢ（ＷＤＲＶ０Ｂ〜ＷＤＲＶ３
Ｂ）によって制御される。スイッチ回路５２はそれぞれ
ローカルワード線ＬＷＬＡとＬＷＬＢとに直列に接続さ
れたＮＭＯＳから構成され、各ＮＭＯＳのゲートには第
２ロー選択信号ＲＳＳｎが供給される。スイッチ回路５
２の役割は、グローバルワード線ＧＷＬｐ（ＧＷＬｐ
０）、ＧＷＬｎ（ＧＷＬｎ０）がそれぞれ“Ｈ”、
“Ｈ”の時、即ち、ロー非選択状態の時にローカルワー
ド線ＬＷＬＡとＬＷＬＢとを互いに接続することにあ
る。

【００９３】ローカルワード線ＬＷＬＡには、反転駆動
信号 /ＷＤＲＶＡ（ /ＷＤＲＶ０Ａ〜 /ＷＤＲＶ３Ａ）
により制御されるノイズキラー回路３Ａ（３Ａ−０〜３
Ａ−３）が接続され、ローカルワード線ＬＷＬＢには、
反転駆動信号 /ＷＤＲＶＢ（/ＷＤＲＶ０Ｂ〜 /ＷＤＲ
Ｖ３Ｂ）により制御されるノイズキラー回路３Ｂ（３Ｂ
−０〜３Ｂ−３）が接続されている。反転駆動信号 /Ｗ
ＤＲＶＡは、 /ＷＤＲＶＢの選択機能が活性の時に、そ
の選択機能が非活性となり、反転駆動信号 /ＷＤＲＶＢ
の選択機能が非活性の時に、その選択機能が活性とな
る。例えば反転駆動信号 /ＷＤＲＶ０Ａ〜 /ＷＤＲＶ０
Ａの選択機能が活性で、かつその論理が“Ｌ”“Ｈ”
“Ｈ”“Ｈ”の時、反転駆動信号 /ＷＤＲＶＢは、例え
ばオール“Ｈ”となる。

【００９４】このようなセグメントワード線方式のＤＲ
ＡＭでは、ロー選択信号ＲＳＳｐ、ＲＳＳｎがそれぞれ
“Ｈ”、“Ｈ”の時、即ち、ロー非選択状態の時には、
ローカルワード線ＬＷＬＡとＬＷＬＢとは互いに接続さ
れ、ローカルワード線ＬＷＬＡ、ＬＷＬＢはそれぞれノ
イズキラー回路３Ａか３Ｂかの少なくともどちらかを介
して接地され、放電される。

【００９５】また、ロー選択信号ＲＳＳｐ、ＲＳＳｎが
それぞれ“Ｌ”、“Ｌ”の時、即ち、ロー選択状態の時
には、ローカルワード線ＬＷＬＡとＬＷＬＢとは互いに
分断される。ここで、駆動信号ＷＤＲＶＡの選択機能が
活性で、ＷＤＲＶＢの選択機能が非活性の時、ローカル
ワード線ＬＷＬＡ中で非選択のものについては、ノイズ
キラー回路３Ａを介して接地され、放電される。また、
ローカルワード線ＬＷＬＢにおいては、反転駆動信号 /
ＷＤＲＶＢがオール“Ｈ”であるので、ノイズキラー回
路３Ｂを介して接地され、放電される。

【００９６】このように第７の実施形態では、第２ロー
選択信号ＲＳＳｎで制御され、ローカルワード線ＬＷＬ
を、駆動信号ＷＤＲＶＡで制御されるローカルワード線
ＬＷＬＡ、駆動信号ＷＤＲＶＢで制御されるローカルワ
ード線ＬＷＬＢに分割するスイッチ回路５２を設けるこ
とで、領域１０３、１０３’などに形成されてローカル
ワード線ＬＷＬに接続されるＮＭＯＳの数を減らすこと
ができる。よって、例えば図１１や図１６に示したＤＲ
ＡＭに比べて、領域１０３、１０３’の面積を縮小で
き、メモリセルアレイ１０１の面積の縮小、あるいは面
積増加の抑制に有利となる。

【００９７】図１８は第８の実施形態に係るセグメント
アレイ方式のＤＲＡＭのブロック図である。図１８に示
すように、ノイズキラー回路３Ａや３Ｂは、ローカルワ
ード線ＬＷＬＡやローカルワード線ＬＷＬＷＢそれぞれ
に一つずつ接続するようにしても良い。

【００９８】この場合には、図１７に示すＤＲＡＭに比
べて、さらに領域１０３、１０３’に形成されるＮＭＯ
Ｓの数を減らすことができる。図１９は、第９の実施形
態に係るデコード回路の回路図である。

【００９９】第９の実施形態に係るデコード回路１’
は、電源電位Ｖｃｃを“Ｈ”レベルとするプリチャージ
信号ＰＲＣＨ、およびローアドレス信号を、昇圧電位Ｖ
ｐｐを“Ｈ”レベルとする第１ロー選択信号ＲＳＳｐに
レベルシフトして出力するようにしたものである。

【０１００】図１９に示すように、デコード回路１’
は、例えば図２（Ａ）などに示したデコード回路１と比
べ、例えばバッファ部１８ａ、１８ｂに相当する部分
を、レベルシフト回路２０としている点が、特に異なっ
ている。ラッチ回路１５は、出力ノード１１の電位が
“Ｌ”レベルであるとき、ノード１７を、電源電位Ｖｃ
ｃレベルとする。反対に、出力ノード１１の電位が
“Ｈ”レベルであるとき、ノード１７を、接地電位Ｖｓ
ｓレベルとする。

【０１０１】レベルシフト回路２０は、ノード１７の電
位をゲートに受けるＮＭＯＳ Ｎ３１と、ノード１７の
電位をインバータ１９を介してゲートに受けるＮＭＯＳ
Ｎ３３とを有する。

【０１０２】ＮＭＯＳ Ｎ３１は、ノード１７の電位が
“Ｈ”レベルである時、電位規定回路４１のＮＭＯＳ
Ｎ３２、ＰＭＯＳ Ｐ３２を介して、ＰＭＯＳ Ｐ３１
のドレインおよびＰＭＯＳ Ｐ３３のゲートをそれぞれ
“Ｌ”レベルとする。

【０１０３】ＮＭＯＳ Ｎ３３は、ノード１７の電位が
“Ｌ”レベルである時、電位規定回路４１のＮＭＯＳ
Ｎ３４、ＰＭＯＳ Ｐ３４を介して、ＰＭＯＳ Ｐ３１
のゲートおよびＰＭＯＳ Ｐ３３のドレインをそれぞれ
“Ｌ”レベルとする。

【０１０４】電位規定回路４１のＮＭＯＳ Ｎ３２、Ｎ
３４、ＰＭＯＳ Ｐ３２、Ｐ３４のゲートはそれぞれ、
電源電位Ｖｃｃに接続され、そのしきい値電圧はそれぞ
れほぼ０Ｖである。

【０１０５】ＰＭＯＳ Ｐ３２は、ＮＭＯＳ Ｎ３１と
ＮＭＯＳ Ｎ３２との接続ノード４２の電位が“Ｌ”レ
ベル（ほぼ接地電位Ｖｓｓ）である時、ＰＭＯＳ Ｐ３
２と、ＰＭＯＳ Ｐ３１およびＰ３３との接続ノード４
３の電位を電源電位Ｖｃｃに規定する。また、ＮＭＯＳ
Ｎ３２は、接続ノード４３の電位が昇圧電位Ｖｐｐで
ある時、接続ノード４２の電位を電源電位Ｖｃｃに規定
する。

【０１０６】同様に、ＰＭＯＳ Ｐ３４は、ＮＭＯＳ
Ｎ３３とＮＭＯＳ Ｎ３４との接続ノード４４の電位が
“Ｌ”レベル（ほぼ接地電位Ｖｓｓ）である時、ＰＭＯ
ＳＰ３４と、ＰＭＯＳ Ｐ３１およびＰ３３との接続ノ
ード４５の電位を電源電位Ｖｃｃに規定する。また、Ｎ
ＭＯＳ Ｎ３４は、接続ノード４５電位が昇圧電位Ｖｐ
ｐである時、接続ノード４４の電位を電源電位Ｖｃｃに
規定する。

【０１０７】このようなデコード回路１’であっても、
昇圧電位Ｖｐｐを“Ｈ”レベル、電源電位Ｖｃｃを
“Ｌ”レベルとする第１ロー選択信号ＲＳＳｐ、この第
１ロー選択信号ＲＳＳｐと同位相で電源電位Ｖｃｃを
“Ｈ”レベルとし、接地電位Ｖｓｓを“Ｌ”レベルとす
る第２ロー選択信号ＲＳＳｎを出力することができる。
よって、上記第１〜第８の実施形態により説明したＤＲ
ＡＭのワード線駆動回路２、２ｐ、２ｎを駆動すること
ができる。

【０１０８】また、第９の実施形態に係るデコード回路
１’を、図８（Ｂ）に示したように、デコード回路１の
うち、ローアドレスの論理にしたがって第１ロー選択信
号ＲＳＳｐを発生させる部分１ｐを、メモリセルアレイ
１０１の第１辺SIDE１に沿って配置し、第２ロー選択信
号ＲＳＳｎを発生させる部分１ｎを、第１辺SIDE１に相
対する第２辺SIDE２に沿って配置した場合には、レベル
シフト回路２０は、例えば第１ロー選択信号ＲＳＳｐを
発生させる部分１ｐにのみ設け、第２ロー選択信号ＲＳ
Ｓｎを発生させる部分１ｎについては、レベルシフト回
路２０に相当する部分に例えばラッチ回路を設けるよう
にしても良い。

【０１０９】なお、上記実施形態において、特に第４、
第６、第７、第８の実施形態は、第１ロー選択信号ＲＳ
Ｓｐと第２ロー選択信号ＲＳＳｎとを用いることが好ま
しいが、これに限られて実施されなくても、セグメント
ワード線方式が用いられたメモリセルアレイを有したＤ
ＲＡＭにおいて、そのメモリセルアレイの面積の縮小
や、その面積増加の抑制を可能にする効果を得ることが
できる。

【０１１０】

【発明の効果】以上説明したように、この発明によれ
ば、ワード線を昇圧駆動しながらも、その面積の縮小
や、その面積増加の抑制を可能にするデコーダを有した
半導体集積回路装置を提供できる。

【０１１１】また、セグメントワード線方式が用いられ
た半導体集積回路装置において、そのメモリセルアレイ
の面積の縮小や、その面積増加の抑制を可能にする半導
体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係るＤＲＡ
Ｍのブロック図。

【図２】図２（Ａ）はデコード回路の回路図、図２
（Ｂ）はワード線駆動回路の回路図、図２（Ｃ）はノイ
ズキラー回路の回路図。

【図３】図３はデコード回路の第１の変形を示す回路
図。

【図４】図４はデコード回路の第２の変形を示す回路
図。

【図５】図５はこの発明の第２の実施形態に係るＤＲＡ
Ｍのブロック図。

【図６】図６はセグメントワード線方式を示す図。

【図７】図７はこの発明の第３の実施形態に係るＤＲＡ
Ｍのブロック図。

【図８】図８（Ａ）は第３の実施形態に係るＤＲＡＭの
平面図、図８（Ｂ）は第３の実施形態に係るＤＲＡＭの
変形を示す平面図。

【図９】図９（Ａ）、（Ｂ）はそれぞれ第３の実施形態
の変形に用いられるデコード回路の回路図。

【図１０】図１０は第３の実施形態の変形に用いられる
他のデコード回路の回路図。

【図１１】図１１はこの発明の第４の実施形態に係るＤ
ＲＡＭのブロック図。

【図１２】図１２（Ａ）はＰ型ワード線駆動回路の回路
図、図１２（Ｂ）はＮ型ワード線駆動回路の回路図、図
１２（Ｃ）はノイズキラー回路の回路図。

【図１３】図１３（Ａ）、（Ｂ）は第４の実施形態の効
果を示す図。

【図１４】図１４はこの発明の第５の実施形態に係るＤ
ＲＡＭのブロック図。

【図１５】図１５（Ａ）、（Ｂ）は第５の実施形態の効
果を示す図。

【図１６】図１６はこの発明の第６の実施形態に係るＤ
ＲＡＭのブロック図。

【図１７】図１７はこの発明の第７の実施形態に係るＤ
ＲＡＭのブロック図。

【図１８】図１８はこの発明の第８の実施形態に係るＤ
ＲＡＭのブロック図。

【図１９】図１９はこの発明の第９の実施形態に係るデ
コード回路の回路図。

【図２０】図２０はローデコーダの回路図。

【符号の説明】

１…デコード回路、 ２…ワード線駆動回路、 ３…ノイズキラー回路、 １１ａ、１１ｂ…出力ノード、 １２…プリチャージ回路、 １３…論理部、 １４…出力電位規定回路、 １５ａ、１５ｂ…ラッチ回路、 １８ａ、１８ｂ…バッファ回路、 ２０…レベルシフト回路、 ２１…電位規定回路、 ３１…電位規定回路、 ４１…電位規定回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のワード線、複数のビット線、およ
   び前記ワード線と前記ビット線との電気的交点に規則的
   に配置されたメモリセルを有するメモリセルアレイと、 複数のアドレス信号をデコードし、第１電位を“Ｌ”レ
   ベル、前記第１電位より高い第２電位を“Ｈ”レベルと
   した第１信号と、前記第１電位を“Ｈ”レベル、前記第
   １電位より低い第３電位を“Ｌ”レベルとする、前記第
   １信号と同位相の第２信号とからなる前記ワード線を選
   択する選択信号対を出力するデコード回路と、 前記第１信号のレベルにしたがって前記ワード線を前記
   第２電位に充電する充電手段、前記第２信号のレベルに
   したがって前記ワード線を前記第３電位に放電する放電
   手段、および前記ワード線が放電状態の時、前記ワード
   線と前記充電手段との電気的接点を前記第１電位に規定
   し、前記ワード線が充電状態の時、前記ワード線と前記
   放電手段との電気的接点を前記第１電位に規定する電位
   規定手段を含むワード線駆動回路とを具備することを特
   徴とする半導体集積回路装置。
2. 【請求項２】 前記デコード回路は、少なくとも前記ワ
   ード線の選択前、第１出力ノードを前記第２電位に予備
   充電する予備充電手段と、前記複数のローアドレスの論
   理にしたがって第２出力ノードを前記第３電位に放電す
   る論理部とを具備し、 前記第１出力ノードの電位レベルが予備充電レベルの
   時、前記第２出力ノードと前記論理部との電気的接点を
   前記第１電位に規定し、前記第２出力ノードの電位レベ
   ルが放電レベルの時、前記第１出力ノードと前記予備充
   電手段との電気的接点を前記第１電位に規定する第２の
   電位規定手段をさら具備することを特徴とする請求項１
   に記載の半導体集積回路装置。
3. 【請求項３】 前記デコード回路は、前記第１出力ノー
   ドの電位レベルにしたがって前記第１信号の電位レベル
   を前記第２電位か前記第１電位かのいずれかとする、第
   １電位と第２電位との電位差で駆動される第１のバッフ
   ァ部と、 前記第２出力ノードの電位レベルにしたがって前記第２
   信号の電位レベルを前記第２電位か前記第３電位かのい
   ずれかとする、第２電位と第３電位との電位差で駆動さ
   れる第２のバッファ部とを具備することを特徴とする請
   求項２に記載の半導体集積回路装置。
4. 【請求項４】 前記ワード線駆動回路を複数有し、これ
   らのワード線駆動回路を、ワード線駆動信号により選択
   的に駆動させるようにしたことを特徴とする請求項１乃
   至請求項３いずれか一項に記載の半導体集積回路装置。
5. 【請求項５】 前記ワード線駆動回路は、前記メモリセ
   ルアレイの第１の辺と、この第１の辺に対向する第２の
   辺とに沿って分散されて配置されていることを特徴とす
   る請求項４に記載の半導体集積回路装置。
6. 【請求項６】 前記ワード線駆動回路の前記充電手段
   は、前記メモリセルアレイの第１の辺に沿って配置さ
   れ、前記放電手段は、前記第１の辺に対向する第２の辺
   に沿って配置されていることを特徴とする請求項４に記
   載の半導体集積回路装置。
7. 【請求項７】 前記メモリセルアレイは複数のセグメン
   トを含み、前記ワード線駆動回路は、前記複数のセグメ
   ント毎に配置され、前記デコーダ回路が出力する前記選
   択信号対を伝搬する信号線対が、前記メモリセルアレイ
   の上方に配置されていることを特徴とする請求項４に記
   載の半導体集積回路装置。
8. 【請求項８】 前記ワード線駆動回路は、前記セグメン
   トの第１の辺と、この第１の辺に対向する第２の辺とに
   沿って分散されて配置されていることを特徴とする請求
   項７に記載の半導体集積回路装置。
9. 【請求項９】 前記ワード線駆動回路の前記充電手段
   は、前記セグメントの第１の辺に沿って配置され、前記
   放電手段は、前記第１の辺に対向する第２の辺に沿って
   配置され、前記セグメントどうしで挟まれた領域に、前
   記充電手段および前記放電手段が交互に配置されている
   ことを特徴とする請求項７に記載の半導体集積回路装
   置。
10. 【請求項１０】 前記第１電位と前記第２電位との電位
    差と、前記第２電位と前記第３電位との電位差は互いに
    等しいことを特徴とする請求項１乃至請求項９いずれか
    一項に記載の半導体集積回路装置。
11. 【請求項１１】 複数のワード線、複数のビット線、お
    よび前記ワード線と前記ビット線との電気的交点に配置
    されたメモリセルを有する、少なくとも２つの第１、第
    ２のセグメントを有するメモリセルアレイと、 複数のアドレス信号をデコードし、前記ワード線を選択
    する選択信号を出力するデコード回路と、 前記選択信号にしたがって前記ワード線を充電する第１
    導電型のトランジスタを有する充電手段、および前記選
    択信号にしたがって前記ワード線を放電する第２導電型
    のトランジスタを有する放電手段を含むワード線駆動回
    路とを具備し、 前記第１、第２のセグメントにより挟まれた領域に、前
    記第１導電型のトランジスタおよび前記第２導電型のト
    ランジスタの一方を配置し、他方を、前記第１、第２の
    セグメントを挟んで相対する領域に配置したことを特徴
    とする半導体集積回路装置。
12. 【請求項１２】 第１のワード線駆動信号により制御さ
    れる複数の第１のワード線、複数のビット線、および前
    記第１のワード線と前記ビットとの電気的交点に配置さ
    れたメモリセルを含む第１、第２のセグメントと、第２
    のワード線駆動信号により制御される複数の第２のワー
    ド線、複数のビット線、および前記第２のワード線と前
    記ビットとの電気的交点に配置されたメモリセルを含む
    第３、第４のセグメントとを、少なくとも有するメモリ
    セルアレイと、 複数のアドレス信号をデコードし、前記第１、第２のワ
    ード線を選択する選択信号を出力するデコード回路と、 前記選択信号と前記第１のワード線駆動信号とにしたが
    って選択された前記第１のワード線を充電する第１の充
    電手段と、 前記選択信号と前記第２のワード線駆動信号とにしたが
    って選択された前記第２のワード線を充電する第２の充
    電手段と、 前記第１のワード線駆動信号が前記第１のワード線のい
    ずれかを選択した時、他の第１のワード線を放電させる
    第１の放電手段と、 前記第２のワード線駆動信号が前記第２のワード線のい
    ずれかを選択した時、他の第２のワード線を放電させる
    第２の放電手段と、 前記選択信号が選択状態である時、前記第１のワード線
    と前記第２のワード線とを分断し、前記選択信号が非選
    択状態である時、前記第１のワード線と前記第２のワー
    ド線とを接続し、前記第１、第２のワード線を、前記第
    １、第２の放電手段のいずれかにより放電させるための
    スイッチ手段とを具備することを特徴とする半導体集積
    回路装置。