KR930007282B1 - 반도체 기억장치의 센스앰프 구동장치 및 정전용량소자 - Google Patents

반도체 기억장치의 센스앰프 구동장치 및 정전용량소자 Download PDF

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KR930007282B1
KR930007282B1 KR1019900000529A KR900000529A KR930007282B1 KR 930007282 B1 KR930007282 B1 KR 930007282B1 KR 1019900000529 A KR1019900000529 A KR 1019900000529A KR 900000529 A KR900000529 A KR 900000529A KR 930007282 B1 KR930007282 B1 KR 930007282B1
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요우이찌 도비다
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미쓰비시뎅끼 가부시끼가이샤
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Abstract

요약 없음.

Description

반도체 기억장치의 센스앰프 구동장치 및 정전용량소자
제1도는 이 발명의 한 실시예인 반도체 기억장치의 센스앰프 구동장치의 요부의 구성을 표시하는 도면.
제2도는 제1도에 표시하는 센스앰프 구동장치에 동작을 표시하는 파형도이며, 비트선 방전시에 있어서의 동작을 표시하는 파형도.
제3도는 이 발명의 다른 실시예인 센스앰프 구동장치의 요부의 구성을 표시하는 도면.
제4도는 이 발명의 한 실시예인 센스앰프 구동장치에 사용되는 용량의 개략배치를 표시하는 도면.
제5a도 내지 제5c도는 이 발명에 있어서 사용되는 용량의 구성, 접속 및 등가회로를 각각 표시하는 도면.
제6도는 이 발명에 있어서 사용되는 MOS 커패시터와의 비교를 표시하는 도면.
제7도는 이 발명의 다른 실시예인 용량의 구조를 메모리셀의 단면구조와 더불어 표시하는 도면.
제8도는 제7도에 표시하는 용량의 등가회로를 표시하는 도면.
제9도는 이 발명의 또 다른 실시예인 용량의 단면구조를 표시하는 도면.
제10도는 이 발명의 또 다른 실시예인 용량의 단면구조를 개략적으로 표시하는 도면.
제11도는 이 발명의 또 다른 실시예인 용량의 개략 단면구조를 표시하는 도면.
제12도는 이 발명의 또 다른 실시예인 용량의 적용예를 표시하는 도면.
제13도는 이 발명의 다른 실시예인 용량의 구성을 표시하는 도면.
제14도는 이 발명에 의한 용량의 적용의 한예를 표시하는 도면.
제15도는 이 발명에 의한 다시금 다른 적용예를 표시하는 도면.
제16도는 이 발명에 의한 용량의 더욱 다른 적용예를 표시하는 도면.
제17도는 종래로부터 사용되고 있는 다이나믹·랜덤·액세스·메모리의 전체 구성의 한예를 개략적으로 표시하는 도면.
제18도는 제17도에 표시하는 다이나믹·랜덤·액세스·메모리의 메모리셀 어레이부 및 그것에 관련하는 회로의 구성을 개략적으로 표시하는 도면.
제19도는 제18도에 표시하는 한쌍의 비트선과 그것에 관련하는 회로구성에 한예를 보다 구체적으로 표시하는 도면.
제20도는 제19도에 표시하는 구성의 동작을 표시하는 신호파형도이며 제19도에 표시하는 메모리셀 논리 "1"의 정보가 기억되어 있어 이 기억정보 "1"를 판독하는 경우의 동작을 표시하는 도면.
제21도는 종래의 다이나믹·랜덤·액세스·메모리의 센스앰프 동작시에 있어서 문제점을 설명하기 위한 도면이며, 4메가 다이나믹·랜덤·액세스·메모리에 있어서 메모리셀 어레이의 배치와 전원공급용 신호선의 배치형태를 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
MA : 메모리셀 어레이 MA1~MA8 : 서브어레이블록
14 : 제1의 센스앰프 구동신호를 전달하는 제1의 신호선
17 : 제2의 센스앰프 구동신호를 전달하는 제2의 신호선
22 : 제1의 스위칭소자인 p-FET 23 : 제2의 스위칭소자인 n-FET
30 : 제2의 전원공급선(접지선) 31 : 제1의 전원공급선(접지선)
32,38 : 제1의 전원공급선의 기생저항
33,37 : 제2의 전원공급선의 기생저항
34 : 용량 35,36 : 용량(3,4)의 제1및 제2의 전원공급선(31,32)과의 접속점.
310 : 내부전원선 101 : 반도체 기판
102a,102b : 불순물 확산영역
103a,103b : 워드선의 일부를 구성하는 게이트 전극 배선층
104a,104b : 게이트 절연막
105a : 메모리셀의 커패시터의 한쪽 전극을 형성하는 전극층
105b~105h : 이 발명에 의한 용량의 한쪽 전극
107a : 메모리셀 커패시터 절연막
106a : 메모리셀 커패시터의 다른쪽 전극을 구성하는 전극배선층
107b~107h : 이 발명에 의한 용량에 사용되는 절연막
106b~106h : 이 발명에 의한 용량에 사용되는 전극배선층(또한 도면중 동일부호는 동일 또는 상당부분을 표시한다.)
이 발명은 반도체 기억장치에 관하여, 특히 반도체 기억장치에 포함되는 정전용량소자의 개량에 관한 것이다.
보다 특정적으로는 이 발명은 개량된 정전용량을 사용한 워드선 선택시에 비트선상에 나타나는 판독전위를 검출하여 증폭하는 센스동작을 고속화 하기 위한 구성에 관한 것이다.
제17도는 종래로 부터 사용되는 다이나믹·랜덤·액세스·메모리의 판독부의 전체의 개략구성의 한예를 표시하는 도면이다.
제17도를 참조하여, 다이나믹·랜덤·액세스·메모리는 정보를 기억하는 메모리셀이 행(行) 및 열(列)로서 이루어지는 매트릭스상으로 배열된 메모리셀 어레이(MA)와, 외부로 부터의 부여되는 외부 어드레스에 응답하여 내부 어드레스를 발생하는 어드레스 버퍼(AB)와 어드레스 버퍼(AB)에서 내부행 어드레스를 받아, 메모리셀 어레이(MA)중의 대응의 행을 선택하는 x디코더(ADX)와, 어드레스 버퍼(AB)로부터 내부열 어드레스를 받아 메모리셀 어레이(MA)의 대응의 열을 선택하는 Y디코더(ADY)와를 포함한다.
어드레스 버퍼(AB)는 메모리셀 어레이(MA)의 행을 지정하는 행어드레스와 메모리셀 어레이(MA)는 메모리셀 어레이(MA)의 열을 지정하는 열어드레스를 시분할적(時分割的)으로 받아, 각각 소정의 타이밍에서 내부행 어드레스 및 내부열 어드레스를 발생하고, x디코더(ADX) 및 Y디코더(ADY)에 부여한다.
외부 어드레스에 의하여 지정된 메모리셀의 데이터를 판독하기 위하여, X디코더(ADX)로 부터의 행어드레스 디코드 신호에 의하여 선택된 행에 접속되는 메모리셀의 데이터를 검지하여 증폭하는 센스앰프와 Y디코더(ADY)로 부터의 열어드레스 디코드 신호에 응답하여 선택된 1행의 메모리셀중 대응의 열에 접속되는 메모리셀의 데이터를 출력버퍼(OB)에 전달하는 입출력 인터페이스(I/O)와, 입출력 인터페이스(I/O)를 사이에 두고 전달된 메모리셀 데이터를 다이나믹·랜덤·액세스·메모리의 외부에 전달하는 출력버퍼(OB)와 를 포함한다.
여기에서, 제17도에 있어서는, 센스앰프와 입출력 인터페이스(I/O)가 하나의 블록(S1)을 구성하도록 표시된다.
출력버퍼(OB)는 블록(S1)에서 전달된 판독데이터를 받아서 대응의 출력데이터(DOUT)로 변환하여 출력한다. 다이나믹·랜덤·액세스·메모리의 각종 동작타이밍 제어하기 위한 제어신호를 발생하기 위하여 제어신호 발생계 주변회로(CG)가 설치된다.
제어신호 발생계 주변회로(CG)는 후술하는 프리챠지(Precharge)전위(VB), 워드선 구동신호(Rn), 이퀄라이즈(equalize)신호(øE), 프리챠지신호(øP), 센스앰프 활성화신호(øS)등을 발생한다.
제17도에 표시되는 메모리셀 어레이 및 그것이 관련한 회로의 개략구성을 제18도에 표시한다.
제18도를 참조하여, 메모리셀 어레이(MA)는, 각각 이 메모리셀 어레이(MA)의 1행을 규정하는 워드선(WL1,WL2,…, WLn)과, 각각 이 메모리셀 어레이(MA)의 1열의 메모리셀을 규정하는 비트선대(BL0,
Figure kpo00001
, BL1,
Figure kpo00002
,…BLm,
Figure kpo00003
)를 포함한다.
비트선(BL0,
Figure kpo00004
,…BLm,
Figure kpo00005
)은 각각 되풀이 하여 비트선을 구성하고, 2개의 비트선이 하나의 비트선대를 구성한다.
즉, 비트선(BL0,
Figure kpo00006
)이 한쌍의 비트선대를 구성하고 비트선(BL1,
Figure kpo00007
)이 한쌍의 비트선을 구성하여, 이하 마찬가지로 하여 비트선(BLm,,
Figure kpo00008
)이 비트선대를 구성한다. 정보를 기억하는 메모리셀(1)은 비트선(BL0,
Figure kpo00009
,…BLm,
Figure kpo00010
)의 각각과 1개 컬러의 워드선과의 교점(校點)에 설치된다.
각 비트선대에 있어서는 즉, 1개의 워드선과 한쌍의 비트선과 한쌍의 비트선의 어느 것인가의 비트선과의 교점에 메모리셀(1)이 접속된다.
비트선대(BL0,
Figure kpo00011
,…BLm,
Figure kpo00012
)의 각각에는 다이나믹·랜덤·액세스·메모리의 스탠드바이시에 각 비트선의 전위를 평활화하고 또한 소정의 전위(VB)에 프리챠지하기 위한 프리챠지/이퀄라이즈회로(150)가 설치된다.
선택된 메모리셀의 데이터를 검지하여 증폭하기 위하여 비트선대(BL0,
Figure kpo00013
,…BLm,
Figure kpo00014
)의 각각에는, 센스앰프(50)는, 제1의 신호선(14) 및 제2의 신호선(17)을 사이에 두고 각각 전달되는 제1의 샌스앰프구동신호(øA) 및 제2의 센스앰프 구동신호(øB)에 응답하여 활성화되어, 대응의 비트선대의 전위차를 검출하여 자동적으로 증폭한다.
선택된 메모리셀의 데이터를 제17도에 표시하는 출력버퍼(OB)에 전달하기 위하여, 비트선대(BL0,
Figure kpo00015
,…BLm,
Figure kpo00016
)의 각각에 Y디코더(ADY)로 부터의 열어드레스 디코드 신호에 응답하여 온상태로 되어, 대응의 비트선대를 데이터 입출력버스(I/O,
Figure kpo00017
)에 접속하는 트랜스퍼 게이트(T0,T0',T1,T1',…Tm,Tm')가 설치된다.
트랜스퍼 게이트(T0,T0')는 비트선대(BL0,
Figure kpo00018
)에 대하여 설치되어, 트랜스퍼(T1,T1')가 비트선(BL1,
Figure kpo00019
)에 대하여 설치되고, 트랜스퍼 게이트(Tm,Tm')는 (BLm,
Figure kpo00020
)에 대하여 설치된다.
Y디코더(ADY)로 부터의 열어드레스 디코드신호에 응답하여 한쌍의 트랜스퍼 게이트가 온상태로 되어, 대응의 비트선대가 데이터 입출력버스(I/O,
Figure kpo00021
)에 접속된다.
제19도는 제18도에 표시되는 구성중 1쌍의 비트선에 관련하는 회로구성을 표시하는 도면이며 특히, 센스앰프(50)를 구성하는 장치의 구성을 구체적으로 표시하는 단면도이다.
제19도를 참조하여, 메모리셀(1)은 정보를 전하(轉荷)의 형태로서 기억하는 메모리 커패시터(6)와, 워드선대(3)상에 전달되는 워드선 구동신호(Rn)에 응답하여 온상태로 되어, 메모리 커패시터(6)를 비트선(2)에 접속하는 선택트랜지스터(5)와를 구비한다. 선택트랜지스터(5)는 n채널 절연게이트 전계(電界)효과 트랜지스터(이하, 단순히 n-FET라 칭한다)로 구성되어, 그 게이트가 워드선(3)에 접속되어서, 그 소스는 비트선(2)에 접속된다.
메모리 커패시터(6)의 한쪽 전극은 기억노드(4)를 사이에 두고 선택트랜지스터(5)의 드레인에 접속되어, 다른 쪽 전극은 접지전위(GND)(실제로는 전원전위(Vcc)) 접속된다.
프리챠지/이퀄라이즈회로(150)는, N-FET(9, 10, 12)을 포함한다.
n-FET(9)는 프리챠지신호 전달용 신호선(11)을 사이에 두고 전달되는 프리챠지신호(øP)에 응답하여 온상태로 되어, 프리챠지전위 전달용 신호선(8)을 사이에 두고, 전달되는 프리챠지전달(VB)을 비트선(a)상에 전달한다.
n-FET(10)는 신호선(11)을 사이에 두고 전달되는 프리챠지신호(øP)에 응답하여 온상태가 되고, 신호선(8)을 사이에 두고 전달되는 프리챠지전압(VB)을 비트선(7)에 전달한다.
n-FET(12)는, 이퀄라이즈신호 전달용 신호선(13)을 사이에 두고 전달되는 이퀄라이즈신호(øE)에 응답하여 온상태로 되고, 비트선(2) 및 비트선(7)을 전기적으로 단락(短絡)하여, 비트선(2) 및 비트선(7)의 전위를 평형화한다.
센스앰프(50)는 P채널 절연게이트 전계효과 트랜지스터(이하, 단순히 p-FET라 칭한다)(15,16)와, n-FET(18,19)를 포함한다.
센스앰프(50)는 COMS(상보성(相補性)메탈·옥사이드·세미콘덕터) 구성의 플립플롭에 의하여 구성되고, p-FET(15,16)의 게이트 전극과 그 한쪽 전극이 교차접속되고, 또한 n-FET(18,19)의 게이트 전극과 그 한쪽 전극이 교차접속된다.
p-FET(15)와 n-FET(18)의 한쪽 전극의 접속점은 비트선(2)에 접속되어, p-FET(16) 및 n-FET(19)의 각각의 한쪽 전극의 접속점은 비트선(7)에 접속된다.
p-FET(15,16)의 다른쪽 전극은 다같이 제1의 센스앰프 구동신호(øA)를 전달하는 신호선(14)에 접속된다.
n-FET(18,19)의 다른쪽 전극은 다같이 제2의 센스앰프 구동신호(øB)를 전달하는 신호선(17)에 접속된다.
신호선(14,17)의 사이에는 신호선(14,17)의 전위를 소정전위(VB)에 프리챠지하고, 또한 이퀄라이즈하기 위하여, n-FET(26,27,28)이 설치되고 있다.
n-FET(26)는 신호선(11)을 사이에 두고 전달되는 프리챠지신호(øP)에 응답하여 온상태로 되어 신호선(8)을 사이에 두고 전달되는 소정의 일정전위의 프리챠지전압(VB)을 신호선(14)상에 전달한다.
n-FET(27)는 신호선(11)을 사이에 두고 전달되는 프리챠지신호(øP)에 응답하여 온상태로 되어 신호선(8)을 사이에 두고 전달되는 소정의 일정전위의 프리챠지전압(VB)을 신호선(17)상에 전달한다.
n-FET(28)는 신호선(11)을 사이에 두고 전달되는 프리챠지신호(øP)에 응답하여 온상태로 되어 신호선(14,17)을 전기적으로 단락하여 신호선(14,17)의 전위를 평형화한다.
센스앰프(50)을 구동하기 위하여, 신호선(14)과 제1의 전원전위 공급단자(24)와의 사이에 제1의 센스앰프 활성화신호(
Figure kpo00022
)에 응답하여 온상태로 되고 신호선(14)을 제1의 전원선(31)에 접속하는 p-FET(22)가 설치된다.
마찬가지로 신호선(17)과 제2의 전원전위 공급단자(29)와의 사이에, 제2의 센스앰프 활성화신호(øS)에 응답하여 온상태로 되고, 신호선(17)이 제2의 전원선(30)에 접속되는 n-FET(25)가 설치된다.
센스앰프 활성화신호(
Figure kpo00023
, øS)는 각각 신호입력단자(23,26)을 사이에 두고 p-FET(22) 및 p-FET(25)의 게이트에 부여된다.
전원단자(24,29)는 다이나믹·랜덤·액세스·메모리의 외부에서 소정의 전위에 공급을 받기 위하여 다이나믹·랜덤·액세스·메모리가 형성되는 반도체 칩주변에 형성된 본딩패드에 형성된다.
비트선(2)은 기생용량(20)을 가지고, 비트선(7)은 기생용량(21)을 가진다.
또, 제2의 전원선(30)은 기생저항(32)은 기생저항(32)을 가진다.
또한, 제19도에 표시하는 구성에 있어서는 도면의 번잡화를 피하기 위하여, 1개의 워드선(3)과, 이 워드선(3)과 비트선(2)과의 교점에 배치된 메모리셀(1)만을 대표적으로 표시하고 있다.
실제로는, 비트선(2,7)에는 각각 복수의 메모리셀이 접속되어 있다.
또, 비트선(2,7) 및 신호선(14,17)을 소정전위로 프리챠지하는 프리챠지전압(VB)는 통상을 동작전원전위(Vcc)의 약 2분의 1의 일정한 전압에 설정된다.
제20도는 제19도에 표시하는 회로구성의 동작을 표시하는 신호파형도이다.
제20도는 제19도에 표시하는 메모리셀(1)에 논리 "1"의 정보가 기억되어 있고, 이 기억정보 "1"를 판독하는 경우의 동작이 표시된다.
이하, 제19도 및 제20도를 참조하여 메모리셀 데이터의 판독동작에 관하여 설명한다.
시각(t0)에서 시각(t1)의 사이의 스탠바이 상태에 있어서는, 프리챠지신호(øP) 및 이퀄라이즈신호(øE)는 다같이 "H"레벨이 있다.
이것 때문에, n-FET(9,10,12) 및 n-FET(26,27,28)는 모두 온상태이며, 비트선(2,7) 및 신호선(14,17)은 각각 소정의 프리챠지전위(VB)(Vcc/2)로 유지되고 있다.
시각(t1)에 있어서 스탠드바이 상태가 종료하고, 메모리 사이클이 시작되면, 프리챠지신호(øP) 및 이퀄라이즈신호(øW)는 각각 "L"레벨로 하강한다.
그것에 의하여, n-FET(9,10,12,26,27,28)은 모두 오프상태로 된다.
시각(t2)에 있어서 프리챠지신호(øP) 및 이퀄라이즈신호(øE)가 "L"레벨이 되고, n-FET(9,10,12,26,27,28)이 모두 오프상태로 되었을 때, 제17도에 표시하는 어드레스 버퍼(AB)에서 내부행 어드레스가 x디코더(ADX)에 부여되고, 메모리셀 어레이(MA)에 있어서 행선택이 행하여진다.
시각(t3)에 있어서, 선택된 워드선(3)(제19도에 표시하는 워드선(3)이 선택된 것으로 한다)상에 워드선 구동신호(Rn)이 전달되어, 워드선(3)의 전위가 상승한다.
이것에 의하여 메모리셀(1)의 선택트래지스터(5)가 온상태로 되고, 메모리셀(1)의 커패시터(6)가 비트선(2)에 접속된다.
이것에 의하여 기억노드(4)에 축적되어 있던 전하가 비트선(2)상에 이동하고 비트선(2)의 전위가 약간 △V상승한다.
이 비트선(2)의 전위상승 △V의 값은, 메모리 커패시터(6)의 용량치(C6)와 비트선(2)의 기생용량(20)이 용량치(C20)와 기억노드(4)의 기억전압(V4)에 의하여 결정되고 통상의 100 내지 200mV의 값이 된다.
시각(t4)에 있어서, 센스앰프 활성화신호(øS)가 상승하여, 또 센스앰프 활성화신호(
Figure kpo00024
)가 계속하여 하강하고, n-FET(25) 및 n-FET(22)가 각각 온상태로 된다.
이 결과, 제1의 신호선(14) 및 제2의 신호선(17)이 각각 제1의 전원선(31) 및 제2의 전원선(30)에 각각 접속되어, 제1의 신호선(14)의 전위가 상승하기 시작하고, 또한 제2의 신호선(17)의 전위가 하강하기 시작한다.
이 제1 및 제2의 신호선(14,17)의 전위가 상승 및 하강에 의하여 p-FET(15, 16) 및 n-FET(18, 19)로 이루어지는 플립플롭회로(센스앰프(50))가 활성화되어, 메모리셀 데이터의 센스동작을 개시하고, 비트선(2,7)간의 미소전위차(△V)의 차동증폭을 형성한다.
여기에서, 비트선(7)에는 선택메모리셀이 접속되어 있지 않으므로, 비트선(7)의 전위는 시각(t4)까지 프리챠지레벨의 Vcc/2의 그대로이다.
이 센스동작의 경우, 비트선(2)의 △V만큼만 전위상승한 것에 의하여, n-FET(19)가 온상태로 되면, 제2의 신호선(17)의 전위하강에 수반하여 기생용량(21)에 출력되어 있던 전하가 n-FET(19)를 사이에 두고 제2의 신호선(17)에 방전되어, 시각(t5)에 있어서 비트선(7)의 전위가 거의 0V 정도로 된다.
한편, 비트선(7)의 전위하강에 의하여, p-FET(15)가 온상태로 되어, 제1의 신호선(14)상의 전위가 p-FET(15)를 사이에 두고 비트선(2)에 전달되어, 비트선(2)의 전위가 Vcc레벨까지 상승한다.
비트선(2)상의 전위는 선택트랜지스터(5)를 사이에 두고 기억노드(4)에 전달되어, 기억노드(4)의 전위레벨이 Vcc-VTM가 되어, 메모리셀(1)에의 데이터의 재기록이 행하여진다.
여기서 VTM는 선택트랜지스터의 스레시홀드 전압이다.
비트선(2,7)상의 신호전위가 증폭동작이 완료하여 그 전위가 각각 전원전위(Vcc)레벨, 접지전위(GND) 레벨에 확정하면, 시각(t8)까지의 열디코더(ANY)(제17도 참조)로 부터의 어드레스 디코드신호에 의하여 메모리셀 어레이의 1열이 선택되어, 비트선(2,7)이 데이터 입출력버스(I/O,
Figure kpo00025
)(제18도 참조)에 접속되어, 메모리셀(1)의 정보의 판독이 행하여진다.
이상이 메모리셀로 부터의 데이터 판독, 증폭 및 재기록까지의 동작이다.
이들 일련의 동작이 종료하면 다음의 메모리 사이클에 대비하여 스탠드바이 상태로 들어간다. 즉, 시각(t8)에 있어서, 워드선 구동신호(Rn)가 하강을 시작하고 시작(t9)에 있어서 접지전위 레벨의 "L"레벨로 내려가면, 선택트랜지스터(5)가 오프상태로 되어, 메모리셀(1)을 비트선(2)과 전기적으로 전달되어 대기상태가 된다.
시각(t10)에 있어서, 센스앰프 활성화신호(øS,
Figure kpo00026
)가 각각 하강 및 상승을 시작하고, 시각(t11)에서 각각 접지전위(GND) 레벨의 저레벨, 및 전원전압(Vcc) 레벨의 고레벨이 되면, p-FET(22) 및 n-FET(25)가 오프상태로 되어, 센스앰프(50)가 불활성된다.
시각(t12)에 있어서, 이퀄라이즈신호(øE)가 상승을 시작하고, n-FET(12)가 온상태로 되면, 비트선(2,7)이 전기적으로 접속되어 전위레벨의 높은 비트선(2)에서 전위레벨의 낮은 비트선(7)에 전하가 이동하여 거의 시각(t13)에서 비트선(2,7)의 전위가 다함께 프리챠지전위(VB)(=VCC/2)가 된다.
이때, 동시에 p-FET(22) 및 n-FET(25)가 오프상태로 된 것에 의하여, 고인피던스 상태가 된 제1의 신호선(14) 및 제2의 신호선(17)과 비트선(2) 및 비트선(7)과의 사이에 전하의 이동이 생겨, 신호선(14,17)의 전위레벨은 각각 Vcc/2+1VTP1, Vcc/2-VTN이 된다.
여기에서 VTP는 p-FET(22,16)의 스레시홀드 전압이며, VTN는 n-FET(18,19) 스레시홀드 전압이다.
시각(t14)에 있어서, 프리챠지신호(øP)가 상승하기 시작하면, n-FET(9,10,16,17,28)이 도통하기 시작하고, 시각(t15)에 있어서 프리챠지신호(øP)가 전원전압 (Vcc)레벨의 "H"레벨이 되면, n-FET(9,10,22,26,27,28)이 모두 온상태로 되어, 비트선(2,7)에 프리챠지전압(VB)이 각각 전달됨과 아울러, 신호선(14,17)이 n-FET(28)을 사이에 두고 전기적으로 접속되어, 각각의 전위가 평형화된다.
또, 한편 n-FET(26,27)을 사이에 두고 소정의 프리챠지전압(VB)이 신호선(14,17)상에 전달되어, 이것에 의하여 제1 및 제2의 신호선(14,17)의 전위가 Vcc/2로 된다.
이 프리챠지신호(øP)의 "H"레벨에의 이행에 의하여, 비트선(2,7) 및 신호선(14,17)에의 전위가 안정화되어, 다음의 판독동작에 대비하는 것이 된다.
상승한 것과 같이 다이나믹·랜덤·액세스·메모리의 메모리셀 데이터의 판독동작시에 있어서는, 1쌍의 비트선중 한쪽은 Vcc/2+△V 레벨에서 Vcc 레벨까지 충전되어 다른 쪽의 비트선은 Vcc/2 레벨에서 접지전위의 0V 레벨로 방전된다(단 메모리셀이 논리 "1"를 기억하고 있는 경우).
또, 선택메모리셀이 논리 "0"을 기억하고 있는 경우에는, 한쪽의 비트선 전위는 Vcc/2-△V 레벨에서 전자전위의 0V 레벨에까지 방전되어, 다른쪽의 비트선을 Vcc/2 레벨에서 전원전위(Vcc) 레벨까지 충전된다.
즉, 센스앰프 동작시에 있어서는, 1쌍의 비트선에 있어서는 고전위측의 비트선 전위가 전원전압(Vcc) 레벨까지 충전되고, 저전위측의 비트선이 접지전위 레벨까지 방전된다.
이 충방전은, 비트선의 용량의 충방전에 의하여 달성되지만, 이 용량의 충반전은, 센스앰프(50), 제1 및 제2의 신호선(14,17), 제1 및 제2의 전원선(30,31)을 사이에 두고 전원전위단자(24), 접지단자(제2의 전원전위단자)(29)와의 사이에서 행하여진다.
그러나, 제1의 전원선(31)과 제2의 전원선(30)(이하의 설명에 있어서는, 설명이 편의상 제1의 전원선(31)을 단순히 전원선, 제2의 전원선(30)을 접지선이라 칭한다)에는 전술한 것과 같이 기생저항(33,32)이 존재한다.
이 전원선(31) 및 집지선(30)의 기생저항에 관하여 제21도를 참조하여 설명한다.
제21도에 있어서는 반도체칩(100)상에 4M(메가) 비트의 다이나믹·랜덤·액세스·메모리가 형성된 경우의 메모리셀 어레이 및 센스앰프 및 전원선(31) 및 접지선(30)의 레이아웃을 개략적으로 표시한다.
제21도에 있어서 메모리셀 어레이(MA)는 8개의 서브어레이블록(MA1~MA8)으로 분할된다.
서브어레이블록(MA1~MA8)의 각각이 512K 비트를 가지고, 각 서브어레이블록(MA1~MA8)에 있어서 메모리셀이 512행 1024열(1K열)로 배열된다.
이와 같이 메모리셀 어레이를 서브어레이의 블록으로 분할하는 것에 의하여, 각 서브어레이블록에 있어서 비트선의 길이가 짧게 되어, 메모리셀로 부터의 판독전압(△V)을 크게 할 수가 있다.
서브어레이블록(MA1~MA8)의 각각에는 센스앰프블록(SA1~SA8)이 설치된다.
센스앰프블록(SA1~SA8)에 있어서는, 각 열대응의 서브어레이블록에 있어서 각 열대응으로 1개 센스앰프가 설치되기 때문에, 1024개의 센스앰프가 설치된다.
전원선(31)의 본딩패드(24)에서 반도체칩(100)상을 연재(延在)하여, 모든 서브어레이블록(MA1~MA8)을 따라 공통으로 배설된다.
마찬가지로 접지선(30)은 접지전위상의 패드(29)에서 반도체칩(100)상을 연재하여 메모리셀 어레이블록(MA1~MA8)을 따라 공통으로 배설된다.
이 전원선 및 접지선(30)을 메모리셀 어레이블록(MA1~MA8)에 대하여만 배설되는 것이 아니고, 다른 주변회로에도 물론 소정의 전위를 공급한다.
예를 들면, 본딩패드(24,29)의 가까이에서 각 전원선(31) 및 접지선(30)은 분기(分岐)되어서 다른 주변회로, 예를 들면 어드레스 디코더, 어드레스 버퍼등의 회로에도 사용된다.
여기에서는, 설명의 번잡을 피하기 위하여, 메모리셀 어레이블록(MA1~MA8)에 관련하는 회로블록에 전원전위가 공급되는 구성만을 표시한다. 센스앰프블록(SA1)의 센스앰프를 구동하기 위하여는 p-FET(221) 및 n-FET(251)가 설치된다.
마찬가지로, 센스앰프블록(SA2)의 센스앰프를 구동하기 위하여 p-FET(222) 및 n-FET(252)가 설치된다.
센스앰프블록(SA3)에 대하여는 p-FET(223), n-FET(253)가 설치되고, 센스앰프블록(SA7)에 대하여는 p-FET(227) 및 n-FET(257)이 설치되고, 센스앰프블록(SA8)에 대하여는 p-FET(228) 및 n-FET(258)이 설치된다.
p-FET(221-228)은 신호입력노드(23)에서 부여되는 센스앰프 활성화신호(øS)에 응답하여 온상태로 되고, 각 블록내의 센스앰프 구동용 신호선을 전원선(31)에 접속한다.
n-FET(251∼258)의 각각은 신호입력노드(26)을 사이에 두고 전달되는 센스앰프 활성화신호(ψs)에 응답하여 온상태로 되고, 대응의 센스앰프블록내의 신호선을 접지선(30)에 접속한다.
전원선(31) 및 접지선(30)의 각각은 각각 제21도에 있어서 점선으로 표시하는 것과 같은 기생저항을 가지고 있다.
제21도에 한예로서 표시하는 것과 같이, 전원선(31) 및 접지선(30)은 반도체칩(100)의 거의 끝단부에 걸쳐서 배설되어 있다.
따라서 배선재료로서 예를들어 저항율이 낮은 알미늄을 사용하였다 하여도 그 기생저항은 비교적 크게 된다.
예를들면 제21도에 표시하는 구성에 있어서, 접지선(30)의 기생저항이 가장 커지는 것은, 패드(29)에서 가장 떨어진 위치에 설치되어 있고 센스앰프블록(SA1)에 대하여서이다.
지금이 센스앰프블록(SA1)에 대한 접지선(30)의 기생저항의 값을 일반적인 4M 다이나믹·랜덤·액세스·메모리를 예를 들어 계산하여 본다.
알미늄 저항치 : 50mΩ/?,
알미늄 배선의 폭 : 25㎛,
알미늄 배선의 길이 : 15mm,
로 한다.
상술한 값을 사용하면, 센스앰프블록(SA1)에 대한 접지선(30)의 기생저항은 다음식에서 부여된다.
R=50×10-3×15×10-3/25×10-6=30(Ω)………………………………… (1)
한편, 메모리셀 어레이(MA1)의 메모리셀을 1024열 설치되어 있어, 1열은 1쌍의 비트선에 대응하기 때문에, 방전하는 비트선을 1024개 존재한다.
지금, 비트선 1개당의 용량을 약 0.3pF라 하면, 방전에 관여하는 비트선의 종용량은,
C=0.3×1024≒300(pF)……………………………………………………… (2)
로서 부여된다.
이 용량(C)에 축적되어 있는 전하가 센스동작시에 n-FET(251)와 접지선(30)의 기생저항과를 사이에 두고 접지단자용 패드(29)에 방전되는 것이 된다.
다음에, 이 방전에 요하는 시간을 계산하여 본다.
여기에서, 이 계산을 용이하게 하기 위하여 n-FET(251)의 크기를 충분히 크게 하고, 그 등가저항이 접지선(30)의 기생저항보다도 충분히 작게되어 있다고 하고, 또한 방전시간(t)을 이 CR 방전회로의 시정수(時定數)(τ)로 간주하면, 방전시간(t)로,
T=τ=R·C=30×300=9(ns)
로서 부여된다.
하나의 메모리 사이클에 있어서, 다이나믹·랜덤·액세스·메모리에 허용되는 전체의 지연시간은 60~80 ns이면, 이중에서 방전시간이 차지하는 비율은 10% 이상이며, 비교적 큰 비율을 차지하는 것이 된다.
다시금, 상술한 다이나믹·랜덤·액세스·메모리에 있어서 1회의 메모리동작(1메모리 사이클)에 있어서는, 1개의 서브어레이블록만이 동작하는 것이 아니고, 다른 서브어레이블록도 동작하는(제21도에 표시하는 4M 비트의 다이나믹·랜덤·액세스·메모리에 있어서는 동시에 2개의 세브어레이블록이 동작한다) 구성으로 되어 있다.
따라서, 센스동작시에는 이 복수개의 서브어레이블록이 동시에 활성화되는 것이 되어, 센스동작시에 있어서 방전에 수반하여 접지선(30)의 전위레벨이 더욱 상승하여, 비트선의 방전레벨이 응하여 상승하고, 방전시간이 상술한 값보다도 더욱 길어진다.
또, 상술한 설명에서는, 단순히 센스동작시에 있어서 저전위측이 비트선의 방전동작에 있어서 지연에 관하여 설명하였으나, 고전위측의 비트선을 충전할때의 충전동작에 관하여도 마찬가지의 이론이 성립하고, 마찬가지로 충전시간도 길어진다.
상술한 것과 같이 센스동작시에 있어서 비트선의 충반전에 요하는 시간이 길어지면 비트선전위가 전원전위(Vcc)레벨 및 접지전위 레벨로 확정한데 요하는 시간이 불필요하게 길어져서, 메모리셀 데이터를 고속으로 판독할 수가 없게 된다는 문제가 생긴다.
또, 상술한 것과 같이 센스동작시에 있어서 다수의 비트선의 충방전이 행하여지면, 예를들어 대용량의 다이나믹·랜덤·액세스·메모리에 있어서는 충전전류 및 방전전류가 각각 150mA 내지 250mA까지 도달하여, 전원전위 및 접지전위의 변동이 생겨, 회로동작에 오동작이 생기는 경우도 생긴다.
그러므로, 이 발명의 목적은 상술한 것과 같은 종래의 다이나믹·랜덤·액세스·메모리가 가지고 있는 문제점을 제거하여, 센스동작시에 있어서 비트선의 충방전을 고속으로 행할 수가 있는 센스앰프 구동장치를 제공하는 것이다.
이 발명의 다른 목적은 센스동작시에 있어서 전원전위 및 접지전위의 변동을 충분히 억제할 수가 있는 고주파특성이 우수한 정전용량을 구비한 센스앰프 구동장치를 제공하는 것이다.
이 발명의 또 다른 목적은, 다이나믹·랜덤·액세스·메모리에 있어서 사용되는 고주파 특성이 우수하고 또한 저기생저항 및 대용량치를 가지는 정전용량을 제공하는 것이다.
이 발명에 관한 반도체 기억장치의 센스앰프 구동장치는, 제1 및 제2의 센스앰프 구동신호 전달용 신호선과, 제1 및 제2의 전원전위 공급용 신호선과, 제1의 센스앰프 활성신호에 응답하여 제1의 센스앰프 구동신호 전달용 신호선과 제1의 전원전위 공급선과를 접속하는 제1의 스위칭소자와, 제2의 센스앰프 활성화신호에 응답하여 제2의 센스앰프 구동신호 전달용 신호선과 제2의 전원전위 공급선과를 접속하는 제2의 스위칭소자와, 제1 및 제2의 전원전위 공급선과의 사이에 접속되는 용량과를 구비한다.
반도체 기억장치의 기본구성 단위인 메모리셀은 1개의 전계효과 트랜지스터와 1개의 커패시터와를 포함하고, 상술한 전원선과 접지선과의 사이에 설치되는 용량을 메모리셀 커패시터와 전극 및 유전체의 재료가 동일하며, 또한 메모리셀 커패시터의 유전체와 막의 두께가 동일하다.
상술한 센스앰프 구동장치에 있어서, 사용되는 제1 및 제2의 전원전위 공급선간에 설치되는 용량은 제1및 제2의 전원전위 공급선의 인피던스를 저하시켜, 이것에 의하여 비트선의 충반전에 요하는 시간을 단축하고, 센스동작시에 있어서 충반전을 고속으로 행하게 한다.
또, 메모리셀 커패시터 구조로서는, 될 수 있는데로 작은 점유면적으로 충분한 정보전하를 축적할 수 있도록, 단위면적당의 용량치 및 기생저항치가 메모리칩내에서 각각 최대, 최소가 되는 구조가 채용된다.
따라서, 이 메모리셀 커패시터와 동일한 전극 및 유전체재료 및 동일유전체 막의 두께를 가지는 용량은, 저기생저항이며 또 최대용량치를 가지는 것이 되어, 고주파 특성이 우수한 직류안정화 용량을 소점유면적(小占有面積)에서 메모리칩상에 형성하는 것이 가능하게 된다.
[실시예]
제1도는 이 발명의 한실시예인 센스앰프 구동장치의 구성을 표시하는 회로도이며, 종래의 센스앰프 구동장치를 표시하는 제19도와 대응하는 부분에는 동일한 참조번호 및 부호가 붙여져 있다. 또, 제1도에 표시하는 구성에 있어서는 불필요한 설명의 중복을 피하기 위하여, 제19도에 표시하는 구성과 동일한 부분은 생략되어 있다.
제1도를 참조하여 이 발명의 한 실시예인 센스앰프 구동장치는 접지선(30)과 전원선(31)과의 사이에 설치된 용량수단인 용량(34)을 구비한다.
용량(34)은 그 한쪽 전극이 전원선(31)의 접속점(35)에 접속되어, 그 다른쪽 전극은 접지선(30)의 접속점(36)에 접속된다.
용량(34)은 센스앰프를 활성화하기 위한 스위칭수단으로 가능한 p-FET(22) 및 n-FET(25)에 인접하여 패드(24,29)측에 설치된다.
이것에 의하여 접지선(30)의 기생저항은 n-FET(25)와 접속점(36)과의 사이의 기생저항(38)과 접속점(36)과, 접지단자(본딩패드)(29)와의 사이의 기생저항(32)과에 분할된다.
또, 전원선(31)의 기생저항은, p-FET(22)와의 접속점(35)과의 사이의 기생저항(37)과 접속점(35)과 전원단자(본딩패드)(24)와의 사이의 기생저항(33)으로 분할된다.
접속점(35,36)는 p-FET(22) 및 n-FET(22,25)에 근접하여 설치되어 있기 때문에, 기생저항(37,38)은 각각 기생저항(33,32)보다 작게 되어 있다.
제2도는 제1도에 표시하는 센스앰프 구동장치의 동작을 설명하기 위한 신호파형도이며, 센스앰프의 방전동작에 있어서 센스앰프 활성화신호 및 신호선(14,17)의 전위변화를 표시한다.
또, 제2도에 있어서는, 본 발명에 의한 동작이 실선으로 표시되어, 또 비교를 위하여 종래의 센스앰프 구동장치에 있어서의 동작파형도가 점선으로 표시된다.
이하 제1도 및 제2도를 참조하여 이 발명의 한 실시예인 센스앰프 구동장치의 동작에 관하여 설명한다.
시간(t0)에 있어서, 센스앰프 활성화신호(øS)가 상승하면, n-FET(25)가 도통상태가 된다.
이것에 의하면, 센스앰프 구동신호(øB)를 전달하는 신호선(17)이 접지선(30)에 접속되어, 신호선(17)의 전위가 프리챠지레벨의 Vcc/2에 저하하기 시작한다.
이 결과, 센스앰프(50)가 활성화되어, 동작하고 비트선(2,7)에 생겨 있는 미소전압차가 증폭되어 저전위측의 비트선전위가 방전되어, 이 저전위 비트선에서 방전전류(iN)가 센스앰프(50), 신호선(17), n-FET(25)를 사이에 두고 흐른다.
이 방전전류(iN)가 기생저항(38)에 전압강하를 생기게 하여, 신호선(17)의 전위가 상승시킨다.
그러나, 이 기생저항(38)을 극히 작고, 그 전압강하는 무시할 수 있을 정도로 작기 때문에, 비트선의 방전에 대하여 영향을 끼치지 않는다.
이 방전전류(iN)는, 가속점(36)에서 2개로 분류(分流)한다.
한쪽의 방전전류(iNC)는 용량(34)을 향하여 흘러들어, 다른쪽의 방전전류(iNG)는 접지단자(본딩패드)(29)를 향하게 흐른다.
방전전류(iNC)에 의하여 기생저항(32)에 있어서 전압강하가 생겨, 접속점(36)의 전위가 상승한다. 그러나, 이 방전전류는 통상 센스동작 개시시각에 있어서 크고, 시간의 경과와 더불어 방전전류를 감소한다.
따라서, 시각(t0)에서 접속점(36)의 전위는 방전전류가 흐르면 상승하지만, 방전전류의 감소와 더불어 하강하고, 시각(T1)에 있어서 0V가 된다.
한편, 제2도에 점선으로 표시하는 것과 같이, 종래의 센스앰프 구동장치에 있어서는 용량(34)이 설치되어 있지 않기 때문에 용량(34)에의 전류의 분기가 존재하지 않고, 기생저항(32)에 있어서 전압강하가 크고, 접속점(36)의 전위상승도 본 발명의 경우보다도 커진다.
이 결과, 시각(t2)에 있어서 처음으로 스위칭수단으로 기능하는 n-FET(25)의 접속점(36)측의 전극전위가 접지전위 레벨이 0V이 된다.
따라서, 신호선(17)의 전압강하도 본 발명의 경우에 비하여 지연되고, 센스앰프 동작속도도 늦어진다.
상술한 것과 같이, 센스앰프의 동작속도를 빨리 하기 위하여는 접속점(36)에 있어서 전위상승을 될 수 있는한 작게 할 필요가 있다.
이것을 위하여는 기생저항(32)을 흐르는 방전전류(iNG)를 될 수 있는한 작게 하고, 용량(34)에 흘러 들어가는 방전전류(iNG)을 크게 할 필요가 있다.
이것을 위하여는 용량(34)의 용량치를 될 수 있는한 크게 하면 좋으나, 실제로는 반도체칩의 면적상의 제약도 있기 때문에, 이 용량치를 크게 하는데도 한도가 있다.
이하, 용량(34)에 의한 기생저항에 의한 임피던스를 저감하는 효과가 기대되는 최저한의 용량치의 개략치를 구하여 본다.
전술한(2)식에 표시한 것과 같이, 신호선(17)에서 n-FET(25)를 사이에 두고 접지선(30)에 흘러들어가는 방전전류(iN)는, 비트선의 용량에 축적된 전하를 방전하는 것에 의하여 생긴다.
따라서, 가령 이 신호선(17)에 대한 방전에 관하여 비트선 전체의 용량과 같은 정도의 용량치를 용량(34)이 가지면, 방전에 관하여는 비트선 전체와 용량(34)과의 사이에서 전하의 분할을 행할 수가 있어, 거의 방전전하의 전반을 용량(34)에 흡수하는 것이 가능하게 되어 접속점(36)의 전위상승을 종래의 센스앰프 구동장치의 경우에 비하여 절반으로 저감시키는 것이 가능하게 되어 이것에 의하여 센스앰프의 방전동작을 고속으로 행할 수가 있다.
예를들면, 4M 다이나믹·랜덤·액세스·메모리에 있어서, 상술한 정도의 크기의 용량치를 반도체칩상에서 실현하기 위하여 필요로 하는 면적을 구하여 보면, 아래와 같이 된다.
용량(34)이 n-FET와 동일구조의 FET용량(MOS 커패시터)으로 형성한 경우, 그 점유면적이 최소가 된다.
이 경우의 용량치는 다음식으로 표시된다.
C=(εOX Tox)·S………………………………………………………… (3)
여기에서, Tox는 n-FET의 게이트 절연막의 막의 두께, εOX는 게이트 절연막의 유전율, S는 게이트절연막의 면적이다.
위 식(3)에서 면적(S)은,
S=(Tox/εOX)·C…………………………………………………………… (4)
로 부여된다.
일반적인 4메가 다이나믹·랜덤·액세스·메모리에 있어서는,
Tox=200×10-10(m)
εOX=4×8.85×0-12(F/m)
이다.
따라서, 용량치(C)로서 전술한 값(300PF)을 사용하면, 용량(34)의 점유면적(S)은,
S=(200×10-10/4×8.85×10-12)×300×10-12(m2)=0.17(mm2)
으로 부여된다.
제21도에 표시하는 것과 같이 4메가 다이나믹·랜덤·액세스·메모리는 일반적으로 8개의 서브어레이로 분할되어 있기 때문에, 각 서브블록에 대하여 제4도에 표시하는 것과 같이 용량(34)을 1개씩 설치하는 구성으로 한 경우 전체로서 0.7×8=1.36(㎟)이 된다.
이 각 서브어레이블록 대응에 설치된 용량은 각각의 서브어레이블록에 대하여 소망의 효과를 낸다.
그러나, 공통적으로 접지선(30) 및 전원선(31)에 접속되어 있기 때문에 다른 서브어레이블록에 대하여도 효과를 나타낸다.
이들의 효과는 복잡하여, 설명이 번잡하게 되기 때문에 여기서는 그 상세한 것은 생략하지만 각 서브어레이블록에 대하여는 최저 1개, 최대 4개(동시에 2개의 서브어레이블록이 동작한다)의 기여를 생각할 수 있으며, 통상이 최대 최소의 중간의 2 내지 3개의 용량의 효과가 각 서브어레이블록에 대하여 나타난다고 생각된다.
일반적인 4메가 다이나믹·랜덤·액세스·메모리에 있어서는 그 칩면적은 약 100㎟이며, 상술한 1.36㎟이라는 값은 칩면적중 불과 1.36%이며, 칩면적에 대한 영향은 거의 없다.
더우기, 실제로는 용량(34)은 칩(100)상에 배설되어 있는 알미늄 배선등의 하부에 그 일부를 설치하도록 레이아웃하는 것도 가능하며, 용량(34)에 필요한 면적은 상술한 값보다도 더욱 작게 할 수 있는 것이 가능하다.
이 용량(34)의 용량치는 크게 하면 보다 효과가 높아지나, 이 용량(34)에 의한 칩점유면적 증대에 수반하는 손실과, 센스앰프 방전동작의 고속화에 의한 이득과의 균형에서 적당한 값으로 결정하는 것이 좋다.
또, 상술한 설명에서는, 설명을 간단히 하기 위하여 비트선의 방전동작에 관하여만 설명하였으나, 비트선의 충전동작에 관하여 한가지의 효과가 생겨, 전위의 변화방향을 반대로 하는 것만으로 상술한 방전동작에 대한 설명이 그대로 설립한다.
즉, 제2도에 있어서 센스앰프 활성화신호(øS)의 신호의 극성을 반대로 하고, 또한 신호선(17) 접속선(36)의 전위변화의 방향을 반대로 하면 비트선 충전시의 동작타형도가 얻어진다.
이 경우, 충전동작시에 있어서 접속점(36)의 전위는 충전전류(ipv)에 의한 기생저항(33)에 있어서 전압강하에 의하여 저하하지만, 이 접속점(35)의 전위하는 용량(34)으로 부터의 충전전류(ipc)에 의하여 보상되기 때문에 그 전위전하의 비율을 종전장치의 경우보다도 저감할 수가 있어 고속으로 접속점(35)의 전위를 전원전위(Vcc) 레벨에 까지 상승시킬 수가 있다.
여기에서, 제1도에 있어서 신호선(14)에 p-FET(22)를 사이에 두고 흐르는 충전전류(ip)는 전류(ipv)와 전류(ipc)와의 합으로 부여된다.
다시금, 비트선의 방전과 충전과를 대략 동일한 시각에 행하였을 경우에는, 용량(34)의 양전극간의 전압변화가 역상으로 되어 있기 때문에, 이 전압이 서로 상쇄되어 접속점(35) 및 (36)에 있어서 전위강하 및 상승은 거의 생기지 않고 이상적으로 고속으로 비트선의 충반전을 행할 수가 있다.
통상, 센스앰프에 있어서 충전동작과 방전동작을 동시에 행하게 하는 경우, 동작전원전위에서 접지전위를 향하여 관통전류가 크게 흘러, 기판전위의 변동등에 의한 오동작 등이 생긴다.
이 때문에, 통상의 메모리에 있어서는, 센스동작시에 있어서 비트선방전과 비트선충전과의 시작을 어긋나게 하는 것이 행하여지고 있다.
그러나, 센스앰프 동작속도를 고속화시키기 위하여 이 비트선의 충전과 비트선의 방전의 동작타이밍과를 일치시킨 경우, 이 발명에 의한 센스앰프 구동장치의 효과를 보다 한층 높여진다.
또, 상술의 구성의 경우 용량(34)에 의하여 전원선(31)에서 흘러 들어오는 충전전류 및 접지선(30)에 흐르는 방전전류의 량을 종래의 장치에 비하여 저감되기 때문에 전원전위(Vcc) 및 접지전원의 센스앰프 동작시에 있어서 변동이 작게 되고, 용량(34)은 직류안정화 용량으로서 기능하고, 전원전위 변동에 의한 회로의 오동작을 방지하는 것이 가능하다.
제3도는 이 발명의 다른 실시예인 센스앰프 구동장치의 구성을 표시하는 도면이다.
다이나믹·랜덤·액세스·메모리의 기억용량이 커짐에 따라, 또 집적도가 향상함에 따라, 그 메모리칩상에 형성되어 있는 FET의 칭수가 작게 되어 FET의 소스·드레인간의 내압이 저하하며, 메모리의 신뢰성이 저하한다는 문제가 발생한다.
이 문제를 극복하기 위하여, 종래의 메모리에 있어서 사용되고 있는 5V의 동작전원전압을 저하시킬 필요가 생기게 된다.
그러나, 외부로 부터의 전원전압을 5V 그대로이다.
이 때문에, 메모리의 사용용이함을 대용량이 되어서도 유지하기 위하여, 외부에서 부여되는 전원전압을 5V 그대로로 하고, 메모리 내부에 강압회로(絳狎回路)(500)를 설치하고, 강압된 내부동작 전원전압(3.3V)을 형성하는 것이 행하여지는 경우가 있다.
이 경우 제3도에 표시하는 것과 같이, 용량(34)은, 강압회로(500)로 부터의 내부전원선(310)과 접지단자용패드(29)에 접속되는 접지선(30)과의 사이에 접속되는 것이 된다.
이 제3도에 표시하는 구성에 있어서, 강압회로(500)는 전원전압용 본딩패드(24)에서 전원선(311)을 사이에 두고 5V의 전압을 받아, 3.3V로 강압하여 내부전원선(310)을 사이에 두고 각 회로에 동작전원전압을 공급하고 있다.
내부전원선(310)이 전술한 전원선(31)에 대응하는 것이 되어, 제3도의 구성에 있어서도, 제1도에 표시하는 경우와 마찬가지 효과를 얻을 수가 있다.
또한 상술한 실시예에 있어서는 신호선(14,17)이 다 같이 스탠드바이시에 프리챠지전압(VB)에 유지되어 있으나, 이 신호선(14,17)을 이퀄라이즈/프리챠지는 FET가 설치되어 있지 않은 센스앰프 구성이어도 상기 실시예와 마찬가지의 효과를 얻을 수가 있다.
다음에 용량(34)의 구성에 관하여 구체적으로 설명한다.
전술한 것과 같이, 용량(34)을 MOS 커패시터로서 구성되어 있어, 제5도a에 개략적으로 표시하는 것과 같은 단면구조를 가지고 있다.
제5a도를 참조하여, MOS 커패시터(34)는 P형 반도체 기판(101)과, P형 반도체 기판(101)상의 소정영역에 형성된 N형 불순물 확산영역(102)과, 반도체 기판(101) 표면상에 형성된 게이트 절연막(커패시터 절연막)(104)과, 게이트 절연막(104) 상에 형성된 게이트 전극(103)과를 구비하고 있다.
확산영역(102)은 용량의 한쪽의 전극 꺼내는곳(제5a도에 있어서 접지전위(GND), 즉 접지선(30)에 접속되는 전극꺼내는 곳)을 부여한다.
게이트 전극(103)을 용량의 다른 쪽의 전극을 형성하여 다결정 실리콘, 또는 모립덴(molybdenum) 실리사이드, 텅스텐 실리사이드 등의 고융점 금속실리사이드등 또는 다결정 실리콘과 고융점 금속의 다층구조에 의하여 형성된다.
게이트 전극(103)은 전원선(31)에 접속되어서 전원전위(Vcc)에 접속된다.
이 전원선(31) 및 접지선(30)은 전술한 것과 같이 알미늄 등의 저저항 금속으로 형성되어 있다.
게이트 절연막(104)은 SiO2등의 절연막을 사용하여 형성된다.
소스 및 드레인 전극(103)은 알미늄 등의 저저항도체로서 구성되어, 불순물 영역(102)과 전기적으로 접촉하여 접지선(30)으로 부터의 접지전위(GND)를 확산영역(102)에 부여한다.
전극(103) 및 (108)를 서로 전기적으로 절연하기 위하여 층간 절연막(109)이 설치된다.
통상게이트 전극(103)에 전원전위(Vcc)가 가하여지면, 반도체 기판(101) 표면에 반전층(N형 반전층)(101')이 형성된다.
이 반전층(101')이 용량의 한쪽의 전극을 형성한다.
즉, 제5a도에 표시하는 MOS 커패시터에 있어서 용량의 한쪽 전극은 반전층(101')이며 다른쪽 전극은 게이트전극(103)이다.
이 반전층(101')에는 불순물 확산영역(102)을 사이에 두고 접지전위(GND)가 가하여져서 한쪽 전극의 접지전위(GND)가 형성되어, 또한 다른쪽 전극에 전원전위(Vcc)가 가하여져서 용량으로서 기능한다.
이 MOS 커패시터는 메모리칩 내부에서 사용되는 MOS 커패시터와 동일한 구성을 가지고 있어 이 MOS 트랜지스터의 소스 전극 및 드레인 전극을 공통으로 접지전위(GND)에 접속하는 MOS 커패시터로 간주할 수가 있다.
이 MOS 커패시터의 접속구조를 제5b도에 표시하고, 또한 그 등가회로를 제5도에 표시한다.
제5c도를 참조하여, 저항(R1)은 게이트 전극(103)의 기생저항을 표시하고, 저항(R2)은 반전층(101)의 기생저항을 표시한다.
이와 같은 MOS 구조의 용량을 사용하는 것은, 메모리칩상에서는 이 구조를 사용한 용량이 유전체(커패시터 절연체)의 두께를 얇게 할 수가 있고, 또한 점유면적을 작게하는 것이 가능하게 되기 때문이다.
즉, 제6도에 하는 것과 같이, 층간 절연막(109)을 커패시터의 유전체로서 사용한 경우, 이 유전체(109)의 막의 두께(t2)는 게이트 절연막(104)의 막의 두께(t1)의 10배 정도이며, 따라서 층간 절연막(109)을 커패시터의 유전체로서 사용한 경우의 용량의 점유면적을 MOS 커패시터의 10배 필요하게 된다.
또, 층간 절연막(109)의 막의 두께를 에칭하여 소정의 용량치를 가지는 용량을 형성하는 구성의 경우에 있어서도 용량의 전극으로서 1층째의 전극층(103)과 2층째의 전극층(13)과를 사용할 필요가 있다.
이 1층째의 전극층(103)은 예를들어 게이트 전극(103)과 동일한 제조 프레스로서 형성되어, 또 전극층(113)은 다른 제2층 배선층(제6도에 표시 않되었음)과 동일한 제조프로세스로서 형성된다.
따라서, 이 전극(103, 113)간의 유전체의 막의 두께(t2)는, 다른 부분에 있어서 사용되는 신호배선층간에 형성되는 절연막의 막의 두께와 같게 된다.
이 내부 신호배선층은 될 수 있는 한 그 층간 용량을 작게 할 필요가 있다.
왜냐하면, 내부신호 배선의 층간의 기생용량의 큰 경우, 내부신호 배선간의 용량결합에 의한 신호의 변동 및 기생용량에 의한 내부신호의 전달의 지연이 생기기 때문이다.
이 때문에, 이와 같은 1층째의 전극층(103)과 2층째의 전극층(113)과를 칩내의 용량의 전극으로서 사용하는 경우, 이 커패시터 유전체막의 막의 두께(t2)는 게이트 절연막(104)의 막의 두께의 t1의 5 내지 10배 정도로 설정된다.
이와 같은 신호배선층간의 절연막의 막의 두께는 이 기생용량을 저감하기 위하여, 기본적으로 두껍게 되어 있어, 따라서 충분한 크기의 용량을 이 금속배선층(103,113)을 사용하여 형성하는 경우에는 큰 점유면적이 필요하게 되어, 소면적에서 소망의 용량치를 가지는 용량을 얻을 수가 없어진다는 문제가 생긴다.
이것 때문에, 상술한 것과 같이 MOS 구조의 용량을 사용하는 것에 의하여 최소면적에서 최대의 용량치를 가지는 용량을 얻는 것이 가능하게 된다.
더우기, 전술한 것과 같이 게이트 전극(103)의 구성 재료는 비교적 저저항의 재료이기 때문에, 그 기생저항(R1)은 비교적 낮게 수Ω 내지 수십 Ω하는 것이 가능하다.
그러나, 저항(R2)(제5c도 참조)은 MOS 트랜지스터의 반전층의 저항이며, 이 반전층의 저항은 통상 MOS 트랜지스터의 온저항의 주요 구성 요소로 되어 있어, 그 값은 상당히 높아서 수백 내지 수 KΩ의 값이 된다.
이와 같이 기생저항(R2)의 값이 크게 되면, 용량치를 크게 한 경우 그 시정수(時定數)(CR)도 크게 되어 전술한 센스앰프 동작시에 있어서 비트선 충방전 동작에 대하여 조속히 응답하는 것이 곤란하게 된다는 문제가 생기는 것을 생각할 수 있다.
따라서 고속으로 비트선의 충반전 동작에 대하여 응답하고, 전원전위(Vcc 및 GND양자)의 변동을 될 수 있는 한 억제할 수 있는 용량을 사용하는 것이 바람직스럽다.
거기에서 다음에 면적을 조금 희생하는 것이, 고주파 특성이 우수한 용량 즉 기생저항이 작고 또는 될 수 있는 한 큰 용량치를 가지는 정전용량의 구조에 관하여 설명한다.
제7도에 이 발명의 또다른 실시예인 용량(34)의 구조의 단면도를 다이나믹·랜덤·액세스·메모리의 단면구조와 더불어 표시한다.
제7도를 참조하여 메모리셀(제7도 좌측부분)과 직류안정화 회로 커패시터(제7도 우측부분)가 동일한 P형 반도체 기판(101)상에 형성된다.
메모리셀은, 1 트랜지스터, 1 커패시터형의 셀구조를 가진다.
메모리셀 트랜지스터는, 반도체 기판(101)과 반도체 기판(101)의 소정의 표면영역에 형성된 N형 불순물 확산영역(102a, 102b)과, 반도체 기판(101) 표면상에 형성되는 게이트 절연막(104a)과, 게이트 절연막(104a)상에 형성되는 전극배선층(103a)으로 구성된다.
불순물 확산영역(102a, 102b)은 각각 메모리셀 트랜지스터의 소스 및 드레인 영역을 형성한다.
전극배선층(103a)은 다결정 실리콘, 몰립덴 실리사이드 텅스텐 실리사이드 등의 고융점 금속계의 재료를 사용하여 구성되고, 워드선의 일부로도 구성하고 있다.
메모리셀 커패시터는, 불순물 확산영역(102b)에 전기적으로 접촉하여 전극배선층(103a, 103b) 상에 까지 뻗어서 소정의 영역에 형성되는 배선층(105a)과, 전극층(105a)상에 형성되는 절연막(107a)과 절연막(105a) 상에 형성되는 배선층(106a)로서 구성된다.
배선층(105a)은 다결정 실리콘, 몰립덴 실리사이드 텅스텐 실리사이드 등의 고융점 금속계의 재료를 사용하여 구성되며, 메모리 트랜지스터의 드레인 영역(102b)과 전기적으로 접촉하고, 메모리셀 용량의 한쪽의 전극으로서 기능한다.
배선층(106a)에도 마찬가지로 다결정실리콘, 몰립덴 실리사이드, 텅스텐 실리사이드 등의 고융점 금속계의 재료를 사용하여 구성되고, 동작전원전압(Vcc)의 절반의 전압(Vcc/2)이 가하여지고, 메모리셀 용량의 다른쪽 전극으로서 기능한다.
절연막(104a, 107b)에는 다같이 SiO2등의 재료가 사용된다.
절연막(107a)의 막의 두께는 게이트 절연막(104a)의 막의 두께의 대략 1/2 정도로 설정된다.
이 경우, 게이트 절연막(104a)에 가해지는 전압을 Vcc 레벨이며, 한편 메모리셀 커패시터 전극에 가해지는 전압을 최대 Vcc/2 레벨이기 때문에 동일절연 내압의 절연막을 사용하면 막의 두께가 얇으면 얇을수록 커패시터의 용량치가 커지기 때문이다.
메모리 트랜지스터의 소스영역(불순물 확산영역)(102a)에는 알미늄 또는 다결정 실리콘 등의 저저항의 도체층(108a)이 전기적으로 접속된다.
이 도체층(108a)은 메모리셀 어레이에 있어서 비트선을 형성한다.
또, 메모리셀 커패시터 전극층(105a)의 아래에 형성되어 있는 배선층(103b)은 다른행(行)에 접속되는 메모리셀을 선택하기 위한 워드선을 표시하고 있어, 전극배선층(103a)과 마찬가지의 재료를 사용하여 동일제조 공정으로 형성된다.
상술한 메모리셀 구조는 소위 스택형(stack型) 메모리셀을 형성하고 있다.
여기에서, 상술한 메모리셀 구조에 있어서 메모리셀 커패시터의 다른쪽 전극(106a)에 Vcc 레벨의 전압에서는 아니고 Vcc/2 레벨의 전압이 가하여져 있는 것은 아래의 이유에 의한다.
스택형 메모리셀은, 메모리셀 커패시터의 양전극이 반도체 기판상에 적층하여 형성되는 구조를 가지고 있다.
이 메모리셀 커패시터부의 높이(반도체 기판(101)의 표면에서 전극층(106a)의 상면까지의 거리)을 될 수 있는 한 작게 하고, 이 메모리셀 커패시터부에 생기는 단차(段差)를 될 수 있는 한 작게 할 필요가 있다.
이 때문에, 메모리셀 커패시터부의 절연막(커패시터 유전체)(106a)의 막의 두께는 될 수 있는 한 얇게하는 것이 바람직스럽게 된다.
이 같은 얇은 절연막을 커패시터 유전체로서 사용하기 위하여, 그 절연내압을 확보하기 위하여 메모리셀 커패시터의 전극층(106a)에 가하여지는 전압은 Vcc/2로 낮게 설정된다.
또한 제7도의 메모리셀 커패시터 구조에 있어서, 메모리셀 커패시터의 전극층(106a)과 도체층(108a)과의 사이에는 층간 절연막(109a)이 형성되어 있어, 전극층(106a)과 도체층(108a)과의 전기적 절연을 부여하고 있다.
제7도 우측부에 표시하는 이 발명의 실시예인 용량은 반도체 기판(101) 표면상에 형성되는 전극층(105b)와 전극층(105b) 상에 형성되는 절연막(107b, 107c)과 절연막(107b, 107c)상에 형성되는 전극층(106b, 106c)과, 전극층(106b, 106c)에 각각 전기적으로 접촉하는 도체층(108b, 108c)으로서 구성된다.
전극층(105b)은 메모리셀 커패시터 전극층(105a)과 동일하 재료로서 구성되고, 동일한 제조공정으로 형성된다.
절연막(107b, 107c)은 메모리셀 커패시터의 절연막(107a)과 동일한 재료로서 구성되고, 또한 동일한 막의 두께를 가지고 동일한 제조공정으로 형성되어 있다.
전극층(106b, 106c)은 서로 분리하여 형성되고, 도는 메모리셀 커패시터의 전극층(106a)과 동일한 재료를 사용하여 동일한 제조공정으로 형성된다.
도체층(108b, 108c)은 각각 비트선이 되는 도체층(108a)과 마찬가지로 알미늄 또는 다결정 실리콘 등의 저저항도체로서 형성된다.
도체층(180b)은 전원전위(Vcc)에 접속되어, 도체층(108c)은 접지전위(GND)에 접속된다.
이 층간 절연막(109b)은, 도체층(108b, 108c), 전극층(106b, 106c)의 상호 전기적 접촉을 방지하는 기능을 가지고, 메모리셀부에 있어서 층간 절연막(109a)과 동일한 재료를 사용하여 동일제조 공정으로 형성된다.
전극층(105b) 아래에는 마찬가지로 절연막이 형성되어 있어, 전극층(105b)과 반도체 기판(101)과의 사이의 전기적으로 접촉이 방지되어 있다.
제8도는 제7도의 우측에 표시하는 용량의 등가 회로를 표시한다.
제8도에 표시하는 것과 같이, 용량은 2개의 용량소자(C20, C30)가 직렬로 전원전위(Vcc)와 접지전위(GND)와의 사이에 접속된 구성과 등가로 된다.
전극층(105b)과 절연층(107b) 및 전극층(106b)이 형성하는 용량과 전극층(105b), 절연층(107c), 전극층(106c)이 형성하는 용량이 다같이 동일한 용량치이며, 반도체층(108b)에 전원전위(Vcc)가 가하여져서, 도체층(108c)에 접지전위(GND)가 가하여졌을 때에, 각 용량에 인가되는 전압도 용량분할에 의하여 각각 Vcc/2가 된다.
이 각 용량(C20,C30)에 있어서 전압(Vcc/2)은 메모리셀 커패시터의 전극간에 가하여지는 전압과 동일하며, 메모리셀 커패시터의 절연막(107a)에 가해지는 전계와 등가인 전계가 각 커패시터(C20,C30)의 절연층(106b, 106c)에 가하여 진다.
따라서, 이 구조에 있어서는 예를들어 전원전압(Vcc)과 접지전위(GND)가 양도체층(108b, 108c)에 가하여져도 절연파괴는 생기지 않는다.
이 제7도에 표시하는 용량의 구조에는, MOS 커패시터 구조와 동일한 용량치를 얻기 위하여는 MOS 커패시터 구조의 점유면적의 약 2배의 점유면적을 필요로 한다.
그러나, 전극층(105b, 106b, 106c)에는 저저항의 재료가 사용되고 있기 때문에, 이 전극의 저항에 기인하는 용량의 기생저항을 수Ω 내지 수십Ω의 저저항으로 설정할 수가 있다.
이것에 의하여, MOS 커패시터 보다도 고주파 특성이 우수한 용량을 얻는 것이 가능하게 된다.
특히, 제6도에 표시하는 것과 같은 다른 전극층을 사용하여 용량을 형성하는 경우와 비교하여 절연막의 막의 두께는 1/5 내지 2/5로 저감할 수가 있으므로 다른 전극층을 사용한 용량보다도 점유면적을 1/5 내지 2/5=20 내지 40% 저감할 수가 있어 면적효율이 좋은 용량을 얻을 수가 있다.
제9도에 다른 용량의 구성을 표시한다.
제9도를 참조하여, 용량은 전극층(105c, 105d)과 절연층(107e, 107f)과 다른쪽의 전극층(106d)으로 구성된다.
전극층(105c)이 도체층(108d)을 전원전위(Vcc)에 접속되어, 전극층(105d)이 도체층(108e)을 사이에 두고 접지전위(GND)에 접속된다.
이 구성에 있어서도 절연막(107e, 107f)은 메모리셀 커패시터의 절연막(107a)과 동일재료이고 또한 동일한 막의 두께를 가지고 있다.
전극층(105c, 105d)는 서로 절연막(109b)을 사이에 두고 전기적으로 절연되어 있다.
전극층(105c), 절연층(107e) 및 전극층(106d)이 형성하는 용량과 전극층(105d) 절연층(107f) 및 전극층(106d)이 형성하는 용량과는 다같이 용량치가 같고, 제8도에 표시하는 것과 같은 등가회로를 부여한다.
이 구성에 있어서도, 제17도에 표시하는 용량구조와 마찬가지의 효과를 얻을 수가 있다.
제10도는 이 발명의 또 다른 실시예인 용량의 구조를 표시하는 도면이다.
제10도에 있어서는, 커패시터 전극층(105e) 및 절연층(107g) 및 다른쪽 전극층(106e)에서 형성되는 제1의 용량소자와 전극층(105f) 절연층(107h) 및 전극층(106f)에서 형성되는 제2의 용량 소자로 부터 형성된다.
전극층(105e)과 전극층(106f)과는 도체층(108d)에 의하여 접속된다.
제1의 용량소자의 전극층(106e)은 도체층(108b)을 사이에 두고 전원전위(Vcc)에 접속된다.
제2의 용량소자의 전극층(105f)은 도체층(108c)을 사이에 두고 접지전위(GND)에 접속된다.
이 구조에 있어서도, 전극층(105e,105f,106e,106f)은 각각 메모리셀 커패시터의 전극층과 동일한 재료를 사용하여 동일한 제조공정으로 형성되어 있어 또, 절연층(107g,107h)을 메모리 커패시터의 절연층과 동일한 재료를 사용하여 아울러 동일한 막의 두께에서 동일한 제조공정으로 형성되어 있다.
이 제10도에 표시하는 구정에 있어서도 동작전원전위(Vcc)와 접지전위 (GND)와의 사이에 제1의 용량소자와 제2의 용량소자가 직렬로 접속된 구조를 부여하는 것이 되어, 상기 실시예와 마찬가지의 효과를 나타낸다.
제11도는 이 발명의 다른 실시예에 의한 용량의 구조를 표시하는 도면이다.
전술한 것과 같이 이 발명에 따른 용량은 스택(stack)형 메모리셀의 커패시터와 동일 구성을 가지고 있어, 반도체 기판(101) 표면상에 층간 절연막(109b)을 사이에 두고 형성되어 있다.
따라서, 이 용량(제11도에 있어서, 전극층(105) 절연층(107) 및 전극층(106)에 의하여 형성하는 용량)하에 MOS 트랜지스터를 형성하는 것도 가능하다.
여기서 MOS 트랜지스터는 불순물 영역(102c, 102d)과 게이트 절연막(104b)과 게이트 전극(103b)으로 형성되어, 이 MOS 트랜지스터는 메모리셀 트랜지스터와 동일한 제조공정에서 형성된다.
이 MOS 트랜지스터를 용량접속 즉, 소스 전극과 드레인 전극(전극층(108d, 108g))을 아울러 접속하여, 전극층(103b)과 전극층(108d, 108g)을 전원전위(Vcc) 및 접지전위 (GND)에 접속하면, 상층에 형성된 용량과 MOS 커패시터가 병설로 접속되는 것이 되어, 동일면전에서 보다 큰 용량치를 얻는 것이 가능하게 되어, 보다 집적도를 향상하는 것이 가능하게 된다.
더욱, 상술한 실시예에 있어서는, 센스앰프 동작시에 있어서의 비트선 충반전을 고속으로 행하기 위한 구성에 관하여 설명하였다.
그러나, 이 센스앰프에 있어서 비트선 충반전을 고속으로 행하기 위한 용량은, 센스동작시에 전원선(31) 및 접지선(30)에 흐르는 충반전 전류를 저감하여, 전원전압(Vcc) 및 접지전위 (GND)의 변동을 억제하고 있다.
따라서, 이 용량을 직류전압 안정화 용량으로서 사용하는 것도 가능하다.
제12도에 이 직류전압안정화 용량으로 사용하는 경우의 구성을 표시한다.
제12도의 구성에 있어서는, 외부전원전압(Vcc)이 전원단자(24)를 사이에 두고 반도체칩내에 가하여져서, 전원선(311)을 사이에 두고 강압회로(500)에 의하여 내부 전원전압(VC')에 강하되는 경우의 구성이 한예로서 표시된다.
이 외부 전원전압(Vcc)은 5V이며, 예를 들어 내부 전원전압(VC'이 3.3V의 경우를 생각한다.
이 같은 내부 전원전압을 사용하는 메모리의 경우 이 메모리셀이 스택형의 구조를 가지고 있는 경우에는, 메모리셀 용량(6)의 한쪽의 전극에는 V
Figure kpo00027
/2=3.3/2=1.65V가 가하여지는 것이 된다.
이 메모리셀 커패시터에 가하여지는 전압을 될 수 있는대로 안정상태로 유지하는 것이 필요하게 된다.
이 경우, 이 발명에 의한 용량의 구조를 사용하면 제12도에 표시하는 것과 같이 용량(C20,C30)으로부터의 용량이 내부전원선(310)과 접지선(30)과의 사이에 접속되는 구성이 된다.
이 구성으로 하면, 용량(C20,C30)으로 이루어지는 용량소자는, 센스앰프 구동시 뿐만 아니라 통상 동작시에 있어서 메모리셀 커패시터(6)에 가하여지는 전압을 안정화시키는 기능을 가진다.
제12도에 표시하는 구성에 있어서는 저항분할에 의하여 메모리셀 커패시터(6)에 Vcc/2의 전압이 가하여져 있다.
이 경우, 메모리셀 커패시터(6)에 가해지는 전압(Vcc/2)은 1.65V이나, 이 같은 5V의 약 1/3이기 때문에, 그 메모리셀 커패시터의 내압의 1.65이다.
따라서 제13도에 표시하는 것과 같이, 외부전압(Vcc)와 접지전위(GND)와의 사이에 용량을 3개 직렬로 형성하면, 외부전원전압(Vcc)을 안정화하는 것도 가능하다.
제13도에 표시하는 구성에 있어서는 전극층(5g)과 절연층(107) 및 전극층(106h)에서 제1의 용량이 형성되고, 전극층(105g), 절연층(107) 및 전극층(106i)에 의하여 제2의 용량이 형성되어, 전극층(105h), 절연층(107) 및 전극층(106i)에 의하여 제3의 용량이 형성되어 각각이 직렬로 접속된다.
또한 상술한 실시예에 있어서는 메모리칩내에 있어서 직류전압 안정화로서 용량을 사용하는 경우에 관하여 표시하였다.
그러나, 이 발명의 직류안정화용 용량은 고주파 특성이 우수하기 때문에 메모리칩 내에 있어서 주변회로로서 사용되는 고주파 신호를 이용하는 회로, 예를 들면 제14도에 표시하는 것과 같은 지연회로, 제15도에 표시하는 것과 같은 반도체 기판에 일정한 기판바이어스 전위를 가하기 위한 챠지펌프회로, 및 제16도에 표시하는 것과 같은 승압회로 등에 있어서 용량으로서도 사용할 수가 있다.
여기에서 제14도에 있어서 지연회로는, 2단의 인버터(11,12)와 인버터(11) 출력과 접지전위(GND)와의 사이에 접속되는 지연용량(CA)으로 구성된다. 이같은 지연회로는 통상, 타이밍 신호에 응답하여 소정의 시간을 지연시켜서 활성화 신호를 발생시키는 회로, 예를들면 외부
Figure kpo00028
신호에 응답하여 워드선 구동신호를 발생시키기 위한 회로, 이 워드선 구동신호를 더욱더 소정시간 지연시켜서 센스앰프 활성화 신호를 발생시키는 회로등에 사용되고 있다.
제15도에 표시하는 챠지펌프회로는 챠지펌프용 용량(CB)과 챠지펌프용 용량(CB)의 다른쪽 전극과 접지전위와의 사이에 순서방향으로 접속되는 다이오드(D1)와, 챠지펌프용 용량(CB)의 다른쪽 전극과 반도체와의 사이에 역방향으로 접속되는 다이오드(D2)를 구비한다.
이 챠지펌프회로에 있어서는, 클럭신호(ø)에 응답챠지펌프용 용량(CB)의 다른쪽 전극의 전위가 상승 또는 하강하여, 이 다른쪽 전극전위가 각각 다이오드(D1,D2)에 의하여 클램프(clamp)되는 것에 의하여 반도체 기판 전위를 챠지펌프 동작에 의하여 소정전위로 바이어스하는 구성으로 되어 있다.
이 경우 클럭신호(ø)는 고주파 신호이기 때문에 챠지펌프용 용량(CB)으로서 고주파 특성이 우수한 용량을 사용하는 것이 좋고, 본 발명에 의한 용량을 적용할 수가 있다.
제16도에 표시하는 승압회로는 예를들어 메모리셀 데이터를 판독한 후 다시 기록하는 리스토어 동작시에 있어서, 메모리셀 데이터를 확실히 기록하기 위하여 워드선을 다시금 승압하는 워드선 승압구성등에 있어서 사용되는 회로이며, 클럭신호(ø)을 받는 버퍼(B)와 버퍼(B)의 출력에 병렬로 접속되어 승압용의 클럭신호(øC)에 응답하여 버퍼(B)의 출력단자의 전위를 승압차는 승압용 용량(CC)를 구비한다.
이상과 같이, 이 발명에 의하며 메모리셀 커패시터와 동일 구성의 용량을 반도체 기억장치 주변회로에 사용되는 용량소자로서 사용하였으므로, 용량소자로서 기생저항이 저감되고 아울러 충분한 용량치를 가지는 소면적의 고주파 특성이 우수한 용량을 얻을 수가 있어 센스앰프 동작시에 있어서 비트선충반전의 고속화, 전원전위의 변동의 억제 직류전압 안정화 및 고주파 특성 개선용 용량을 얻는 것이 가능하게 된다.
특히 센스앰프 구동장치에 이 용량소자를 사용한 경우, 센스앰프의 동작속도를 빨리 하는 것이 가능하게 되어, 다이나믹·랜덤·액세스·메모리의 동작속도를 빨리 하는 것이 가능하게 된다.
다시, 이 발명에 의한 용량을 사용하면 외부전원 단자용 패드 및 내부접지용 패드에 대하여 센스앰프의 충반전 동작시에 흐르는 전류가 적게 되기 때문에, 이들의 패드 및 그 외부단자에 있어서의 노이즈가 감소하여, 반도체 기억장치의 동작을 안정화 시키는 것도 가능하게 된다.

Claims (7)

  1. 복수행, 복수열로 배열되어, 각각이 1개의 전계효과 트랜지스터(5)와 1개의 용량(6)으로 부터 이루어지는 복수의 메모리셀(1)과, 복수열로 배열되어, 각각은 대응하는 열에 배열된 복수의 메모리셀(1)이 접속되는 복수의 비트선대{(2,7), (BL0,
    Figure kpo00029
    ~BLm,
    Figure kpo00030
    )}과, 복수열로 배열되어, 각각이 대응한 비트선대{(2,7), (BL0,
    Figure kpo00031
    ~BLm,
    Figure kpo00032
    )}의 전위차를 검출하여 증폭하는 복수의 센스앰프(50)와를 가지는 반도체 기억장치에 있어서, 상기 센스앰프(50)를 구동하기 위한 장치로서 상기 복수의 센스앰프(50)의 각각에 결합되어, 제1의 센스앰프 구동신호(øA)를 전달하는 제1의 신호선(14)과, 상기 복수의 센스앰프(50)의 각각에 결합되어 제2의 센스앰프 구동신호(øB)를 전달하는 제2의 신호선(17)과, 제1의 전원전위(Vcc)를 전달하는 제1의 전원선(31)과, 제2의 전원전위(GND)를 전달하는 제2의 전원선(30)과, 상기 제1의 신호선(14)과 상기 제1의 전원선(31)과의 사이에 설치되어, 제1의 센스앰프 활성화 타이밍신호(
    Figure kpo00033
    )에 응답하여 상기 제1의 신호선(14)과 상기 제1의 전원선(31)과를 접속하는 제1의 스위칭수단(22)과, 상기 제2의 신호선(17)과 상기 제2의 전원선(30)과의 사이에 설치되어 제2의 센스앰프 활성화 타이밍신호(øS)에 응답하여 상기 제2의 신호선(17)과 상기 제2의 전원선(30)과를 접속하는 제2의 스위칭수단(25) 및, 일측의 수단(34)을 구비하되, 상기 용량수단(34)은, 적어도 1개의 용량소자{(C), (C20, C30)}를 포함하고, 상기 용량소자{(C), (C20, C30)}는 상기 메모리셀(1)에 포함되는 용량(6)과 동일재료의 전극{(101',102,103), (105b, 106b, 106c), (105c, 105d, 106d), (105e, 105f), (105, 106), (105g, 105h, 106h, 106i)} 및 유전체{(104, (107b, 107c), (107e, 107f), (107g, 107h), (107)}를 가지고, 아울러 상기 용량소자의 상기 유전체는 상기 메모리셀(1)에 포함되는 용량(6)의 유전체(107a)와 동일막의 두께인 것을 특징으로 하는 반도체 기억장치의 센스앰프 구동장치.
  2. 1개의 전계효과 트랜지스터(5)와 1개의 용량(6)으로부터 구성되는 메모리셀(1)을 복수개 포함하는 반도체 기억장치에 있어서 사용되는 용량소자(C20, C30)로서, 적어도 2개의 전기적으로 직렬로 접속된 용량성 소자(C20, C30)를 포함하고, 상기 메모리셀(1)의 용량(6)을 구성하는 전극(105a, 106a) 및 유전체(107a)와 동일재료로 부터 이루어지는 전극{(105b, 106b, 106c), (105c, 105d, 106d), (105e, 105f, 106e, 106f), (105c, 105d, 106d), (105e, 105f, 106e, 106f), (105, 106), (105g, 105h, 106h, 106i)} 및 유전체 {(107b, 107c), (107e, 107f), (107g, 107h), (107)}를 가지고 아울러 또한 상기 용량의 유전체{(107b, 107c), (107e, 107f), (107g, 107h), (107)}는 상기 메모리셀(1)에 포함되는 용량(6)의 유전체(107a)와 동일한 막의 두께를 가지는 정전용량소자.
  3. 제1항에 있어서, 상기 용량수단(34)에 있어서의 용량소자{(C), (C20, C30)}는 제1 및 제2 스위칭수단(22) 및 (25)에 가능한 근접한 위치에 배치되는 것을 특징으로 하는 반도체 기억장치의 센스앰프 구동장치.
  4. 제1항 또는 제3항에 있어서, 상기 용량수단(34)에 있어서의 용량수단{(C), (C20, C30)}는 MOS 커패시터 구조를 갖는 것을 특징으로 하는 반도체 기억장치의 센스앰프 구동장치.
  5. 제1항 또는 제3항에 있어서, 상기 메모리셀(1)의 용량(6)은 반도체 기판(101)상에 형성된 2개의 전극에 의한 스택구조를 갖고, 상기 용량수단(34)은 직렬 접속된 적어도 2개의 용량소자(C20, C30)을 포함하고, 상기 용량소자(C20, C30)는 메모리셀(1)의 용량(6)의 프로세스와 동시에 프로세스에 의해 제조되는 것을 특징으로 하는 반도체 기억장치의 센스앰프 구동장치.
  6. 제2항에 있어서, 상기 메모리셀(1)의 용량(6)은 도전체층으로 되는 일측의 전극과 반도체층으로 된 타측의 전극을 갖는 MOS 구조를 갖고, 상기 용량소자(C20, C30)는 상기 메모리셀(1)의 용량(6)과 동일한 제조프로세스로 형성되는 MOS 구조의 용량(101', 102, 103, 104)을 갖는 것을 특징으로 하는 정전용량소자.
  7. 제2항에 있어서, 상기 메모리셀(1)의 용량(6)은 반도체 기판(101)상에 형성된 2개의 전극에 의한 스택구조를 갖고, 상기 용량소자는 메모리셀(1)의 용량(6)과 동일한 프로세스로 형성된 용량을 갖는 것을 특징으로 하는 정전용량소자.
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