JPH02276088A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置に関し、特に半導体記憶装置
に含まれる静電容量素子の改良に関する。

より特定的には、この発明はこの改良された静電容量を
用いた、ワード線選択時にビット線上に現われる続出電
位を検出し増幅するセンス動作を高速化するための構成
に関する。

［従来の技術］ 第１７図は従来から用いられているダイナミック・ラン
ダム・アクセス・メモリの続出部の全体の概略構成の一
例を示す図である。第１７図を参照して、ダイナミック
・ランダム・アクセス・メモリは、情報を記憶するメモ
リセルが行および列からなるマトリクス状に配列された
メモリセルアレイＭＡと、外部から与えられる外部アド
レスに応答して内部アドレスを発生するアドレスバッフ
ァＡＢと、アドレスバッファＡＢから内部行アドレスを
受け、メモリセルアレイＭＡのうちの対応の行を選択す
るＸデコーダＡＤＸと、アドレスバッファＡＢから内部
列アドレスを受け、メモリセルアレイＭＡの対応の列を
選択するＹデコーダＡＤＹとを含む。アドレスバッファ
ＡＢはメモリセルアレイＭＡの行を指定する行アドレス
とメモリセルアレイＭＡの列を指定する列アドレスとを
時分割的に受け、それぞれ所定のタイミングで内部行ア
ドレスおよび内部列アドレスを発生し、ＸデコーダＡＤ
ＸおよびＹデコーダＡＤＹに与える。

外部アドレスにより指定されたメモリセルのデータを読
出すために、ＸデコーダＡＤＸからの行アドレスデコー
ド信号により選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプと、ＹデコーダＡＤ
Ｙからの列アドレスデコード信号に応答して、選択され
た１行のメモリセルのうち対応の列に接続されるメモリ
セルのデータを出力バッファＯＢへ伝達する入出力イン
ターフェイス（Ｉ　１０）と、入出力インターフェイス
（Ｉ　１０）を介して伝達されたメモリセルデータをダ
イナミック・ランダム・アクセス・メモリの外部へ伝達
する出力バッファＯＢとを含む。

ここで、第１７図においては、センスアンプと入出力イ
ンターフェイス（Ｉ　１０）とが１つのブロックＳｌを
構成するように示される。出力バッファＯＢはブロック
ＳＩから伝達された続出データを受けて対応の出力デー
タＤｏｕｔに変換して出力する。

ダイナミック・ランダム・アクセス・メモリの各種動作
タイミングを制御するための制御信号を発生するために
、制御信号発生系周辺回路ＣＧが設けられる。制御信号
発生系周辺回路ＣＧは、後に詳述する、プリチャージ電
位ＶＢ、ワード線駆動信号Ｒｎ、イコライズ信号φＥ１
プリチャージ信号φＰ、センスアンプ活性化信号φ、な
どを発生ずる。

第１７図に示されるメモリセルアレイおよびそれに関連
の回路の概略構成を第１８図に示す。第１８図を参照し
て、メモリセルアレイＭＡは、各々がメモリセルアレイ
ＭＡの１行を規定するワード線ＷＬ１、ＷＢ２、・・・
、ＷＬｎと、各々がメモリセルアレイＭＡの１列のメモ
リセルを規定するビット線対ＢＬＯ，ＢＬＯ１ＢＬＩ、
ＢＬＩ、・・・ＢＬｍ、ＢＬｍを含む。ビット線ＢＬＯ
，ＢＬＯ１・・・ＢＬｍ、ＢＬｍはそれぞれ折返しビッ
ト線を構成し、２本のビット線が１つのビット線対を構
成する。すなわち、ビット線ＢＬＯ，ＢＬＯが１対のビ
ット線対を構成し、ビット線ＢＬＩ、ＢＬＩが１対のビ
ット線を構成し、以下同様にして、ビット線ＢＬｍ、Ｂ
Ｌｍがビット線対を構成する。

情報を記憶するメモリセル１はビット線ＢＬＯ。

ＢＬＯｌ・・・ＢＬｍ、ＢＬｍの各々と１本おきのワー
ド線との交点に設けられる。各ビット線対においては、
すなわち、１本のワード線と１対のビット線のいずかの
ビット線との交点にメモリセル１が接続される。ビット
線対ＢＬＯ，ＢＬＯ１・・・ＢＬｍ、ＢＬｍの各々には
、ダイナミック・ランダムφアクセス・メモリのスタン
バイ時に各ビット線の電位を平衡化しかつ所定の電位Ｖ
Ｂにプリチャージするためのプリチャージ／イコライズ
回路１５０が設けられる。

選択されたメモリセルのデータを検知し増幅するために
、ビット線対ＢＬＯ，ＢＬＯ１・・・、ＢＬｍ、ＢＬｍ
の各々には。センスアンプ５０が設けられる。センスア
ンプ５０は、第１の信号線１４および第２の信号線１７
を介してそれぞれ伝達される第１のセンスアンプ駆動信
号φ＾および第２のセンスアンプ駆動信号φ６に応答し
て活性化され、対応のビット線対の電位差を検出し差動
的に増幅する。

選択されたメモリセルのデータを第１７図に示す出力バ
ッファＯＢへ伝達するために、ビット線対ＢＬＯ，ＢＬ
Ｏ１・・・、ＢＬｍ、ＢＬｍの各々に、ＹデコーダＡＤ
Ｙからの列アドレスデコード信号に応答してオン状態と
なり、対応のビット線対をデータ入出力バスＩ１０．Ｉ
１０へ接続するトランスファゲートＴｏ、ＴＯ’　、Ｔ
Ｉ、Ｔｌ’　　　・・・Ｔｍ、Ｔｍ’が設けられる。ト
ランスファゲートＴＯ，ＴＯ’　はビット線線ＢＬＯ，
ＢＬＯに対して設けられ、トランスファゲートＴ１．Ｔ
ｌ’がビット線ＢＬＩ、ＢＬＩに対して設けられ、トラ
ンスファゲートＴｍ、Ｔｍ’　はビット線対ＢＬｍ。

ＢＬｍに対しても設けられる。ＹデコーダＡＤＹからの
列アドレスデコード信号に応答して１対のトランスファ
ゲートがオン状態となり、対応のビット線対がデータ入
出力バスＩ１０．Ｉ１０へ接続される。

第１９図は第１８図に示される構成のうち１対のビット
線に関連する回路構成を示す図であり、特に、センスア
ンプ５０を駆動する装置の構成を具体的に示す図である
。

第１９図を参照して、メモリセル１は、情報を電荷の形
態で記憶するメモリキャパシタ６と、ワード綿線３上に
伝達されるワード線駆動信号Ｒｎに応答してオン状態と
なり、メモリキャパシタ６をビット線２へ接続する選択
トランジスタ５とを備える。選択トランジスタ５はｎチ
ャネル絶縁ゲート電界効果トランジスタ（以下、単にｎ
−ＦＥＴと称す）から構成され、そのゲートがワード綿
線３に接続されて、そのソースはビット線２に接続され
る。メモリキャパシタ６の一方電極は記憶ノード４を介
して選択トランジスタ５のドレインへ接続され、他方電
極は接地電位ＧＮＤ　（実際には電源電位Ｖｃｃ）へ接
続される。

プリチャージ／イコライズ回路１５０は、ｎ−ＦＥＴ９
，１０および１２を含む。ｎ−ＦＥＴ９はプリチャージ
信号伝達用信号線１１を介して伝達されるプリチャージ
信号φＰに応答してオン状態になり、プリチャージ電位
伝達用信号線８を介して伝達されるプリチャージ電圧Ｖ
Ｂをビット線２上へ伝達する。ｎ−ＦＥＴｌ０は信号線
１１を介して伝達されるプリチャージ信号φＰに応答し
てオン状態となり、信号線８を介して伝達されるプリチ
ャージ電圧ＶＦＳをビット線７へ伝達する。

ｎ−ＦＥＴ１２は、イコライズ信号伝達用信号線１３を
介して伝達されるイコライズ信号φＥに応答してオン状
態となり、ビット線２およびビット線７を電気的に短絡
し、ビット線２およびビット線７の電位を平衡化する。

センスアンプ５０は、ｐチャネル絶縁ゲート電界効果ト
ランジスタ（以下、単にｐ−ＦＥＴと称す）１５．１６
と、ｎ−ＦＥＴ１８．１９を含む。

センスアンプ５０はＣＭＯ８（相補性メタル・オキサイ
ド・セミコンダクタ）構成のフリップフロップにより構
成され、ｐ−ＦＥＴ１５，１６のゲート電極とその一方
電極が交差接続され、かつｎＦＥＴ１８，１９のゲート
電極とその一方電極が交差接続される。ｐ−ＦＥＴ１５
とｎ−ＦＥＴ１８の一方電極の接続点はビット線２に接
続され、ｐ−ＦＥＴ１６およびｎ−ＦＥＴ１９のそれぞ
れの一方電極の接続点はビット線７へ接続される。

ｐ−ＦＥＴ］、５，１．６の他方電極はともに第１のセ
ンスアンプ駆動信号φ８を伝達する信号線１４に接続さ
れる。ｎ−ＦＥＴ１８，１．９の他方電極はともに第２
のセンスアンプ駆動信号φＢを伝達する信号線１７に接
続される。

信号線１４．１７の間には、信号線１４．１７の電位を
所定電位ｖＦＳにプリチャージしかつイコライズするた
めに、ｎ−ＦＥＴ２６，２７および２８が設けられる。

ｎ−ＦＥＴ２６は、信号線１１を介して伝達されるプリ
チャージ信号φＰに応答してオン状態となり、信号線８
を介して伝達される所定の一定電位のプリチャージ電圧
ＶＢを信号線１４上へ伝達する。ｎ−ＦＥＴ２７は信号
線１１を介して伝達されるプリチャージ信号φＰに応答
してオン状態となり、信号線８を介して伝達されるプリ
チャージ電圧ＶＢを信号線１７上へ伝達する。ｎ−ＦＥ
Ｔ２８は、信号線１１を介して伝達されるプリチャージ
信号φＰに応答してオン状態となり、信号線１４．１７
を電気的に短絡して信号線１４．１７の電位を平衡化す
る。

センスアンプ５０を駆動するために、信号線１４と第１
の電源電位供給端子２４との間に、第１のセンスアンプ
活性化信号φ、に応答してオン状態となり、信号線１４
を第１の電源線３１へ接続するｐ−ＦＥＴ２２が設けら
れる。

同様に、信号線１７と第２の電源電位供給端子２９との
間に、第２のセンスアンプ活性化信号φ、に応答してオ
ン状態となり、信号線１７が第２の電源線３０へ接続す
るｎ　−Ｆ　Ｅ　Ｔ　２５が設けられる。センスアンプ
活性化信号φ５．φ５はそれぞれ信号入力端子２３．２
６を介してｐ−ＦＥＴ２２およびｎ−ＦＥＴ２５のゲー
トへ与えられる。

電源端子２４．２９は、ダイナミック・ランダム・アク
セス・メモリの外部から所定の電位の供給を受けるため
に、ダイナミック・ランダム・アクセス・メモリが形成
される半導体チ・ノブ周辺に形成されたポンディングパ
ッドにより形成される。

ビット線２は寄生容量２０を有し、ビット線７は寄生容
量２１を有する。また、第２の電源線３０は寄生抵抗３
２を有する。

なお、第１９図に示す構成においては図面の煩雑化を避
けるために、１本のワード線３と、このワード線３とビ
ット線２との交点に配置されたメモリセル１のみを代表
的に示している。実際には、ビット線２．７にはそれぞ
れ複数のメモリセルが接続されている。

また、ビット線２，７および信号線１４．１７を所定電
位にプリチャージするプリチャージ電圧ｖｌ１１は通常
は動作電源電位Ｖｃｃの約２分の１の一定の電圧に設定
される。

第２０図は第１９図に示す回路構成の動作を示す信号波
形図である。第２０図においては、第１９図に示すメモ
リセル１に論理“１“の情報が記憶されており、この記
憶情報“１”を読出す場合の動作が示される。以下、第
１９図および第２０図を参照してメモリセルデータの読
出動作につ０て説明する。

時刻ｔｏから時刻ｔ１の間のスタンノくイ状態において
は、プリチャージ信号φＰおよびイコライズ信号φ［は
ともに“Ｈ”　レベルにある。このため、ｎ−ＦＥＴ９
，１０．１２およびｎ−ＦＥＴ２６．２７．２８はすべ
てオン状態にあり、ビ・ソト線２，７および信号線１４
．１７はそれぞれ所定のプリチャージ電位ＶＢ　　（＝
Ｖ　ｃ　ｃ／　２）に保持されている。

時刻ｔ１においてスタンバイ状態が終了し、メモリサイ
クルが始まると、プリチャージ信号φＰおよびイコライ
ズ信号φＥはそれぞれ“Ｌ”レベルへ下降する。それに
より、ｎ−ＦＥＴ９，１０゜１２．２６．２７および２
８はすべてオフ状態となる。

時刻ｔ２において、プリチャージ信号φＰおよびイコラ
イズ信号φＥが″Ｌ″レベルとなり、ｎ−ＦＥＴ９，１
０，１２，２６．２７および２８がすべてオフ状態とな
ったとき、第１７図に示すアドレスバッファＡＢから内
部行アドレスがＸデコーダＡＤＸへ与えられ、メモリセ
ルアレイＭＡにおける行選択が行なわれる。

時刻ｔ３において、選択されたワード線３（第１９図に
示すワード線３が選択されたものとする）上にワード線
駆動信号Ｒｎが伝達され、ワード線３の電位が立上がる
。これにより、メモリセル１の選択トランジスタ５がオ
ン状態となり、メモリセル１のキャパシタ６がビット線
２へ接続される。

これにより、記憶ノード４に蓄えられていた電荷がビッ
ト線２上へ移動し、ビット線２の電位がわずかΔＶ上昇
する。このビット線２の電位上昇ΔＶの値は、メモリキ
ャパシタ６の容量値Ｃ６とビット線２の寄生容量２０の
容量値Ｃ２０と記憶ノード４の記憶電圧ｖ４とによって
決定され、通常１００ないし２００ｍＶの値となる。

時刻ｔ４において、センスアンプ活性化信号φ、が上昇
し、またセンスアンプ活性化信号φ、が続いて下降し、
ｎ−ＦＥＴ２５およびｐ−ＦＥＴ２２がそれぞれオン状
態となる。この結果、第１の信号線１４および第２の信
号線１７がそれぞれ第１の電源線３１および第２の電源
線３０へそれぞれ接続され、第１の信号線１４の電位が
上昇し始め、かつ第２の信号線１７の電位が下降し始め
る。この第１および第２の信号線１４．１７の電位の上
昇および下降により、ｐ−ＦＥＴ１５，１６およびｎ−
ＦＥＴ１８，１９からなるフリップフロップ回路（セン
スアンプ５０）が活性化され、メモリセルデータのセン
ス動作を開始し、ビット線２，７間の微小電位差ΔＶの
差動増幅を行なう。

ここで、ビット線７には選択メモリセルが接続されてい
ないので、ビット線７の電位は時刻ｔ４までプリチャー
ジレベルのＶ　ｃ　ｃ　／　２のままである。

このセンス動作の場合、ビット線２がΔＶだけ電位上昇
したことにより、ｎ−ＦＥＴ１９がオン状態となると、
第２の信号線１７の電位下降に伴い、寄生容量２１に蓄
えられていた電荷がｎ−ＦＥＴ１９を介して第２の信号
線１７へ放電され、時刻ｔ５においてビット線７の電位
がほぼＯｖ程度になる。

一方、ビット線７の電位下降により、ｐ−ＦＥＴ１５が
オン状態となり、第１の信号線１４上の電位がｐ−ＦＥ
Ｔ１５を介してビット線２へ伝達され、ビット線２の電
位がＶｃｃレベルにまで上昇する。ビット線２上の電位
は選択トランジスタ５を介して記憶ノード４へ伝達され
、記憶ノード４の電位レベルがＶｃｃ−Ｖ７うとなり、
メモリセル１へのデータの再書込みが行なわれる。ここ
でＶＴｒｌは選択トランジスタのしきい値電圧である。

ビット線２，７上の信号電位の増幅動作が完了し、その
電位がそれぞれ電源電位Ｖｃｃレベル、接地電位ＧＮＤ
レベルに確定すると、時刻ｔ８までの間に列デコーダＡ
ＤＹ　（第１７図参照）からのアドレスデコード信号に
よりメモリセルアレイの１列が選択され、ビット線２，
７がデータ入出力バスＩ１０．Ｉ１０　（第１８図参照
）に接続され、メモリセル１の情報の読出しが行なわれ
る。

以上がメモリセルからのデータの読出し、増幅および再
書込みまでの動作である。これら一連の動作が終了する
と、次のメモリサイクルに備えてスタンバイ状態に入る
。すなわち、時刻ｔ８において、ワード線駆動信号Ｒｎ
が下降を始め、時刻ｔ９において接地電位レベルの″Ｌ
″レベルに立下がると、選択トランジスタ５がオフ状態
となり、メモリセル１はビット線２と電気的に切り離さ
れて待機状態となる。

時刻ｔ　１０において、センスアンプ活性化信号φ８，
７７がそれぞれ下降および上昇をし始め、時刻ｔｌｌで
それぞれ接地電位ＧＮＤレベルの低レベル、および電源
電圧Ｖｃｃレベルの高レベルとなると、ｐ−ＦＥＴ２２
およびｎ−ＦＥＴ２５がオフ状態となり、センスアンプ
５０が不活性化される。

時刻ｔ１２において、イコライズ信号φＥが上昇をし始
め、ｎ　−Ｆ　Ｅ　Ｔ　１２がオン状態となると、ビッ
ト線２，７が電気的に接続され、電位レベルの高いビッ
ト線２から電位レベルの低いビット線７へ電荷が移動し
、はぼ時刻ｔ１３でビット線２゜７の電位がともにプリ
チャージ電位ＶＢ　　（＝Ｖｃｃ／２）となる。このと
き、同時に、ｐ−ＦＥＴ２２およびｎ−ＦＥＴ２５がオ
フ状態となったことにより、高インピーダンス状態とさ
れた第１の信号線１４および第２の信号線１７とビット
線２およびビット線７との間に電荷の移動が生じ、信号
線１４．１７の電位レベルはそれぞれＶｃ　ｃ／２＋　
ｌ　Ｖ７　ｐ　　ｌ、Ｖｃｃ／２−ＶＴＮなる。ここで
Ｖ、Ｐはｐ−ＦＥＴ２２．１６のしきい値電圧であり、
ＶＴＮはｎ−ＦＥＴ１８，１９Ｌきい値電圧である。

時刻ｔ１４において、プリチャージ信号φＰが上昇し始
めると、ｎ−ＦＥＴ９，１０，１６．１７および２８が
導通し始め、時刻ｔ１５においてプリチャージ信号φＰ
が電源電圧Ｖｃｃレベルの″Ｈ″レベルとなると、ｎ−
ＦＥＴ９．　１０．　２２．２６．２７および２８がす
べてオン状態となり、ビット線２，７ヘプリチヤージ電
圧ＶＢがそれぞれ伝達されるとともに、信号線１４．１
７がｎ−ＦＥＴ２８を介して電気的に接続され、それぞ
れの電位が平衡化される。また一方ｎ−ＦＥＴ２６．２
７を介して所定のプリチャージ電圧ＶＩ１１が信号線１
４．１７上へ伝達され、これにより第１および第２の信
号線１４．１７の電位がＶｃｃ／２となる。このプリチ
ャージ信号φＰの“Ｈ”レベルへの移行により、ビット
線２，７および信号線１４，１．７への電位が安定化さ
れ、次の読出動作に備えることになる。

［発明が解決しようとする課題］ 上述のごとく、ダイナミック・ランダム・アクセス・メ
モリのメモリセルデータの読出動作時においては、１対
のビット線のうち一方はＶｃ　ｃ／２＋ΔＶレベルから
Ｖｃｃレベルまで充電され、他方のビット線はＶ　ｃ　
ｃ　／　２のレベルから接地電位のＯｖレベルに放電さ
れる（但しメモリセルが論理“１″を記憶している場合
）。また、選択メモリセルが論理“０”を記憶している
場合には、一方のビット線電位はＶ　ｃ　ｃ　／　２−
ΔＶレベルから接地電位のＯ■レベルにまで放電され、
他方のビット線はＶ　ｃ　ｃ　／　２レベルから電源電
位Ｖｃｃレベルまで充電される。すなわち、センスアン
プ動作時においては、１対のビット線においては高電位
側のビット線電位が電源電圧Ｖｃｃレベルにまで充電さ
れ、低電位側のビット線が接地電位レベルまで放電され
る。この充放電はビット線の容量の充放電により達成さ
れるが、この容量の充放電は、センスアンプ５０、第１
および第２の信号線１４．１７、第１および第２の電源
線３０，３１を介して電源電位端子２４．接地端子（第
２の電源電位端子）２９との間で行なわれる。しかしな
がら、第１の電源線３１と第２の電源線３０（以下の説
明においては、説明の便宜上第１の電源線３１を単に電
源線、第２の電源線３０を接地線と称す）には、前述の
ごとく寄生抵抗３３，３２が存在する。この電源線３１
および接地線３０の寄生抵抗について第２１図を参照し
て説明する。

第２１図においては、半導体チップ１００上に４Ｍ（メ
ガ）ビットのダイナミック・ランダム・アクセス・メモ
リが形成された場合のメモリセルアレイおよびセンスア
ンプおよび電源線３１ならびに接地線３０のレイアウト
を概略的に示す。

第２１図において、メモリセルアレイＭＡは８個のサブ
アレアブロックＭＡＩ〜ＭＡ８に分割される。サブアレ
イＭＡＩ〜ＭＡ８の各々が５１２にビットを有し、各サ
ブアレイブロックＭＡＩ〜ＭＡ８においてメモルセルが
５１２行１０２４列（ＩＫ列）に配列される。このよう
にメモリセルアレイをサブアレイのブロックに分割する
ことにより、各サブアレイブロックにおいてビット線の
長さが短くなり、メモリセルからの読出電圧ΔＶを大き
くすることができる。サブアレイプロ・ツクＭＡＬ〜Ｍ
Ａ８の各々にはセンスアンプブロックＳＡＩ〜ＳＡ８が
設けられる。センスアンプブロックＳＡＩ〜ＳＡ８にお
いては、それぞれ対応のサブアレイブロックにおける各
列対応に１個センスアンプが設けられるため、１０２４
個のセンスアンプが設けられる。

電源線３１はポンディングパッド２４から半導体チップ
１００上を延在し、すべてのサブアレイブロックＭＡＩ
〜ＭＡ８に沿って共通に配設される。同様に接地線３０
は接地電位上のバッド２９から半導体チップ１００上を
延在しメモリセルアレイブロックＭＡＬ〜ＭＡ８に沿っ
て共通に配設される。この電源線および接地線３０はメ
モリセルアレイブロックＭＡＩ〜ＭＡ８に対してのみ配
設されるのではなく、他の周辺回路にももちろん所定の
電位を供給する。たとえば、ポンディングパッド２４．
２９の近くて各電源線３１および接地線３０は分岐させ
られて他の周辺回路、たとえばアドレスデコーダ、アド
レスバッファなどの回路にも用いられる。ここでは、説
明の煩雑さを避けるために、メモリセルアレイブロック
ＭＡＩ〜ＭＡ８に関連する回路ブロックへ電源電位が供
給される構成のみを示す。

センスアンプブロックＳＡＩのセンスアンプを駆動する
ために、ｐ−ＦＥＴ２２１およびｎ−ＦＥＴ２５１が設
けられる。同様に、センスアンプブロックＳＡ２のセン
スアンプを駆動するためにｐ−ＦＥＴ２２２およびｎ−
ＦＥＴ２５２が設けられる。センスアンプブロックＳＡ
３に対してはｐ−ＦＥＴ２２３、ｎ−ＦＥＴ２５３が設
けられ、センスアンプブロックＳＡ７に対してはｐ−Ｆ
ＥＴ２２７およびｎ−ＦＥＴ２５７が設けられ、センス
アンプブロックＳＡ８に対してはｐ−ＦＥＴ２２８およ
びｎ−ＦＥＴ２５８が設けられる。ｐＦＥＴ２２１〜２
２８は信号人力ノード２３から与えられるセンスアンプ
活性化信号φ、に応答してオン状態となり、各ブロック
内のセンスアンプ駆動用信号線を電源線３１に接続する
。ｎ−ＦＥＴ２５１〜２５８の各々は信号人力ノード２
６を介して伝達されるセンスアンプ活性化信号φ８に応
答してオン状態となり、対応のセンスアンプブロック内
の信号線を接地線３０へ接続する。電源線３１および接
地線３０の各々はそれぞれ第２１図において破線で示す
ような寄生抵抗を有している。

第２１図に一例として示すように、電源線３１および接
地線３０は半導体チップ１００のほぼ端部から端部にわ
たって配設されている。したがって配線材料としてたと
え抵抗率の低いアルミニウムを用いたとしてもその寄生
抵抗は比較的大きくなる。たとえば第２１図に示す構成
において、接地線３０の寄生抵抗が最も大きくなるのは
、パッド２９から最も離れた位置に設けられているセン
スアンプブロックＳＡＩに対してである。今、このセン
スアンプブロックＳＡＩに対する接地線３０の寄生抵抗
の値を一般的な４Ｍダイナミック・ランダム・アクセス
・メモリを例にとって計算してみる。

アルミニウム抵抗値：５０ｍΩ／口、 アルミニウム配線の幅：２５μｍ１ アルミニウム配線の長さ：１５ｍｍ とする。上述の値を用いると、センスアンプブロックＳ
ＡＩに対する接地線３０の寄生抵抗は次式％式％ 一方、メモリセルアレイＭＡＩのメモリセルは１０２４
列設けられており、１列は１対のビット線に対応するた
め、放電するビット線は１０２４本存在する。今、ビッ
ト線１本あたりの容量を約０．３ｐＦとすると、放電に
関与するビット線の総容量は、 Ｃ＝０．３Ｘ１０２４ ＃３００　（ｐＦ）　　　　　　　　　・・・（２）で
与えられる。この容量Ｃに蓄えられている電荷がセンス
動作時にｎ−ＦＥＴ２５１と接地線３０の寄生抵抗とを
介して接地端子用パッド２９へ放電されることになる。

次に、この放電に要する時間を計算してみる。ここで、
この計算を容易にするために、ｎ−ＦＥＴ２５１の大き
さを十分に大きくし、その等価抵抗が接地線３０の寄生
抵抗よりも十分小さくされているとし、かつ放電時間ｔ
をこのＣＲ放電回路の時定数τとみなすと、放電時間ｔ
は、 Ｔ＝τ＝Ｒ−Ｃ ＝３０Ｘ３００ ＝９（ｎｓ） で与えられる。

１つのメモリサイクルにおいて、ダイナミック・ランダ
ム・アクセス・メモリに許容される全体の遅延時間は６
０〜８０ｎｓであり、この中で放電時間が占める割合は
１０％以上あり、比較的大きな割合を占めることになる
。

さらに、上述のダイナミック・ランダム・アクセス・メ
モリにおける１回のメモリ動作（１メモリサイクル）に
おいては、１個のサブアレイブロックのみが動作するの
ではなく、他のサブアレイブロックも動作する（第２１
図に示す４Ｍビットのダイナミック・ランダム・アクセ
ス・メモリにおいては同時に２つのサブレイブロックが
動作する）構成にされている。したがって、センス動作
時にはこの複数個のサブアレイブロックが同時に活性化
されることになり、センス動作時における放電に伴って
接地線３０の電位レベルがさらに上昇し、ビット線の放
電レベルが応じて上昇し、放電時間が上述の値よりもさ
らに長くなる。

また、上述の説明では、単に、センス動作時における低
電位側のビット線の放電動作における遅延につい説明し
たが、高電位側のビット線を充電する際の充電動作につ
いても同様の議論が成り立ち、同様に充電時間も長くな
る。

上述のようにセンス動作時においてビット線の充放電に
要する時間が長くなると、ビット線電位が電源電位Ｖｃ
ｃレベルおよび接地電位レベルに確定するのに要する時
間が不必要に長くなり、メモリセルデータを高速で読出
すことができなくなるという問題が生じる。

また、上述のようにセンス動作時において多数のビット
線の充放電が行なわれると、たとえば大容量のダイナミ
ック・ランダム・アクセス・メモリにおいては充電電流
および放電電流がそれぞれ１５０ｍＡないし２５０ｍＡ
にも達し、電源電位および接地電位の変動が生じ、回路
動作に誤動作が生じる場合も生じる。

それゆえ、この発明の目的は上述のような従来のダイナ
ミック・ランダム・アクセス・メモリの有する問題点を
除去し、センス動作時においてビット線の充放電を高速
で行なうことができるセンスアンプ駆動装置を提供する
ことである。

この発明の他の目的はセンス動作時において電源電位お
よび接地電位の変動を十分に抑制することのできる、高
周波特性に優れた静電容量を備えたセンスアンプ駆動装
置を提供することである。

この発明のさらに他の目的は、ダイナミック・ランダム
・アクセス・メモリにおいて用いられる高周波特性に優
れかつ低寄生抵抗および大容量値を有する。静電容量を
提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置のセンスアンプ駆動装置
は、第１および第２のセンスアンプ駆動信号伝達用信号
線と、第１および第２の電源電位供給用信号線と、第１
のセンスアンプ活性信号に応答して第１のセンスアンプ
駆動信号伝達用信号線と第１の電源電位供給線とを接続
する第１のスイッチング素子と、第２のセンスアンプ活
性化信号に応答して第２のセンスアンプ駆動信号伝達用
信号線と第２の電源電位供給線とを接続する第２のスイ
ッチング素子と、第１および第２の電源電位供給線との
間に接続される容量とを備える。

半導体記憶装置の基本構成単位であるメモリセルは１個
の電界効果トランジスタと１個のキャパシタとを含み、
上述の電源線と接地線との間に設けられる容量はメモリ
セルキャパシタと電極および誘電体の材料が同一であり
、かつメモリセルキャパシタの誘電体と膜厚が同一であ
る。

［作用］ 上述のセンスアンプ駆動装置において用いられる、第１
および第２の電源電位供給線間に設けられる容量は、第
１および第２の電源電位供給線のインピーダンスを低下
させ、これによりビット線の充放電に要する時間を短縮
し、センス動作時における充放電を高速で行なわせる。

また、メモリセルキャパシタ構造としては、できるだけ
小さな占有面積で十分な情報電荷を蓄積することができ
るように、単位面積あたりの容量値および寄生抵抗値が
メモリチップ内でそれぞれ最大、最小となる構造が採用
される。したがって、このメモリセルキャパシタと同一
の電極および誘電体材料および同一誘電体膜厚を有する
容量は、低寄生抵抗でかつ最大容量値を有することにな
り、高周波特性に優れた直流安定化容量を小占有面積で
メモリチップ上に形成することが可能となる。

［発明の実施例］ 第１図はこの発明の一実施例であるセンスアンプ駆動装
置の構成を示す回路図であり、従来のセンスアンプ駆動
装置を示す第１９図と対応する部分には同一の参照番号
および符号が付けられている。また、第１図に示す構成
においては不要な説明の重複を避けるために、第１９図
に示す構成と同一の部分は省略されている。

第１図を参照して、この発明の一実施例であるセンスア
ンプ駆動装置は、接地線３０と電源線３１との間に設け
られた容量３４を備える。容量３４はその一方電極が電
源線３］の接続点３５に接続され、その他方電極は接地
線３０の接続点３６に接続される。容量３４はセンスア
ンプを活性化するためのｐ−ＦＥＴ２２およびｎ−ＦＥ
Ｔ２５に隣接してパッド２４．２９側に設けられる。こ
れにより、接地線３０の寄生抵抗はｎ−ＦＥＴ２５と接
続点３６との間の寄生抵抗３８と、接続点３６と接地端
子（ポンディングパッド）２９との間の寄生抵抗３２と
に分割される。また、電源線３１の寄生抵抗は、ｐ−Ｆ
ＥＴ２２と接続点３５との間の寄生抵抗３７と、接続点
３５と電源端子（ポンディングパッド）２４との間の寄
生抵抗３３とに分割される。接続点３５．３６はｐ−Ｆ
ＥＴ２２およびｎ−ＦＥＴ２２，２５に近接して設けら
れているため、寄生抵抗３７．３８はそれぞれ寄生抵抗
３３．３２より小さくされている。

第２図は第１図に示すセンスアンプ駆動装置の動作を説
明するための信号波形図であり、センスアンプの放電動
作におけるセンスアンプ活性化信号および信号線１４．
１７の電位変化を示す。また、第２図においては、本発
明による動作が実線で示され、かつ比較のために従来の
センスアンプ駆動装置における動作波形図が破線で示さ
れる。以下、第１図および第２図を参照してこの発明の
一実施例であるセンスアンプ駆動装置の動作について説
明する。

時刻ＴＯにおいて、センスアンプ活性化信号φ５が上昇
すると、ｎ−ＦＥＴ２５が導通状態となる。これにより
、センスアンプ駆動信号φＢを伝達する信号線１７が接
地線３０に接続され、信号線１７の電位がプリチャージ
レベルのＶ　ｃ　ｃ　／　２から低下し始める。この結
果、センスアンプ５０が活性化され、動作し、ビット線
２．７に生じている微小電圧差が増幅され、低電位側の
ビット線電位が放電され、この低電位ビット線から放電
室流ｉＨがセンスアンプ５０、信号線１７、ｎ−ＦＥＴ
２５を介して流れる。この放電電流ｉＮが寄生抵抗３８
に電圧降下を生じさせ、信号線１７の電位を上昇させる
。しかしながら、この寄生抵抗３８は極めて小さく、そ
の電圧降下は無視てきるほど小さいため、ビット線の放
電に対し影響を及ぼさない。この放電電流ｉＮは、接続
点３６で２つに分流する。一方の放電電流ｉＨｃは容量
３４に向かって流れ込み、他方の放電電流ｉＨ６は接地
端子（ポンディングパッド）２９に向かって流れる。

放電電流ｉＮＧにより寄生抵抗３２において電圧降下が
生じ、接続点３６の電位が上昇する。しかしながら、こ
の放電電流は通常センス動作開始時刻において大きく、
時間の経過とともに放電電流は減少する。したがって、
時刻ＴＯより接続点３６の電位は放電電流が流れると上
昇するが、放電電流の減少とともに下降し、時刻Ｔ１に
おいてＯｖとなる。

一方、第２図に破線で示すように、従来のセンスアンプ
駆動装置においては容量３４が設けられていないため、
容量３４への電流の分岐が存在せず、寄生抵抗３２にお
ける電圧降下が大きく、接続点３６の電位上昇も本発明
の場合よりも大きくなる。この結果、時刻Ｔ２において
初めてｎ−ＦＥＴ２５の接続点３６側の電極電位が接地
電位レベルのＯｖとなる。したがって、信号線１７の電
圧降下も本発明の場合と比べて遅くなり、センスアンプ
動作速度も遅くなる。

上述のように、センスアンプの動作速度を速くするため
には、接続点３６における電位上昇をできるだけ小さく
することが必要である。このためには、寄生抵抗３２を
流れる放電電流ｉＮＧをできるだけ小さくし、容量３４
へ流れ込む放電電流ｉＮｃを大きくする必要がある。こ
のためには、容量３４の容量値をできるだけ大きくすれ
ばよいが、実際においては半導体チップの面積上の制約
もあるため、この容量値を大きくするにも限度がある。

以下に、容量３４による寄生抵抗によるインピーダンス
を低減する効果が期待できる最低限の容量値の概略値を
求めてみる。

前述の式（２）で示されたように、信号線１７からｎ−
ＦＥＴ２５を介して接地線３０へ流れ込む放電電流ｉＨ
は、ビット線の容量に蓄積された電荷を放電することに
よって生じる。したがって、仮にこの信号線１７に対す
る放電に関与するビット線全体の容量と同程度の容量値
を容量３４が有すれば、放電に関与するビット線全体と
容量３４との間で電荷の分割を行なうことができ、はぼ
放電電荷の半分を容量３４で吸収することが可能となり
、接続点３６の電位上昇を従来のセンスアンプ駆動装置
の場合に比べ半分に低減させることが可能となり、これ
によりセンスアンプの放電動作を高速に行なうことがで
きる。

たとえば、４Ｍダイナミック・ランダム・アクセス・メ
モリにおいて、上述の程度の大きさの容量値を半導体チ
ップ上で実現するために必要とされる面積を求めてみる
と、以下のようになる。

容量３４がｎ−ＦＥＴと同一構造のＦＥＴ容量（ＭＯＳ
キャパシタ）で形成した場合、その占有面積が最小とな
る。この場合の容量値は次式で表わされる。

Ｃ−（εｏ　ｘ／Ｔ　ｏ　ｘ）　　・Ｓ　　　　　−（
３）ここで、Ｔｏｘはｎ−ＦＥＴのゲート絶縁膜の膜厚
、εＯＸはゲート絶縁膜の誘電率、Ｓはゲート絶縁膜の
面積である。上式（３）より面積Ｓは、Ｓ−（Ｔｏｘ／
εｏｘ）　　・Ｃ・　（４）で与えられる。−船釣な４
メガダイナミツク・ランダム拳アクセス・メモリにおい
ては、Ｔｏｘ−２００Ｘ１０−　”　　（ｍ）、εｏｘ
−４Ｘ８．８５Ｘ１０−　”　　（Ｆ／ｍ）である。し
たがって容量値Ｃとして前述の値３００ｐＦを用いると
、容量３４の占有面積Ｓは、Ｓ−（２００ｘｌＯ−”　
／４ｘ８．８５ｘｌＯ）Ｘ３００Ｘ１０−　’　２　（
ｍ２） ＝０．１７　（ｍｍ２） で与えられる。第２１図に示すごとく４メガダイナミツ
ク・ランダム・アクセス・メモリは一般に８個のサブア
レイに分割されているため、各サブブロックに対し第４
図に示すように容１ｔ３４を１個ずつ設ける構成とした
場合、全体として０．１７Ｘ８−１．３６　（ｍｍ２）
となる。この各サブアレイブロック対応に設けられた容
量はそれぞれのサブアレイブロックに対して所望の効果
を奏する。しかしながら共通に接地線３０および電源線
３１に接続されているため、他のサブアレイブロックに
対しても効果を奏する。これらの効果は複雑であり、説
明が煩雑となるためここではその詳細は省略するが、各
サブアレイブロックに対しては最低で１個、最大で４個
（同時に２個のサブアレイブロックが動作する）の寄与
が考えられ、通常この最大最小の中間の２ないし３個の
容量の効果が各サブアレイブロックに対して現われると
考えられる。

一般的な４メガダイナミツク・ランダム・アクセス・メ
モリにおいては、そのチップ面積は約１００ｍｍ２てあ
り、上述の１．３６ｍｍ２という値はチップ面積のうち
わずか１．３６％であり、チップ面積に対する影響はほ
とんどない。

さらに実際には、容量３４はチップ１００上に配設され
ているアルミニウム配線等の下部にその一部を設けるよ
うにレイアウトすることも可能であり、容量３４に必要
な面積は上述の値よりもさらに小さくすることが可能で
ある。

この容量３４の容量値は大きくすればより効果が高くな
るが、この容量３４によるチップ占有面積増大に伴う損
失と、センスアンプ放電動作の高速化による利得との兼
ね合いで適当な値に決定するのがよい。

また、上述の説明では、説明を簡単にするために、ビッ
ト線の放電動作についてのみ説明したが、ビット線の充
電動作についても同様の効果が生じ、電位の変化方向を
逆にするだけで上述の放電動作に対する説明がそのまま
成立する。すなわち、第２図においてセンスアンプ活性
化信号φ、の信号の極性を逆にし、かつ信号線１７およ
び接続点３６の電位変化の方向を逆にすればビット線充
電時の動作波形図が得られる。この場合、充電動作時に
おいて接続点３６の電位は充電電流ｉｐｖによる寄生抵
抗３３における電圧降下により低下するが、この接続点
３５の電位低下は容量３４からの充電電流ｉＰｃにより
補償されるため、その電位低下の割合を従来装置の場合
よりも低減することができ、高速で接続点３５の電位を
電源電位ＶｃＣレベルにまで上昇させることができる。

ここで、第１図において信号線１４へｐ−ＦＥＴ２２を
介して流れる充電電流ｉｐは電流ｉｐｖと電流ｉｒＣと
の和で与えられる。

さらに、ビット線の放電と充電とをほぼ同一の時刻に行
なった場合には、容量３４の両電極間の電圧変化が逆相
になっているため、この電圧が互いに相殺され、接続点
３５および３６における電位降下および上昇はほとんど
生じず理想的に高速でビット線の充放電を行なうことが
できる。

通常、センスアンプにおける充電動作と放電動作を同時
に行なわせる場合、動作電源電位から接地電位に向かっ
て貫通電流が大きく流れ、基板電位の変動などによる誤
動作等が生じる。このために、通常のメモリにおいては
、センス動作時におけるビット線放電とビット線充電と
の時刻をずらすことが行なわれている。しかしながら、
センスアンプの動作速度を高速化させるため、このビッ
ト線の充電とビット線の放電の動作タイミングとを一致
させた場合、この発明によるセンスアンプ駆動装置の効
果がより一層高められる。

また上述の構成の場合容量３４により電源線３１から流
れ込む充電電流および接地線３０へ流れる放電電流の量
は従来の装置と比べて低減されるため電源電位Ｖｃｃお
よび接地電位のセンスアンプ動作時における変動が小さ
くなり、容量３４は直流安定化容量として機能し、電源
電位変動による回路の誤動作を防止することが可能とな
る。

第３図はこの発明の他の実施例であるセンスアンプ駆動
装置の構成を示す図である。ダイナミック・ランダム・
アクセス・メモリの記憶容量が大きくなるにつれて、ま
た集積度が向上するにつれて、そのメモリチップ上に形
成されているＦＥＴの寸法が小さくなり、ＦＥＴのソー
ス・ドレイン間の耐圧が低下し、メモリの信頼性が低下
するという問題が発生する。この問題を克服するために
、従来のメモリにおいて使用されている５■の動作電源
電圧を低下させる必要が生じてくる。しかしながら、外
部からの電源電圧は５ｖのままである。

このため、メモリの使いやすさを大容量となっても維持
するために、外部から与えられる電源電圧を５ｖのまま
とし、メモリ内部に降圧回路５００を設け、降圧された
内部動作電源電圧（３，３Ｖ）を形成することが行なわ
れる場合がある。この場合、第３図に示すように、容量
３４は、降圧回路５００からの内部電源線３１０と接地
端子用パッド２つに接続される接地線３０との間に接続
されることになる。この第３図に示す構成においては、
降圧回路５００は電源電圧用ポンディングパッド２４か
ら電源線３１１を介して５Ｖの電圧を受け、３．３ｖに
降圧し内部電源線３１０を介して各回路へ動作電源電圧
を供給している。したがって、内部電源線３１０が前述
の電源線３１に対応することになり、第３図の構成にお
いても第１図に示す場合と同様の効果を得ることができ
る。なお、上述の実施例においては、信号線１４．１７
がともにスタンバイ時にプリチャージ電圧■８に保持さ
れているが、この信号線１４．１７をイコライズ／プリ
チャージするＦＥＴが設けられてないセンスアンプ構成
であっても上記実施例と同様の効果を得ることができる
。

次に容量３４の構成について具体的に説明する。

前述のごとく、容量３４はＭＯＳキャパシタで構成され
ており、第５Ａ図に概略的に示すような断面構造を有し
ている。

第５Ａ図を参照して、ＭＯＳキャパシタ（３４）は、Ｐ
型半導体基板］０１と、Ｐ型半導体基板１０１上の所定
領域に形成されたＮ型不純物拡散領域１０２と、半導体
基板１．０１表面上に形成されたゲート絶縁膜（キャパ
シタ絶縁膜）１０４と、ゲート絶縁膜１０４上に形成さ
れたゲート電極１０３とを備える。拡散領域１０２は容
量の一方の電極取出口（第５Ａ図において接地電位ＧＮ
Ｄ、すなわち接地線３０へ接続される電極取出口）を与
える。ゲート電極１０３は容量の他方の電極を形成し、
多結晶シリコン、またはモリブデンシリサイド、タング
ステンシリサイド等の高融点金属シリサイド等または多
結晶シリコンと高融点金属の多層構造により形成される
。ゲート電極１０３は電源線３１に接続されて電源電位
Ｖｃｃに接続される。この電源線３１および接地線３０
は前述のごとくアルミニウム等の低抵抗金属で形成され
ている。ゲート絶縁膜１０４はＳｉＯ２などの絶縁膜を
用いて形成される。ソースおよびドレイン電極１０３は
アルミニウム等の低抵抗導体で構成され、不純物領域］
０２と電気的に接触し接地線３０からの接地電位ＧＮＤ
を拡散領域１０２へ与える。電極１０３および１０８を
互いに電気的に絶縁するために層間絶縁膜１０９が設け
られる。

通常ゲート電極１０３に電源電位Ｖｃｃが印加されると
、半導体基板１０１表面に反転層（Ｎ型反転層）１０１
’が形成される。この反転層１０１′が容量の一方の電
極を形成する。すなわち第５Ａ図に示すＭＯＳキャパシ
タにおいて、容量の一方電極は、反転層１０１′であり
、他方電極はゲート電極１０３である。この反転層１０
１′には不純物拡散領域１０２を介して接地電位ＧＮＤ
が印加されて一方電極の接地電位ＧＮＤが形成され、か
つ他方電極に電源電位Ｖｃｃが印加されて容量として機
能する。このＭＯＳキャパシタはメモリチップ内部で使
用されるＭＯＳトランジスタと同一の構成を有しており
、このＭＯ５Ｉ−ランジスタのソース電極およびドレイ
ン電極を共通に接地電位ＧＮＤに接続したＭＯＳ）ラン
ジスタとみなすことができる。このＭＯＳキャパシタの
接続構造を第５Ｂ図に示し、かつその等価回路を第５Ｃ
図に示す。

第５Ｃ図を参照して、抵抗Ｒ１はゲート電極１０３の寄
生抵抗を示し、抵抗Ｒ２は反転層１０１′の寄生抵抗を
示す。

このようなＭＯ３構造の容量を用いるのは、メモリチッ
プ上ではこの構造を用いた容量が誘電体（キャパシタ絶
縁体）の厚さを薄くでき、かつ占有面積を小さくするこ
とが可能となるからである。

すなわち第６図に示すように、層間絶縁膜１０９をキャ
パシタの誘電体として用いた場合、この誘電体１０９の
膜厚ｔ２はゲート絶縁膜１０４の膜厚ｔ１の１０倍程度
であり、したがって層間絶縁膜１０９をキャパシタの誘
電体として用いた場合の容量の占有面積はＭＯＳキャパ
シタの１０倍必要となる。

また層間絶縁膜１０９の膜厚をエツチングし所定の容量
値を有する容量を形成する構成の場合においても容量の
電極として一層目の電極層１０３と２層目の電極層１１
３とを用いる必要がある。

この−層Ｌ１の電極層１０３はたとえばゲート電極１０
３と同一の製造プロセスで形成され、また電極層１１３
は他の第２層配線層（第６図には示さず）と同一の製造
プロセスで形成される。したがって、この電極１０３，
１１３間の誘電体の膜厚ｔ２は、他の部分において用い
られる信号配線層間に形成される絶縁膜の膜厚と同じと
なる。この内部信号配線層はできるだけその層間容量を
小さくする必要がある。なぜならば内部信号配線の層間
の寄生容量が大きい場合、内部信号配線間の容量結合に
よる信号の変動および寄生容量による内部信号の伝達の
遅れが生じるからである。このため、このような１層目
の電極層１０３と２層目の電極層１１３とをチップ内の
容量の電極として用いる場合、このキャパシタ誘電体膜
の膜厚ｔ２はゲート絶縁膜１０４の膜厚のｔ］の５ない
し１０倍程度に設定される。このような信号配線層間の
絶縁膜の膜厚はこの寄生容量を低減するために基本的に
厚くされており、したがって十分な大きさの容量をこの
金属配線層１０３，１１３を用いて形成する場合には大
きな占有面積が必要となり、小面積で所望の容量値を有
する容量を得ることができなくなるという問題が生じる
。

このため、上述のようにＭＯ３構造の容量を用いること
により最小面積で最大の容量値を有する容量を得ること
が可能となる。しかも、前述のごとくゲート電極１０３
の構成祠料は比較的低抵抗の材料であるため、その寄生
抵抗Ｒ１は比較的低く数Ωないし数十Ωにすることが可
能である。しかしながら抵抗Ｒ２（第５Ｃ図参照）はＭ
ＯＳ）ランジスタの反転層の抵抗であり、この反転層の
抵抗は通常ＭＯ８）ランジスタのオン抵抗の主要構成要
素となっており、その値はかなり高く数百ないし数にΩ
の値となる。このように寄生抵抗Ｒ２の値が大きくなる
と、容量値を大きくした場合その時定数（ＣＲ）も大き
くなり前述のセンスアンプ動作時におけるビット線充放
電動作に対し速く応答することが困難となるという問題
が生じることが考えられる。したがって高速でビット線
の充放電動作に対して応答し、電源電位（Ｖｃｃおよび
ＧＮＤ両者）の変動をできるだけ抑制することのできる
容量を用いるのが好ましい。そこで次に面積を少し犠牲
にするが、高周波特性に優れた容量すなわち寄生抵抗が
小さくかつできるだけ大きな容量値を有する静電容量の
構造について説明する。

第７図にこの発明のさらに他の実施例である容量３４の
構造の断面図をダイナミック・ランダム・アクセス・メ
モリの断面構造とともに示す。第７図を参照してメモリ
セル（第７図左側部分）と直流安定化用回路キャパシタ
（第７図右側部分）とが同一のＰ型半導体基板１０１上
に形成される。

メモリセルは、１トランジスタ・１キヤノくシタ型のセ
ル構造を有する。メモリセルトランジスタは、半導体基
板１０１と、半導体基板１０１の所定の表面領域に形成
されたＮ型不純物拡散領域１０２ａ、１０２ｂと、半導
体基板１０１表面上に形成されるゲート絶縁膜１０４ａ
と、ゲート絶縁膜１０４ａ上に形成される電極配線層１
０３ａとから構成される。不純物拡散領域１０２ａ、１
０２ｂはそれぞれメモリセルトランジスタのソースおよ
びドレイン領域を形成する。電極配線層１０３ａは、多
結晶シリコン、モリブデンシリサイド、タングステンシ
リサイド等の高融点金属系の材料を用いて構成され、ワ
ード線の一部をも構成している。メモリセルキャパシタ
は、不純物拡散領域１０２ｂに電気的に接触し電極配線
層１０３　ａ　＋１０３ｂ上にまで延びて所定の領域に
形成される配線層１０５ａと、電極層１０５ａ上に形成
される絶縁膜１０７ａと、絶縁膜１０５ａ上に形成され
る配線層１０６ａとから構成される。配線層１０５ａは
、多結晶シリコン、モリブデンシリサイド、タングステ
ンシリサイド等の高融点金属系の材料を用いて構成され
、メモリトランジスタのドレイン領域１０２ｂと電気的
に接触し、メモリセル容量の一方の電極として機能する
。配線層１０６ａも同様に多結晶シリコン、モリブデン
シリサイド、タングステンシリサイド等の高融点金属系
の材料を用いて構成され、動作電源電圧Ｖｃｃの半分の
電圧Ｖ　ｃ　ｃ　／　２が印加され、メモリセル容量の
他方電極として機能する。

絶縁膜１０４ａ、１０７ａにはともに５ｉ０２等の材料
が用いられる。絶縁膜１０７ａの膜厚はゲート絶縁膜１
０４ａの膜厚のほぼ１／２程度に設定される。この場合
、ゲート絶縁膜１０４ａに印加される電圧はＶｃｃレベ
ルであり、一方メモリセルキャパシタ電極に印加される
電圧は最大Ｖｃ　ｃ　／　２レベルであるため、同一絶
縁耐圧の絶縁膜を用いれば膜厚が薄ければ薄いほどキャ
パシタの容量値が大きくなるからである。

メモリトランジスタのソース領域（不純物拡散領域）１
０２ａにはアルミニウムまたは多結晶シリコン等の低抵
抗の導体層１０８ａが電気的に接続さる。この導体層１
０８ａはメモリセルアレイにおけるビット線を形成する
。またメモリセルキャパシタ電極層１０５ａの下に形成
されている配線層１０３ｂは他の行に接続されるメモリ
セルを選択するためのワード線を示しており、電極配線
層１０３ａと同様の材料を用いて同一製造工程で形成さ
れる。上述のメモリセル構造はいわゆるスタック型メモ
リセルを形成している。ここで、上述のメモリセル構造
においてメモリセルキャパシタの他方電極１０６ａにＶ
ｃｃレベルの電圧ではなくＶｃｃ／２レベルの電圧が印
加されているのは、以下の理由による。スタック型メモ
リセルは、メモリセルキャパシタの画電極が半導体基板
上に積層して形成される構造を有している。このメモリ
セルキャパシタ部の高さ（半導体基板１０１の表面から
電極層１０６ａの上面までの距離）をできるだけ小さ（
シ、このメモリセルキャパシタ部に生じる段差をできる
だけ小さくする必要がある。

このため、メモリセルキャパシタ部の絶縁膜（キャパシ
タ誘電体）１０６ａの膜厚はできるだけ薄くするのが望
ましくなる。このような薄い絶縁膜をキャパシタ誘電体
として用いるため、その絶縁耐圧を確保するためにメモ
リセルキャパシタの電極層１０６ａに印加される電圧は
Ｖ　ｃ　ｃ　／　２と低く設定される。なお第７図のメ
モリセルキャパシタ構造において、メモリセルキャパシ
タの電極層１０６ａと導体層１０８ａとの間には層間絶
縁膜１０９ａが形成されており、電極層１０６ａと導体
層１０８との電気的絶縁を与えている。

第７図右側部に示すこの発明の実施例である容量は、半
導体基板１０１表面上に形成される電極層１０５ｂと、
電極層１０５ｂ上に形成される絶縁＃１０７ｂ、１０７
ｃと、絶縁膜１０７ｂ、１０７ｃ上に形成される電極層
１０６ｂ、１０６ｃと、電極層１０６ｂ、１０６ｃにそ
れぞれ電気的に接触する導体層１０８ｂ、１０８ｃとか
ら構成される。電極層１０５ｂはメモリセルキャパシタ
電極層１０５ａと同一の材料で構成され、同一の製造工
程で形成される。絶縁膜１０７ｂ、１０７Ｃはメモリセ
ルキャパシタの絶縁膜１０７ａと同一の材料で構成され
、かつ同一の膜厚を有し同一の製造工程で形成されてい
る。電極層１０６ｂ。

１０６Ｃは互いに分離して形成され、かつメモリセルキ
ャパシタの電極層］０６ａと同一の材料を用いて同一の
製造工程で形成される。導体層１０８ｂ、１０８ｃはそ
れぞれビット線となる導体層１０８ａと同様にアルミニ
ウムまたは多結晶シリコン等の低抵抗導体で形成される
。導体層１０８ｂは電源電位Ｖｃｃに接続され、導体層
１０８Ｃは接地電位ＧＮＤに接続される。この層間絶縁
膜１０９ｂは、導体層１０８ｂ、１０８ｃ、電極層１０
６ｂ、１０６ｃの相互の電気的接触を防止する機能を有
し、メモリセル部における層間絶縁膜１０９ａと同一の
材料を用いて同一製造工程で形成される。電極層１０５
ｂ下には同様に絶縁膜が形成されており、電極層１０５
ｂと半導体基板１０１との間の電気的接触が防止されて
いる。

第８図は第７図の右側に示す容量の等価回路を示す。第
８図に示すように、容量は２つの容量素子Ｃ２０，Ｃ３
０が直列に電源電位Ｖｃｃと接地電位ＧＮＤとの間に接
続された構成と等価になる。

電極層１０５ｂと絶縁層１０７ｂおよび電極層１０６ｂ
が形成する容量と電極層１０５ｂ、絶縁層１０７ｃ、電
極層１０６Ｃが形成する容量とがともに同一の容量値で
あれば、半導体層１０８ｂに電源電位Ｖｃｃが印加され
、導体層１０８Ｃに接地電位ＧＮＤが印加されたときに
、各容量に印加される電圧は容量分割によりそれぞれＶ
ｃｃ／２となる。この各容量Ｃ２０，Ｃ３０における電
圧Ｖ　ｃ　ｃ　／　２はメモリセルキャパシタの電極間
に印加される電圧と同一であり、メモリセルキャパシタ
の絶縁膜１０７ａに加わる電界と等価な電界が各キャパ
シタＣ２０，Ｃ３０の絶縁層１０６ｂ。

］０６ｃに印加される。したがって、この構造において
はたとえ電源電圧Ｖｃｃと接地電位ＧＮＤとが側導体層
１０８ｂ、１０８ｃに印加されても絶縁破壊は生じるこ
とはない。

この第７図に示す容量の構造では、ＭＯＳキャギヤ パシタ構造と同一容量値を得るためには、ＭＯＳキャパ
シタの占有面積の約２倍の占有面積を必要とする。しか
しながら、電極層１０５ｂ、１０６ｂ、１０６ｃには低
抵抗の材料が用いられているため、この電極の抵抗に起
因する容量の寄生抵抗を数Ωないし数十Ωの低抵抗に設
定することができる。これにより、ＭＯＳキャパシタよ
りも高周波特性に優れた容量を得ることが可能となる。

特に、第６図に示すような他の電極層を用いて容量を形
成する場合と比較して、絶縁膜の膜厚は１１５ないし２
１５に低減することができるので、他の電極層を用いた
容量よりも占有面積を１１５ないし２１５−２０ないし
４０％低減することができ、面積効率が良い容量を得る
ことができる。

第９図に他の容量の構成を示す。第９図を参照して、容
量は電極層１０５ｃ、１０５ｄと絶縁層１０７ｅ、１０
７ｆと他方の電極層１０６ｄとから構成される。電極層
１０５Ｃが導体層１０８ｄを介して電源電位Ｖｃｃに接
続され、電極層１０５ｄが導体層１０８ｅを介して接地
電位ＧＮＤに接続される。この構成においても、絶縁膜
１０７ｅ、１０７ｆはメモリセルキャパシタの絶縁膜１
０７ａと同−材料でありかつ同一の膜厚を有している。

電極層１０５ｃ、１０５ｄは互いに絶縁膜１０９ｂを介
して電気的に絶縁されている。電極層１０５ｃ、絶縁層
１０７ｅおよび電極層１０６ｄが形成する容量と、電極
層１０５ｄ、絶縁層］０７ｆおよび電極層１０６ｄが形
成する容量とはともに容量値が等しく、第８図に示すよ
うな等価回路を与える。この構成においても、第７図に
示す容量構造と同様の効果を得ることができる。

第１０図はこの発明のさらに他の実施例である容量の構
造を示す図である。第１０図においては、キャパシタは
電極層１０５ｅおよび絶縁層１０７ｇおよび他方電極層
１０６ｅから形成される第１の容量素子と、電極層１．
０５　ｆ　、絶縁層１０７ｈおよび電極層１０６ｆから
形成される第２の容量素子とから形成される。電極層１
０５ｅと電極層］０６ｆとは導体層１０８ｄにより接続
される。

第１の容量素子の電極層１０６ｅは導体層１０８ｂを介
して電源電位Ｖｃｃに接続される。第２の容量素子の電
極層１０５ｆは導体層１０８Ｃを介して接地電位ＧＮＤ
に接続される。この構造においても、電極層１０５ｅ、
１０５ｆ、１０６ｅおよび１０６ｆはそれぞれメモリセ
ルキャパシタの電極層と同一の材料を用いて同一の製造
工程で形成されており、かつ絶縁層１０７ｇおよび１０
７ｈはメモリキャパシタの絶縁層と同一の材料を用いて
かつ同一の膜厚で同一の製造工程で形成されている。こ
の第１０図に示す構成においても動作電源電位Ｖｃｃと
接地電位ＧＮＤとの間に第１の容量素子と第２の容量素
子とが直列に接続された構造を与えることになり、上記
実施例と同様の効果を奏する。

第１１図はこの発明の他の実施例による容量の構造を示
す図である。前述のようにこの発明に従う容量はスタッ
ク型メモリセルのキャパシタと同一構成を有しており、
半導体基板１０１表面上に層間絶縁膜１０９ｂを介して
形成されている。したがって、この容量（第１１図にお
いて、電極層１０５、絶縁層１０７および電極層１０６
とにより形成される容量）下にＭＯＳトランジスタを形
成することも可能である。ここでＭＯＳ）ランジスタは
不純物領域１０２ｃ、１０２ｄとゲート絶縁膜１０４ｂ
とゲート電極１０３ｂとから形成され、このＭＯＳトラ
ンジスタはメモリセルトランジスタと同一の製造工程で
形成される。このＭＯＳトランジスタを容量接続すなわ
ちそのソース電極とドレイン電極（電極層１０８ｄ、１
０８ｇ）をともに接続し、電極層１０３ｂと電極層１０
８ｄ、１０８ｇを電源電位Ｖｃｃおよび接地電位ＧＮＤ
に接続すれば、上層に形成された容量とＭＯＳキャパシ
タとが並設に接続されることになり、同一面積でより大
きな容量値を得ることが可能となり、より集積度を向上
することが可能となる。

なお上述の実施例においては、センスアンプ動作時にお
けるビット線充放電を高速で行なうための構成について
説明した。しかしながら、このセンスアンプにおけるビ
ット線充放電を高速に行なうための容量は、センス動作
時に電源線３１および接地線３０へ流れる充放電電流を
低減し、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの変動を
抑制している。したがって、この容量を直流電圧安定化
容量として用いることも可能である。

第１２図にこの直流電圧安定化容量として用いる場合の
構成を示す。第１２図の構成においては、外部電源電圧
Ｖｃｃが電源端子２４を介して半導体チップ内へ印加さ
れ、電源線３１１を介して降圧回路５００により内部電
源電圧Ｖｃ’に降下される場合の構成が一例として示さ
れる。この外部電源電圧Ｖｃｃは５ｖであり、たとえば
内部電源電圧Ｖｃ’が３．３■の場合を考える。このよ
うな内部電源電圧を用いるメモリの場合、このメモリセ
ルがスタック型の構造を有している場合には、メモリセ
ル容量６の一方の電極にはＶｃ’／２＝３．３／２−１
．６５Ｖが印加されることになる。

このメモリセルキャパシタに印加される電圧はできるだ
け安定状態に保つことが必要とされる。この場合、この
発明による容量の構造を用いれば第１２図に示すように
容量Ｃ２０，Ｃ３０からの容量が内部電源線３１０と接
地線３０との間に接続される構成となる。この構成とす
れば、容ｆｌｃ２０、Ｃ３０からなる容量素子は、セン
スアンプ駆動時のみならず通常動作時においてメモリセ
ルキャパシタ６へ印加される電圧を安定化させる機能を
有する。

第１２図に示す構成においては抵抗分割によりメモリセ
ルキャパシタ６へＶ　ｃ　ｃ　／　２の電圧が印加され
ている。この場合、メモリセルキャパシタ６へ印加され
る電圧Ｖ　ｃ　ｃ　／　２は１．６５Ｖである。この値
は５Ｖの約１／３であるため、そのメモリセルキャパシ
タの耐圧は１．６５である。したがって第１３図に示す
ように、外部電源ＶＣＣと接地電位ＧＮＤとの間に容量
を３個直列に形成すれば、外部電源電圧Ｖｃｃを安定化
することも可能である。第１３図に示す構成においては
、電極層５ｇと絶縁層１０７および電極層１０６ｈで第
１の容量が形成され、電極層１０５ｇ、絶縁層１０７お
よび電極層１０６１により第２の容量が形成され、電極
層１０５ｈ、絶縁層］０７および電極層１０６１により
第３の容量が形成され、それぞれが直列に接続される。

なお上述の実施例においてはメモリチップ内における直
流電圧安定化用として容量を用いる場合について示した
。しかしながら、この発明の直流安定化用容量は高周波
特性に優れているためメモリチップ内において周辺回路
として用いられる高周波信号を利用する回路、たとえば
第１４図に示すような遅延回路、第１５図に示すような
半導体基板へ一定の基板バイアス電位を印加させるため
のチャージポンプ回路、および第１６図に示すような昇
圧回路等における容量としても用いることができる。こ
こで第１４図における遅延回路は、２段のインバータＩ
Ｉ、Ｉ２と、インバータエコ出力と接地電位ＧＮＤとの
間に接続される遅延容量Ｃ＾とから構成される。このよ
うな遅延回路は通常、タイミング信号に応答して所定の
時間を遅延させて活性化信号を発生させる回路、たとえ
ば外部ＲＡＳ信号に応答してワード線駆動信号を発生さ
せるための回路、このワード線駆動信号をさらに所定時
間遅延させてセンスアンプ活性化信号を発生させる回路
等に用いられている。

第１５図に示すチャージポンプ回路はチャージポンプ回
答ｆｊｋ　Ｃａとチャージポンプ用容量ｃＢの他方電極
と接地電位との間に順方向に接続されるダイオードＤ１
と、チャージポンプ用容量ｃＦＳの他方電極と半導体と
の間に逆方向に接続されるダイオードＤ２とを備える。

このチャージポンプ回路においては、クロック信号φに
応答してチャージポンプ用容量ＣＢの他方電極の電位が
上昇または下降し、この他方電極電位がそれぞれダイオ
ードＤＩ、Ｄ２によりクランプされることにより半導体
基板電位をチャージポンプ動作により所定電位にバイア
スする構成となっている。この場合クロック信号φは高
周波信号であるためチャージポンプ用容量Ｃ８として高
周波特性に優れた容量を用いるのがよく、本発明による
容量を適用することができる。

第１６図に示す昇圧回路はたとえばメモリセルデータを
読出しだ後再び書込むリストア動作時においてメモリセ
ルデータを確実に書込むためにワード線をさらに昇圧す
るワード線昇圧構成などにおいて用いられる回路であり
、クロック信号φを受けるバッファＢと、バッファＢの
出力に並列に接続され、昇圧用のクロック信号φＣに応
答してバッファＢの出力端子の電位を昇圧する昇圧用容
量Ｃ８とを備える。

［発明の効果コ 以上のように、この発明によればメモリセルキャパシタ
と同一構成の容量を半導体記憶装置周辺回路に用いられ
る容量素子として用いたので、容量素子として寄生抵抗
が低減されかつ十分な容量値を有する小面積の高周波特
性に優れた容量を得ることができ、センスアンプ動作時
におけるビット線充放電の高速化、電源電位の変動の抑
制、直流電圧安定化および高周波特性改善用容量を得る
ことが可能となる。特にセンスアンプ駆動装置にこの容
量素子を用いた場合、センスアンプの動作速度を速くす
ることが可能となり、ダイナミック・ランダム・アクセ
ス・メモリの動作速度を速くすることが可能となる。

さらにこの発明による容量を用いれば外部電源端子用パ
ッドおよび内部接地用パッドに対しセンスアンプの充放
電動作時に流れる電流が少なくなるため、これらのパッ
ドおよびその外部端子におけるノイズが減少し、半導体
記憶装置の動作を安定化させることも可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置のセ
ンスアンプ駆動装置の要部の構成を示す図である。第２
図は第１図に示すセンスアンプ駆動装置の動作を示す波
形図であり、ビット線放電時における動作を示す波形図
である。第３図はこの発明の他の実施例であるセンスア
ンプ駆動装置の要部の構成を示す図である。第４図はこ
の発明の一実施例であるセンスアンプ駆動装置に用いら
れる容量の概略配置を示す図である。第５Ａ図ないし第
５Ｃ図はこの発明において用いられる容量の構成、接続
および等価回路をそれぞれ示す図である。第６図はこの
発明において用いられるＭ０Ｓキャパシタと従来のキャ
パシタとの比較を示す図である。第７図はこの発明の他
の実施例である容量の構造をメモリセルの断面構造とと
もに示す図である。第８図は第７図に示す容量の等価回
路を示す図である。第９図はこの発明のさらに他の実施
例である容量の断面構造を示す図である。第１０図はこ
の発明のさらに他の実施例である容量の断面構造を概略
的に示す図である。第１１図はこの発明のさらに他の実
施例である容量の概略断面構造を示す図である。第１２
図はこの発明のさらに他の実施例である容量の適用例を
示す図である。第１３図はこの発明のさらに他の実施例
である容量の構成を示す図である。第１４図はこの発明
による容量の適用の一例を示す図である。第１５図はこ
の発明による容量のさらに他の適用例を示す図である。 第１６図はこの発明による容量のさらに他の適用例を示
す図である。第１７図は従来から用いられているダイナ
ミック・ランダム・アクセス・メモリの全体の構成の一
例を概略的に示す図である。第１８図は第１７図に示す
ダイナミック・ランダム・アクセス・メモリのメモリセ
ルアレイ部およびそれに関連する回路の構成を概略的に
示す図である。第１９図は第１８図に示す１対のビット
線とそれに関連する回路構成の一例をより具体的に示す
図である。第２０図は第１９図に示す構成の動作を示す
信号波形図であり、第１９図に示すメモリセルに論理“
１“の情報が記憶されておりこの記憶情報“１″を読出
す場合の動作を示す図である。第２１図は従来のダイナ
ミック・ランダム・アクセス・メモリのセンスアンプ動
作時における問題点を説明するための図であり、４メガ
ダイナミツク・ランダム・アクセス・メモリにおけるメ
モリセルアレイの配置と電源供給用信号線の配置態様を
示す概略図である。 図において、ＭＡはメモリセルアレイ、ＭＡ１〜ＭＡ８
はサブアレイブロック、１４は第１のセンスアンプ駆動
信号を伝達する第１の信号線、１７は第２のセンスアン
プ駆動信号を伝達する第２の信号線、２２は第１のスイ
ッチング素子であるｐ−ＦＥＴ、２５は第２のスイッチ
ング素子であるｎ−ＦＥＴ、３０は第２の電源供給線（
接地線）、３１は第１の電源供給線（電源線）、３２．
３８は第１の電源供給線の寄生抵抗、３３．３７は第２
の電源供給線の寄生抵抗、３４は容量、３５゜３６は容
量３４の第１および第２の電源供給線３１．３２との接
続点、３１０は内部電源線、１０１は半導体基板、１０
２ａ、１０２ｂは不純物拡散領域、１０４　ａ、　１０
４　ｂはゲート絶縁膜、］０３ａ、１０３ｂはワード線
の一部を構成するゲート電極配線層、１０５ａはメモリ
セルのキャパシタの一方電極を形成する電極層、１０５
ｂないし１０５ｈはこの発明による容量の一方電極、１
０７ａはメモリセルキャパシタ絶縁膜、１０６ａはメモ
リセルキャパシタの他方電極を構成する電極配線層、１
０７ｂ〜１０７ｆはこの発明による容量に用いられる絶
縁膜、１０６ｂ〜１０６ｆはこの発明による容量に用い
られる電極配線層である。 なお、図中、同一符号は同一または相当部分を示す。 ■ でト ■ ｐへＶトべ）８（ ３、補正をする者 代表者 （自発） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第５０頁第１４行ないし第２０行の「スタック型
メモリセルは、・・・小さくする必要かある。 」を「メモリセルの容量は、小占有面積でてきるたけ大
きな容量値を確保する必要かある。」に訂正する。 以上

Claims (2)

【特許請求の範囲】
1. （１）行列状に配列され、各々が１個の電界効果トラン
   ジスタと１個の容量とからなる複数のメモリセルと、各
   々に前記複数のメモリセルのうちの１列が接続される複
   数のビット線対と、前記複数のビット線対の各々に設け
   られ対応のビット線対の電位を検出し差動的に増幅する
   複数のセンスアンプとを有する半導体記憶装置における
   、前記センスアンプを駆動するための装置であって、前
   記複数のセンスアンプの各々に結合され、第１のセンス
   アンプ駆動信号を伝達する第１の信号線、 前記複数のセンスアンプの各々に結合され、第２のセン
   スアンプ駆動信号を伝達する第２の信号線、 第１の電源電位を伝達する第１の電源線、 第２の電源電位を伝達する第２の電源線、 前記第１の信号線と前記第１の電源線との間に設けられ
   、第１のセンスアンプ活性化タイミング信号に応答して
   前記第１の信号線と前記第１の電源線とを接続する第１
   のスイッチング手段、前記第２の信号線と前記第２の電
   源線との間に設けられ、第２のセンスアンプ活性化タイ
   ミング信号に応答して前記第２の信号線と前記第２の電
   源線とを接続する第２のスイッチング手段、および その一方電極が前記第１の電源線へ接続され、その他方
   電極が前記第２の電源線に接続される容量手段を備え、
   前記容量手段は、少なくとも１個の容量素子を含み、前
   記容量素子は前記メモリセルに含まれる容量と同一材料
   の電極および誘電体を有しかつ前記容量素子の誘電体は
   前記メモリセルに含まれる容量の誘電体と同一膜厚であ
   る、半導体記憶装置のセンスアンプ駆動装置。
2. （２）１個の電界効果トランジスタと１個の容量から構
   成されるメモリセルを複数個含む半導体記憶装置におい
   て用いられる容量素子であって、少なくとも２個の電気
   的に直列に接続された容量性素子を含み、前記少なくと
   も２個の容量性素子は、前記メモリセルの容量を構成す
   る電極および誘電体と同一材料からなる電極および誘電
   体を有しかつ前記メモリセル容量の誘電体と同一膜厚の
   誘電体を有する、静電容量素子。