JP2009231831A - 蓄積キャパシタ及びそれを備える半導体メモリ装置 - Google Patents

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Abstract

【課題】低周波ノイズ及び漏れ電流を減少させるための蓄積キャパシタ及びそれを備える半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置は、セルキャパシタを有するメモリセルと蓄積キャパシタとを有する周辺回路を備える半導体メモリ装置において、前記蓄積キャパシタが、第１電源供給手段と第２電源供給手段との間で直列に接続された少なくとも２つの大容量キャパシタを備え、前記各々の大容量キャパシタが、前記セルキャパシタと実質的に同じキャパシタンスを有することを特徴とする。
【選択図】図１

Description

本発明は、蓄積キャパシタ（ｒｅｓｅｒｖｏｉｒ ｃａｐａｃｉｔｏｒ）、及びそれを備える集積回路に関し、特に、メモリ装置に関する。
ＤＲＡＭのようなメモリは、多くの場合、低電圧による高速動作で動作する。高速動作では、パッケージ／ボード（ｐａｃｋａｇｅ／ｂｏａｒｄ）の小さなインダクタンスが必要とする電流の供給を妨害する。パワー消費を減らすため低い電源電圧を使用するときは、小さな電源電圧のノイズが回路の遅延を大きく変化させることで誤動作を引き起こすこととなる。
かかる現象を克服するためには、電源電圧のノイズを減少しなければならない。すなわち、外部電源とオン・チップ（ｏｎ ｃｈｉｐ）回路との間のインピーダンスを極めて小さくし、または、チップ内に備えられる回路周辺で蓄積キャパシタのキャパシタンスを大きくすることで、インピーダンスを減らすべきである。ここで、蓄積キャパシタは、電力消費による電圧降下を最小化するために電源供給装置に使用されるものである。
高周波ノイズに対しては、等価直列抵抗（ＥＳＲ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の小さな蓄積キャパシタで十分小さなインピーダンスを獲得することはできるものの、低周波ノイズに対しては、非常に大きなキャパシタンスの蓄積キャパシタが必要である。
本発明は、前述した従来技術の問題を解決するために提案されたものである。
本発明の目的は、チップの面積を増加することなく、かつ低周波ノイズの安定化に適した蓄積キャパシタを提供することにある。
また、本発明の目的は、大容量キャパシタを使用することによって、高い電圧が印加されたとき、漏れ電流が大きくなる問題を解決した蓄積キャパシタを提供することにある。
また、本発明の目的は、別途に面積を追加することなく、大きなキャパシタンスを有するよう具現できる蓄積キャパシタを提供することにある。
また、本発明の目的は、前記のような特徴を有する蓄積キャパシタを有する集積回路を提供することにある。
また、本発明の目的は、セルキャパシタを周辺回路の蓄積キャパシタに適用し、高い電圧が印加されたとき、漏れ電流が大きくなる問題を解決した半導体メモリ装置を提供することにある。
本発明の第１実施形態に係る蓄積キャパシタは、第１電源供給手段及び第２電源供給手段と、該第１電源供給手段と前記第２電源供給手段との間で直列に接続された少なくとも２つの大容量キャパシタとを備えることを特徴とする。
また、本発明の第２実施形態に係る蓄積キャパシタは、第１電源供給手段及び第２電源供給手段と、並列に接続された複数の大容量キャパシタを有する第１キャパシタグループと、並列に接続された複数の大容量キャパシタを有する第２キャパシタグループとを備える。前記第１キャパシタグループ及び前記第２キャパシタグループが、前記第１電源供給手段と第２電源供給手段との間で直列に接続されたことを特徴とする。
本発明の第１実施形態に係る蓄積キャパシタは、前記第１電源供給手段と第２電源供給手段との間で、前記少なくとも２つの大容量キャパシタと並列に接続されたＭＯＳキャパシタを更に備え得る。本発明の第２実施形態に係る蓄積キャパシタも、前記第１電源供給手段と第２電源供給手段との間で、前記第１キャパシタグループ及び第２キャパシタグループが並列に接続されたＭＯＳキャパシタを更に備え得る。このとき、前記大容量キャパシタが、基板上において前記ＭＯＳキャパシタ上に配置され得る。
本発明の第１実施形態及び第２実施形態に係る蓄積キャパシタにおいて、前記大容量キャパシタが、下部電極導電層、誘電体層及び上部電極導電層が順に積層された構造である。前記第１電源供給手段は、第１電源が印加される第１電源ラインを備え、前記大容量キャパシタの下部電極導電層が、前記第１電源ラインにコンタクトして構成される。前記第２電源供給手段は、第２電源が印加される第２電源ラインを備え、前記大容量キャパシタの下部電極の導電層が、前記第２電源ラインにコンタクトして構成される。
前記大容量キャパシタの前記誘電体層が、高誘電体薄膜または強誘電体薄膜であり得る。
また、本発明の第３実施形態に係る半導体メモリ装置は、セルキャパシタを有するメモリセルと蓄積キャパシタを有する周辺回路とを備え、前記蓄積キャパシタが、第１電源供給手段と第２電源供給手段との間で直列に接続された少なくとも２つの大容量キャパシタを備え、前記各々の大容量キャパシタが、前記セルキャパシタ及び同じキャパシタンスを有することを特徴とする。
また、本発明の第４実施形態に係る半導体メモリ装置は、セルキャパシタを有するメモリセルと蓄積キャパシタとを有する周辺回路を備え、前記蓄積キャパシタが、並列に接続された複数の大容量キャパシタを有する第１キャパシタグループと、並列に接続された複数の大容量キャパシタを有する第２キャパシタグループとを備え、前記第１キャパシタグループ及び前記第２キャパシタグループが、第１電源供給手段と第２電源供給手段との間で直列に接続され、前記各々の大容量キャパシタが、前記セルキャパシタと同じキャパシタンスを有することを特徴とする。
本発明の第３実施形態に係る半導体メモリ装置において、前記蓄積キャパシタが、前記第１電源供給手段と第２電源供給手段との間で、前記少なくとも２つの大容量キャパシタと並列に接続されたＭＯＳキャパシタを更に備え得る。本発明の第４実施形態に係る半導体メモリ装置において、前記蓄積キャパシタも、前記第１電源供給手段と第２電源供給手段との間で、前記第１キャパシタグループ及び第２キャパシタグループと並列に接続されたＭＯＳキャパシタを更に備え得る。
前記メモリ装置は、チップが平面的にセルアレイ領域と周辺回路領域とを有し、本発明では、セル領域にセルキャパシタをパターニングするとき、周辺回路領域にも同様に大容量キャパシタをパターニングする。特に、本発明の第３実施形態及び第４実施形態に係るメモリ装置において、前記セルキャパシタは、基板上でビットライン上に形成されるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔｌｉｎｅ）構造のスタックキャパシタである。
そして、このようなスタック構造のセルキャパシタの形成過程において、同様に、周辺回路領域に大容量キャパシタをパターニングし得る。金属コンタクトのない周辺回路領域に大容量キャパシタを形成することができ、大容量キャパシタは、ＭＯＳキャパシタ上に配置され得る。
本発明の第３実施形態及び第４実施形態に係るメモリ装置において、前記第１電源供給手段が、電源電圧ＶＤＤライン、高電圧ＶＰＰライン、コア電圧ＶＣＯＲＥライン、及びビットラインプリチャージ電圧ＶＢＬＰラインのグループから選択されたいずれか１つであり得る。前記第２電源供給手段が、接地電圧ＶＳＳラインまたはバックバイアス電圧ＶＢＢラインであることがあり得る。
本発明の蓄積キャパシタは、低周波ノイズを除去するために大容量キャパシタを使用する。また、大容量キャパシタは、高い電圧が印加されたとき漏れ電流が大きくなる問題を抱えている。これを克服するために、大容量キャパシタを少なくとも２つ以上直列に接続する方法を採用する。
低周波ノイズを除去するためには、μＦのキャパシタンスが必要であるが、ＭＯＳキャパシタのキャパシタンスは数十ｎＦにすぎない。面積を増加させずにμＦのキャパシタンスを獲得するためには、ＭＯＳキャパシタの数百倍に達する単位面積の当たりのキャパシタンスを有しなければならない。現在、メモリ装置のセルキャパシタがＭＯＳキャパシタに対比して約３００〜４００倍の範囲のサイズを有することから、このようなセルキャパシタと実質的に同じレイアウト及び物質から形成された大容量キャパシタを蓄積キャパシタとして利用可能である。
また、大容量キャパシタは、ＥＳＲが大きいキャパシタである。これだけでは高周波ノイズを除去できないため、ＭＯＳキャパシタを共に使用することで高周波ノイズも除去できる。
本発明は、１００ｍＶ〜２００ｍＶの範囲の電源ノイズを５０ｍＶ以下に減らし得ると共に、センシングノイズのような低周波ノイズを安定化させ得る。
本発明の方法は、チップ面積の増加なく、蓄積キャパシタのキャパシタンスを増大させ得る。
セルキャパシタを用いた蓄積キャパシタは、ＤＲＡＭのような半導体装置に使用される全ての電源（内部／外部電源）を安定化させるための目的で使用し得る。特に、このような蓄積キャパシタは、電圧サイズの低い電源電圧の安定化のために用いることができる。そして、電圧差の小さな電源間のＡＣ短絡または／及びＤＣオープンを目的とした接続に用いられる。
本発明の第１実施形態に係る蓄積キャパシタの等価回路図である。 本発明の第２実施形態に係る蓄積キャパシタの等価回路図である。 図２に示す蓄積キャパシタのレイアウトの平面図である。 図３のＡ−Ｂに沿った断面図である。 蓄積キャパシタを構成するＭＯＳキャパシタ及び大容量キャパシタと共に基板上に形成された断面図である。 通常のＤＲＡＭセルの回路図である。 本発明の第３実施形態に係るメモリ装置の断面図である。
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳説するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
図１は、本発明の第１実施形態に係る蓄積キャパシタの等価回路図である。
同図を参照すると、蓄積キャパシタは、第１電源供給部１２０及び第２電源供給部１４０を備え、第１電源供給部１２０と第２電源供給部１４０との間に直列に接続された少なくとも２つの大容量キャパシタ１６０、１８０を備える。それと共に、第１電源供給部１２０と第２電源供給部１４０との間で、大容量キャパシタと並列に接続されたＭＯＳキャパシタ１７０を備える。ＭＯＳキャパシタ１７０は省略が可能である。ＭＯＳキャパシタ１７０は、数十ｎＦのキャパシタンスを有する。大容量キャパシタ１６０、１８０は、μＦ級（μＦ ｒａｎｇｅ）のキャパシタンスを有する。大容量キャパシタ１６０、１８０は、第１電極（ストレージノード）、誘電体及び第２電極（プレート）が順に積層された構造であって、各大容量キャパシタの第１電極及び第２電極はポリシリコン、メタル系の薄膜などが使用され得、誘電体は、高誘電体及び強誘電体の使用が可能である。
前述したように、蓄積キャパシタは、低周波ノイズを除去するために大容量キャパシタ１６０、１８０を使用する。また、大容量キャパシタ１６０、１８０は、高い電圧が印加されたとき、漏れ電流が大きくなる問題を抱えていることから、大容量キャパシタを少なくとも２つ直列に接続する方法を採用する。
また、大容量キャパシタ１６０、１８０は、ＥＳＲの大きいキャパシタである。これだけでは高周波ノイズを除去できないため、ＭＯＳキャパシタ１７０を共に使用することで高周波ノイズも除去が可能である。
図２は、本発明の第２実施形態に係る蓄積キャパシタの等価回路図である。
同図を参照すると、蓄積キャパシタは、第１電源供給部２２０及び第２電源供給部２４０を備え、並列に接続された複数の大容量キャパシタを有する第１キャパシタグループ２６０と、並列に接続された複数の大容量キャパシタを有する第２キャパシタグループ２８０とを備える。
ここで、第１キャパシタグループ２６０及び第２キャパシタグループ２８０は、第１電源供給部２２０と第２電源供給部２４０との間に直列に接続される。それとともに、第１電源供給部２２０と第２電源供給部２４０との間に第１キャパシタグループ及び第２キャパシタグループと並列に接続されたＭＯＳキャパシタ２７０を備える。ＭＯＳキャパシタ２７０は省略可能である。
ＭＯＳキャパシタ２７０は、数十ｎＦ級のキャパシタンスを有する。第１キャパシタグループ及び第２キャパシタグループに属する各々の単位大容量キャパシタは、μＦ級のキャパシタンスを有する。本実施形態では、２つのキャパシタグループ２６０、２８０が直列に接続されたものを例示したが、直列に接続された３つ以上のキャパシタグループを使用することができる。
また、各キャパシタグループに属する大容量キャパシタは、図１の実施形態において説明したものと同様に、第１電極（ストレージノード）、誘電体及び第２電極（プレート）が順に積層された構造であって、各大容量キャパシタの第１電極及び第２電極は、ポリシリコン、メタル系の薄膜などが使用され得、誘電体は、高誘電体及び強誘電体の使用が可能である。
図３は、図２に示すキャパシタグループ２６０、２８０に対するレイアウト図である。第２実施形態のように、キャパシタグループとして直列に接続した場合、大容量キャパシタの第２電極（プレート）のパターニングが容易になる。
同図を参照すると、第１電源が印加される第１電源ライン３２０及び第２電源が印加される第２電源ライン３４０が備えられる。第１電源ライン３２０には、第１キャパシタグループ２６０に属する各大容量キャパシタの第１電極３６３Ａ、３６３Ｂ、３６３Ｃ、３６３Ｄがコンタクトされ、第２電源ライン３４０には、第２キャパシタグループ２８０に属する大容量キャパシタの第１電極３８３Ａ、３８３Ｂ、３８３Ｃ、３８３Ｄがコンタクトされる。第１キャパシタグループ２６０及び第２キャパシタグループ２８０の各大容量キャパシタの第２電極（プレート）３６５は、単一の導電層パターンにより共通電極として形成される。
図１に示す第１実施形態に係る蓄積キャパシタは、大容量キャパシタの個数のみが異なるだけであって、図３と同じレイアウトを有する。
図４は、図３のＡ−Ｂに沿った断面図である。
同図を参照すると、基板上に第１電源ライン３２０及び第２電源ライン３４０が備えられる。第１電源ライン及び第２電源ライン３２０、３４０は、メタルまたはポリシリコンのような導電層でパターンされる。大容量キャパシタの第１電極３６３Ａ、３６３Ｂ、３８３Ａ、３８３Ｂが絶縁膜３１０を貫通して第１電源ライン及び第２電源ライン３２０、３４０にコンタクトされる。第１電極３６３Ａ、３６３Ｂ、３８３Ａ、３８３Ｂを備えた基板全体の構造上には誘電体３６４が形成され、この誘電体３６４上に第２電極３６５が形成される。誘電体３６４及び第２電極３６５は、大容量キャパシタごとに分離されず、同じ薄膜によって共通に構成されているが、これとは異なって分離して形成することもできる。
図５は、ＭＯＳキャパシタが大容量キャパシタとともに基板上に形成された断面図である。大容量キャパシタ５１０は、シリコン基板（ｓｉ−ｓｕｂ）上でＭＯＳキャパシタ５３０上に配置される。
ＭＯＳキャパシタ５３０は、シリコン基板（ｓｉ−ｓｕｂ）に形成されたゲートＧ、ソースＳ及びドレインＤを有する。ソースＳ及びドレインＤは、第２電源ラインＶＳＳに接続され、ゲートＧは、第１電源ラインＶＤＤに接続される。同図において、大容量キャパシタ及び接続配線は、等価回路として図示されている。
図６は、通常のＤＲＡＭセルを示す図面である。同図を参照すると、メモリセルは、ワードライン及びビットラインに接続されたアクセストランジスタＴｒと、セルデータの保存のためのセルキャパシタＣＡＰとから構成される。前述した本実施形態の蓄積キャパシタは、上記のようなセルキャパシタを有するメモリ装置に応用され得る。
図７は、本発明の第３実施形態に係るメモリ装置を示す図面である。セルキャパシタを有するメモリセルと蓄積キャパシタとを有する周辺回路を備える半導体メモリ装置において、メモリセルと蓄積キャパシタとがどのように構成されるかを説明する。
同図を参照すると、セル領域には、セルキャパシタ７２０Ａを備えるメモリセルが形成され、周辺回路の領域は、蓄積キャパシタを備える周辺回路が形成される。
蓄積キャパシタは、第１電源ライン７１０Ｂと第２電源ライン７１０Ｃとの間で直列に接続された第１大容量キャパシタ７２０Ｂ及び第２大容量キャパシタ７２０Ｃを備える。図面では、２つの大容量キャパシタのみを示したが、これ以上の個数を構成することができる。また、図７に示されていないが、図１、図２及び図５のような多様な方法により蓄積キャパシタを構成することができる。特に、図５のように、第１大容量キャパシタ７２０Ｂ及び第２大容量キャパシタ７２０Ｃと並列に接続されたＭＯＳキャパシタを更に備え得る。
ここで重要な点は、蓄積キャパシタを構成する第１大容量キャパシタ７２０Ｂ及び第２大容量キャパシタ７２０Ｃが、セルキャパシタ７２０Ａと実質的に同じキャパシタンスを有することである。
セルキャパシタ７２０Ａは、基板上においてビットライン７１０Ａ上に形成されるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔｌｉｎｅ）構造のスタックキャパシタである。セルキャパシタ７２０Ａは、ストレージノード７２２Ａ、このストレージノード７２２Ａ上に形成された誘電体７２４Ａ及びこの誘電体７２４Ａ上に形成されたプレート電極７２６Ａを備える。
第１大容量キャパシタ７２０Ｂは、ストレージノード７２２Ａと同じ物質及び表面積を有する第１電極７２２Ｂ、当該第１電極７２２Ｂ上に形成されてセルキャパシタの誘電体７２４Ａと同じ物質の誘電体７２４Ｂ、及びこの誘電体７２４Ｂ上に形成されてプレート電極７２６Ａと同じ物質の第２電極７２６Ｂを備える。したがって、セルキャパシタ７２０Ａと第１大容量キャパシタ７２０Ｂとは実質的に同じキャパシタンスを有する。第２大容量キャパシタ７２０Ｃの第１電極７２２Ｃ、誘電体７２４Ｃ及び第２電極７２６Ｃも各々第１大容量キャパシタ７２０Ｂと同一に形成される。
第１大容量キャパシタ７２０Ｂの第１電極７２２Ｂは、第１電源ライン７１０Ｂにコンタクトして接続され、第２大容量キャパシタ７２０Ｃの第１電極７２２Ｃは、第２電源ライン７１０Ｃにコンタクトして接続される。第１大容量キャパシタ７２０Ｂの第１電極７２２Ｂと、第２大容量キャパシタ７２０Ｃの第１電極７２２Ｃとは、同じ導電層がパターンされて形成されたものである。
第１大容量キャパシタ７２０Ｂの第２電極７２６Ｂ及び第２大容量キャパシタ７２０Ｃの第２電極７２６Ｃは、単一の導電層パターンにより共通に構成されている。
第１電源ライン７１０Ｂ及び第２電源ライン７１０Ｃは、セル領域のビットライン７１０Ａと同じ導電層であって、パターニングされて分離されている。第１電源ライン７１０Ｂ及び第２電源ライン７１０Ｃは、ビットライン用の導電層以外に異なる導電層を使用し得る。
第１電源ライン７１０Ｂは、メモリの内部回路に使用される様々な電圧の中、論理「ハイ」に対応する電圧レベルが印加される。すなわち、第１電源ライン７１０Ｂは、電源電圧ＶＤＤライン、高電圧ＶＰＰライン、コア電圧ＶＣＯＲＥライン及びビットラインプリチャージ電圧ＶＢＬＰラインのグループから選択されたいずれか１つであり得る。
第２電源ライン７１０Ｃは、メモリの内部回路に使用される様々な電圧の中、論理「ロー」に対応する電圧レベルが印加される。すなわち、第２電源ライン７１０Ｃは、接地電圧ＶＳＳライン、またはバックバイアス電圧ＶＢＢラインであり得る。
第１大容量キャパシタ７２０Ｂ及び第２大容量キャパシタ７２０Ｃの各誘電体層は、高誘電体の薄膜または強誘電体の薄膜であり得る。
同図において説明されていない名図面の符号「７０２」はシリコン基板であり、「７０３」はセルトランジスタのゲート電極であり、「７０４」、「７０５」及び「７０６」はコンタクトプラグである。
本発明の第４実施形態に係る半導体メモリ装置として、図５に示すように、蓄積キャパシタがキャパシタグループごとに構成された実施形態が可能であって、このとき、各グループに属する各々の大容量キャパシタは、セルキャパシタと同一に構成される。
なお、本実施形態において、複数の第１電極のそれぞれは、基板上に蒸着された同じ導電層がパターニングされて分離されたものであってもよい。
前述した本発明は、ＤＲＡＭなどの半導体集積回路で蓄積キャパシタを使用した電源供給スキームを利用するすべての場合に適用され得る。メモリ以外の半導体装置にも適用され得る。また、ＤＲＡＭの中でもビットライン上にセルキャパシタが具現される構造において、本発明は非常に有用である。特に、周辺回路の領域では、セルキャパシタが使用されていないことから、メタルコンタクトのない全ての周辺回路の領域で形成できるという長所がある。既存のＤＲＡＭにおいてＭＯＳキャパシタ上には電源端子が備えられる一方、本発明においては蓄積キャパシタの形成において何の制約もないことから、面積が増加することなくキャパシタンスを増大させることができる。他にも、メタルコンタクトがない周辺回路の領域においても大容量キャパシタを作ることができる。
本発明の技術思想は、前述した好ましい実施形態によって具体的に記述されたが、前記の実施形態はその説明のためのものであって、その制限のためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
１２０ 第１電源供給部
１４０ 第２電源供給部
１６０、１８０ 大容量キャパシタ
１７０ ＭＯＳキャパシタ

Claims (52)

  1. 第１電源供給手段及び第２電源供給手段と、
    該第１電源供給手段と前記第２電源供給手段との間で直列に接続された少なくとも２つの大容量キャパシタと
    を備えることを特徴とする蓄積キャパシタ。
  2. 前記第１電源供給手段と第２電源供給手段との間で、前記少なくとも２つの大容量キャパシタと並列に接続されたＭＯＳキャパシタを更に備えることを特徴とする請求項１に記載の蓄積キャパシタ。
  3. 前記大容量キャパシタが、基板上において前記ＭＯＳキャパシタ上に配置されることを特徴とする請求項２に記載の蓄積キャパシタ。
  4. 前記大容量キャパシタが、下部電極導電層、誘電体層及び上部電極導電層が順に積層されたスタックキャパシタであることを特徴とする請求項１または２に記載の蓄積キャパシタ。
  5. 前記少なくとも２つの大容量キャパシタが、
    前記第１電源供給手段に接続された第１電極、該第１電極上に形成された第１誘電体、及び該第１誘電体上に形成された第２電極を備える第１大容量キャパシタと、
    前記第２電源供給手段に接続された第３電極、該第３電極上に形成された第２誘電体、及び該第２誘電体上に形成された第４電極を備える第２大容量キャパシタと
    を備えることを特徴とする請求項１または２に記載の蓄積キャパシタ。
  6. 前記第１電極及び前記第３電極が、基板上に蒸着された同じ導電層がパターニングされて分離されたことを特徴とする請求項５に記載の蓄積キャパシタ。
  7. 前記第２電極及び前記第４電極が、単一の導電層パターンにより共通に構成されることを特徴とする請求項５に記載の蓄積キャパシタ。
  8. 前記大容量キャパシタが、μＦ級のキャパシタンスを有することを特徴とする請求項１または２に記載の蓄積キャパシタ。
  9. 前記ＭＯＳキャパシタが、ｎＦ級のキャパシタンスを有することを特徴とする請求項２に記載の蓄積キャパシタ。
  10. 前記第１電源供給手段は、第１電源が印加される第１電源ラインを備え、前記第１電極が、前記第１電源ラインにコンタクトして構成され、
    前記第２電源供給手段は、第２電源が印加される第２電源ラインを備え、前記第３電極が、前記第２電源ラインにコンタクトして構成されることを特徴とする請求項５に記載の蓄積キャパシタ。
  11. 前記誘電体層が、高誘電体薄膜または強誘電体薄膜であることを特徴とする請求項４に記載の蓄積キャパシタ。
  12. 前記ＭＯＳキャパシタは、基板上に形成されたゲート、ソース、及びドレインを有し、前記ソース及びドレインが前記第２電源供給手段に接続され、前記ゲートが前記第１電源供給手段に接続されたことを特徴とする請求項２に記載の蓄積キャパシタ。
  13. 第１電源供給手段及び第２電源供給手段と、
    並列に接続された複数の大容量キャパシタを有する第１キャパシタグループと、
    並列に接続された複数の大容量キャパシタを有する第２キャパシタグループとを備え、
    前記第１キャパシタグループ及び前記第２キャパシタグループが、前記第１電源供給手段と第２電源供給手段との間で直列に接続されたことを特徴とする蓄積キャパシタ。
  14. 前記第１電源供給手段と第２電源供給手段との間で、前記第１キャパシタグループ及び第２キャパシタグループとが並列に接続されたＭＯＳキャパシタを更に備えることを特徴とする請求項１３に記載の蓄積キャパシタ。
  15. 前記大容量キャパシタが、基板上において前記ＭＯＳキャパシタ上に配置されることを特徴とする請求項１４に記載の蓄積キャパシタ。
  16. 前記第１キャパシタグループの各々の大容量キャパシタは、前記第１電源供給手段に接続された第１電極、該第１電極上に形成された第１誘電体、及び該第１誘電体上に形成された第２電極を備え、
    前記第２キャパシタグループの各々の大容量キャパシタは、前記第２電源供給手段に接続された第３電極、該第３電極上に形成された第２誘電体、及び該第２誘電体上に形成された第４電極を備えることを特徴とする請求項１３または１４に記載の蓄積キャパシタ。
  17. 前記第１電源供給手段は、第１電源が印加される第１電源ラインを備え、前記第１電極が、前記第１電源ラインにコンタクトして構成され、
    前記第２電源供給手段は、第２電源が印加される第２電源ラインを備え、前記第３電極が、前記第２電源ラインにコンタクトして構成されることを特徴とする請求項１６に記載の蓄積キャパシタ。
  18. 前記第２電極及び前記第４電極が、単一の導電層パターンにより共通に構成されることを特徴とする請求項１６に記載の蓄積キャパシタ。
  19. 前記第１誘電体層及び第２誘電体層が、高誘電体薄膜または強誘電体薄膜であることを特徴とする請求項１６に記載の蓄積キャパシタ。
  20. 前記大容量キャパシタが、μＦ級のキャパシタンスを有することを特徴とする請求項１３または１４に記載の蓄積キャパシタ。
  21. 前記ＭＯＳキャパシタが、ｎＦ級のキャパシタンスを有することを特徴とする請求項１４に記載の蓄積キャパシタ。
  22. 前記ＭＯＳキャパシタは、基板上に形成されたゲート、ソース、及びドレインを有し、前記ソース及びドレインが、前記第２電源供給手段に接続され、前記ゲートが、前記第１電源供給手段に接続されたことを特徴とする請求項１４に記載の蓄積キャパシタ。
  23. セルキャパシタを有するメモリセルと蓄積キャパシタとを有する周辺回路を備える半導体メモリ装置であって、
    前記蓄積キャパシタが、第１電源供給手段と第２電源供給手段との間で直列に接続された少なくとも２つの大容量キャパシタを備え、
    前記各々の大容量キャパシタが、前記セルキャパシタと実質的に同じキャパシタンスを有することを特徴とする半導体メモリ装置。
  24. 前記蓄積キャパシタが、前記第１電源供給手段と第２電源供給手段との間で、前記少なくとも２つの大容量キャパシタと並列に接続されたＭＯＳキャパシタを更に備えることを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 前記セルキャパシタが、基板上においてビットライン上に形成されることを特徴とする請求項２３または２４に記載の半導体メモリ装置。
  26. 前記セルキャパシタが、ストレージノード、該ストレージノード上に形成された第１誘電体、及び該第１誘電体上に形成されたプレート電極を備え、
    前記大容量キャパシタが、前記ストレージノードと同じ物質及び表面積を有する第１電極、該第１電極上に形成されて前記第１誘電体と同じ物質である第２誘電体、及び該第２誘電体上に形成されて前記プレート電極と同じ物質で形成される第２電極を備えることを特徴とする請求項２３または２４に記載の半導体メモリ装置。
  27. 前記少なくとも２つの大容量キャパシタが、
    前記第１電源供給手段に接続された第１電極、該第１電極上に形成された第１誘電体、及び該第１誘電体上に形成された第２電極を備えた第１大容量キャパシタと、
    前記第２電源供給手段に接続された第３電極、該第３電極上に形成された第２誘電体、及び該第２誘電体上に形成された第４電極を備えた第２大容量キャパシタと
    を備えることを特徴とする請求項２３または２４に記載の半導体メモリ装置。
  28. 前記第１電極及び前記第３電極が、基板上に蒸着された同じ導電層がパターニングされて分離されたことを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記第２電極及び前記第４電極が、単一の導電層パターンにより共通に構成されたことを特徴とする請求項２７に記載の半導体メモリ装置。
  30. 前記第１電源供給手段は、第１電源が印加される第１電源ラインを備え、前記第１電極が、前記第１電源ラインにコンタクトして構成され、
    前記第２電源供給手段は、第２電源が印加される第２電源ラインを備え、前記第３電極が、前記第２電源ラインにコンタクトして構成されることを特徴とする請求項２７に記載の半導体メモリ装置。
  31. 前記第１電源ライン及び第２電源ラインが、ビットライン用の導電層がパターニングされて分離されたことを特徴とする請求項３０に記載の半導体メモリ装置。
  32. 前記第１電源ラインが、電源電圧ＶＤＤライン、高電圧ＶＰＰライン、コア電圧ＶＣＯＲＥライン、及びビットラインプリチャージ電圧ＶＢＬＰラインのグループから選択されたいずれか１つであることを特徴とする請求項３１に記載の半導体メモリ装置。
  33. 前記第２電源ラインが、接地電圧ＶＳＳラインまたはバックバイアス電圧ＶＢＢラインであることを特徴とする請求項３１に記載の半導体メモリ装置。
  34. 前記第１誘電体層及び第２誘電体層が、高誘電体薄膜または強誘電体薄膜であることを特徴とする請求項２６に記載の半導体メモリ装置。
  35. 前記大容量キャパシタが、μＦ級のキャパシタンスを有することを特徴とする請求項２３または２４に記載の半導体メモリ装置。
  36. 前記ＭＯＳキャパシタが、ｎＦ級のキャパシタンスを有することを特徴とする請求項２４に記載の半導体メモリ装置。
  37. 前記ＭＯＳキャパシタは、基板上に形成されたゲート、ソース、及びドレインを有し、前記ソース及びドレインが、前記第２電源供給手段に接続され、前記ゲートが、前記第１電源供給手段に接続されたことを特徴とする請求項２４に記載の半導体メモリ装置。
  38. セルキャパシタを有するメモリセルと蓄積キャパシタとを有する周辺回路を備える半導体メモリ装置であって、
    前記蓄積キャパシタが、
    並列に接続された複数の大容量キャパシタを有する第１キャパシタグループと、
    並列に接続された複数の大容量キャパシタを有する第２キャパシタグループとを備え、
    前記第１キャパシタグループ及び前記第２キャパシタグループが、第１電源供給手段と第２電源供給手段との間で直列に接続され、前記各々の大容量キャパシタが、前記セルキャパシタと同じキャパシタンスを有することを特徴とする半導体メモリ装置。
  39. 前記蓄積キャパシタが、前記第１電源供給手段と前記第２電源供給手段との間で、前記第１キャパシタグループ及び第２キャパシタグループと並列に接続されたＭＯＳキャパシタを更に備えることを特徴とする請求項３８に記載の半導体メモリ装置。
  40. 前記セルキャパシタが、基板上においてビットライン上に形成されることを特徴とする請求項３８または３９に記載の半導体メモリ装置。
  41. 前記大容量キャパシタが、基板上において前記ＭＯＳキャパシタ上に配置されることを特徴とする請求項３９に記載の半導体メモリ装置。
  42. 前記セルキャパシタが、ストレージノード、該ストレージノード上に形成された第１誘電体、及び該第１誘電体上に形成されたプレート電極を備え、
    前記大容量キャパシタが、前記ストレージノードと同じ物質及び表面積を有する第１電極、該第１電極上に形成されて前記第１誘電体と同じ物質である第２誘電体、及び該第２誘電体上に形成されて前記プレート電極と同じ物質に形成される第２電極を備えることを特徴とする請求項３８または３９に記載の半導体メモリ装置。
  43. 前記第１キャパシタグループの各々の大容量キャパシタが、前記第１電源供給手段に接続された第１電極、該第１電極上に形成された第１誘電体、及び該第１誘電体上に形成された第２電極を備え、
    前記第２キャパシタグループの各々の大容量キャパシタが、前記第２電源供給手段に接続された第３電極、該第３電極上に形成された第２誘電体、及び該第２誘電体上に形成された第４電極を備えることを特徴とする請求項３８または３９に記載の半導体メモリ装置。
  44. 前記第１電源供給手段は、第１電源が印加される第１電源ラインを備え、前記第１電極が、前記第１電源ラインにコンタクトして構成され、
    前記第２電源供給手段は、第２電源が印加される第２電源ラインを備え、前記第３電極が、前記第２電源ラインにコンタクトして構成されることを特徴とする請求項４３に記載の半導体メモリ装置。
  45. 前記第１電源ライン及び第２電源ラインが、ビットライン用の導電層がパターニングされて分離されたことを特徴とする請求項４４に記載の半導体メモリ装置。
  46. 前記第２電極及び前記第４電極が、単一の導電層パターンにより共通に構成されることを特徴とする請求項４３に記載の半導体メモリ装置。
  47. 前記第１電源ラインが、電源電圧ＶＤＤライン、高電圧ＶＰＰライン、コア電圧ＶＣＯＲＥライン、及びビットラインプリチャージ電圧ＶＢＬＰラインのグループから選択されたいずれか１つであることを特徴とする請求項４５に記載の半導体メモリ装置。
  48. 前記第２電源ラインが、接地電圧ＶＳＳラインまたはバックバイアス電圧ＶＢＢラインであることを特徴とする請求項４７に記載の半導体メモリ装置。
  49. 前記第１誘電体層及び第２誘電体層が、高誘電体薄膜または強誘電体薄膜であることを特徴とする請求項４３に記載の半導体メモリ装置。
  50. 前記大容量キャパシタが、μＦ級のキャパシタンスを有することを特徴とする請求項３８または３９に記載の半導体メモリ装置。
  51. 前記ＭＯＳキャパシタが、ｎＦ級のキャパシタンスを有することを特徴とする請求項３９に記載の半導体メモリ装置。
  52. 前記ＭＯＳキャパシタが、基板上に形成されたゲート、ソース、及びドレインを有し、前記ソース及びドレインが前記第２電源供給手段に接続され、前記ゲートが、前記第１電源供給手段に接続されたことを特徴とする請求項３９に記載の半導体メモリ装置。
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