JPH08186230A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPH08186230A JPH08186230A JP6329014A JP32901494A JPH08186230A JP H08186230 A JPH08186230 A JP H08186230A JP 6329014 A JP6329014 A JP 6329014A JP 32901494 A JP32901494 A JP 32901494A JP H08186230 A JPH08186230 A JP H08186230A
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- terminal
- resistor
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Abstract
(57)【要約】
【目的】 本発明は、過電圧サージによる被保護内部回
路及び保護装置自体の破壊を防止し、またチップ面積を
小さくすることを目的とする。 【構成】 入力端子１又は電源端子６と低電位端子との
間に第１のコンデンサ１０と第２のコンデンサ１１を直
列に接続し、第１のコンデンサ１０には抵抗１２を並列
接続し、第２のコンデンサ１１にはプルダウンダイオー
ド１４を並列接続し、第１のコンデンサ１０と第２のコ
ンデンサ１１の接続点を被保護内部回路の入力電極に接
続したことを特徴とする。
路及び保護装置自体の破壊を防止し、またチップ面積を
小さくすることを目的とする。 【構成】 入力端子１又は電源端子６と低電位端子との
間に第１のコンデンサ１０と第２のコンデンサ１１を直
列に接続し、第１のコンデンサ１０には抵抗１２を並列
接続し、第２のコンデンサ１１にはプルダウンダイオー
ド１４を並列接続し、第１のコンデンサ１０と第２のコ
ンデンサ１１の接続点を被保護内部回路の入力電極に接
続したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、過電圧サージ（以下、
単にサージと記す）に対する破壊耐量の高い半導体保護
装置に関する。
単にサージと記す）に対する破壊耐量の高い半導体保護
装置に関する。
【０００２】
【従来の技術】従来の半導体保護装置としては、例えば
図９に示すようなものがある（特開昭５５−９１１７２
号公報）。入力端子１が被保護内部回路におけるＭＯＳ
トランジスタ５のゲート電極に接続されている。入力端
子１とＶss（低電位）端子の間には逆方向接続のダイオ
ード２とコンデンサ４が並列に接続されている。抵抗３
はダイオード２の寄生抵抗である。入力端子１にサージ
が印加された場合、サージはダイオード２又はコンデン
サ４を経てＶss端子へバイパスされる。
図９に示すようなものがある（特開昭５５−９１１７２
号公報）。入力端子１が被保護内部回路におけるＭＯＳ
トランジスタ５のゲート電極に接続されている。入力端
子１とＶss（低電位）端子の間には逆方向接続のダイオ
ード２とコンデンサ４が並列に接続されている。抵抗３
はダイオード２の寄生抵抗である。入力端子１にサージ
が印加された場合、サージはダイオード２又はコンデン
サ４を経てＶss端子へバイパスされる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体保護装置にあっては、以下のような問
題点があった。第１に、サージによる過大電流がダイオ
ードを流れるために、ダイオードが破壊されるおそれが
ある。第２に、サージ電圧が高くかつ急峻である場合
は、抵抗の存在のためにダイオードは十分にサージをバ
イパスできない。ダイオードを流れなかったサージはコ
ンデンサに印加され、コンデンサを充電する。コンデン
サの充電によってＭＯＳトランジスタのゲート電位が高
くなり、ＭＯＳトランジスタが破壊されるおそれがあ
る。第３に、入力端子の電位とＭＯＳトランジスタのゲ
ート電位が等しいために、ＭＯＳトランジスタのゲート
破壊を防ぐためには、ダイオード及びコンデンサのイン
ピーダンスを極めて小さくする必要がある。即ち、ダイ
オードのｐｎ接合及びコンデンサの極板を極めて大きく
する必要があり、チップ面積が大きくなる。
うな従来の半導体保護装置にあっては、以下のような問
題点があった。第１に、サージによる過大電流がダイオ
ードを流れるために、ダイオードが破壊されるおそれが
ある。第２に、サージ電圧が高くかつ急峻である場合
は、抵抗の存在のためにダイオードは十分にサージをバ
イパスできない。ダイオードを流れなかったサージはコ
ンデンサに印加され、コンデンサを充電する。コンデン
サの充電によってＭＯＳトランジスタのゲート電位が高
くなり、ＭＯＳトランジスタが破壊されるおそれがあ
る。第３に、入力端子の電位とＭＯＳトランジスタのゲ
ート電位が等しいために、ＭＯＳトランジスタのゲート
破壊を防ぐためには、ダイオード及びコンデンサのイン
ピーダンスを極めて小さくする必要がある。即ち、ダイ
オードのｐｎ接合及びコンデンサの極板を極めて大きく
する必要があり、チップ面積が大きくなる。
【０００４】本発明は、このような従来の問題点に着目
してなされたもので、過電圧サージによる被保護内部回
路及び保護装置自体の破壊を防止することができるとと
もにチップ面積を小さくすることができる半導体保護装
置を提供することを目的とする。
してなされたもので、過電圧サージによる被保護内部回
路及び保護装置自体の破壊を防止することができるとと
もにチップ面積を小さくすることができる半導体保護装
置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、入力端子又は電源端子の何
れかと低電位端子との間に第１のコンデンサと第２のコ
ンデンサを直列に接続し、前記第１のコンデンサには抵
抗を並列に接続し、前記第２のコンデンサにはプルダウ
ンダイオードを並列に接続し、前記第１のコンデンサと
第２のコンデンサの接続点を被保護内部回路の入力電極
に接続してなることを要旨とする。
に、請求項１記載の発明は、入力端子又は電源端子の何
れかと低電位端子との間に第１のコンデンサと第２のコ
ンデンサを直列に接続し、前記第１のコンデンサには抵
抗を並列に接続し、前記第２のコンデンサにはプルダウ
ンダイオードを並列に接続し、前記第１のコンデンサと
第２のコンデンサの接続点を被保護内部回路の入力電極
に接続してなることを要旨とする。
【０００６】請求項２記載の発明は、入力端子又は電源
端子の何れかと低電位端子との間に第１のコンデンサと
第２のコンデンサを直列に接続し、この接続点を当該接
続点側をアノードとしたダイオードを介して被保護内部
回路の入力電極に接続し、前記入力端子又は電源端子の
何れかと前記入力電極との間に抵抗を接続し、前記入力
電極と前記低電位端子との間にプルダウンダイオードを
接続してなることを要旨とする。
端子の何れかと低電位端子との間に第１のコンデンサと
第２のコンデンサを直列に接続し、この接続点を当該接
続点側をアノードとしたダイオードを介して被保護内部
回路の入力電極に接続し、前記入力端子又は電源端子の
何れかと前記入力電極との間に抵抗を接続し、前記入力
電極と前記低電位端子との間にプルダウンダイオードを
接続してなることを要旨とする。
【０００７】請求項３記載の発明は、入力端子又は電源
端子の何れかと低電位端子との間に第１のコンデンサと
第２のコンデンサを直列に接続し、前記第１のコンデン
サには第１の抵抗を並列に接続し、前記第１のコンデン
サと第２のコンデンサの接続点を第２の抵抗を介して被
保護内部回路の入力電極に接続し、該入力電極と前記低
電位端子との間にプルダウンダイオードを接続してなる
ことを要旨とする。
端子の何れかと低電位端子との間に第１のコンデンサと
第２のコンデンサを直列に接続し、前記第１のコンデン
サには第１の抵抗を並列に接続し、前記第１のコンデン
サと第２のコンデンサの接続点を第２の抵抗を介して被
保護内部回路の入力電極に接続し、該入力電極と前記低
電位端子との間にプルダウンダイオードを接続してなる
ことを要旨とする。
【０００８】請求項４記載の発明は、上記請求項１，２
又は３記載の半導体保護装置において、前記第２のコン
デンサの容量を前記第１のコンデンサの容量よりも大き
くしてなることを要旨とする。
又は３記載の半導体保護装置において、前記第２のコン
デンサの容量を前記第１のコンデンサの容量よりも大き
くしてなることを要旨とする。
【０００９】請求項５記載の発明は、上記請求項１，
２，３又は４記載の半導体保護装置において、前記第１
のコンデンサと第２のコンデンサのうちの少なくとも前
記第２のコンデンサを強誘電体膜で構成してなることを
要旨とする。
２，３又は４記載の半導体保護装置において、前記第１
のコンデンサと第２のコンデンサのうちの少なくとも前
記第２のコンデンサを強誘電体膜で構成してなることを
要旨とする。
【００１０】請求項６記載の発明は、上記請求項１，
２，３，４又は５記載の半導体保護装置において、前記
第１のコンデンサ又は第２のコンデンサの少なくとも何
れかを前記入力端子、電源端子又は低電位端子のパッド
電極下に形成してなることを要旨とする。
２，３，４又は５記載の半導体保護装置において、前記
第１のコンデンサ又は第２のコンデンサの少なくとも何
れかを前記入力端子、電源端子又は低電位端子のパッド
電極下に形成してなることを要旨とする。
【００１１】請求項７記載の発明は、上記請求項１，
２，３，４，５又は６記載の半導体保護装置において、
前記入力端子又は電源端子の何れかと前記低電位端子と
の間にプルダウン抵抗を接続してなることを要旨とす
る。
２，３，４，５又は６記載の半導体保護装置において、
前記入力端子又は電源端子の何れかと前記低電位端子と
の間にプルダウン抵抗を接続してなることを要旨とす
る。
【００１２】請求項８記載の発明は、入力端子と低電位
端子との間に強誘電体膜で構成したコンデンサと抵抗の
並列回路を接続し、前記入力端子を電源端子と前記低電
位端子の間に接続された被保護内部回路の入力電極に接
続してなることを要旨とする。
端子との間に強誘電体膜で構成したコンデンサと抵抗の
並列回路を接続し、前記入力端子を電源端子と前記低電
位端子の間に接続された被保護内部回路の入力電極に接
続してなることを要旨とする。
【００１３】請求項９記載の発明は、上記請求項８記載
の半導体保護装置において、前記コンデンサを前記入力
端子又は低電位端子のパッド電極下に形成してなること
を要旨とする。
の半導体保護装置において、前記コンデンサを前記入力
端子又は低電位端子のパッド電極下に形成してなること
を要旨とする。
【００１４】
【作用】請求項１記載の発明において、入力端子又は電
源端子にサージが加わったとき、そのサージ電圧Ｖinは
第１のコンデンサと第２のコンデンサに分圧されて被保
護内部回路の入力電極に加わる電圧は低くなる。サージ
電圧Ｖinは印加直後ピークに達し、その後第１、第２の
コンデンサをバイパスして徐々に低下するとともに第１
のコンデンサの充電電荷が抵抗を通じて放電される。こ
の放電で第２のコンデンサが充電され、その端子間電圧
Ｖ2 が上昇するが、この電圧Ｖ2 がプルダウンダイオー
ドの降伏電圧ＢＶに達するとプルダウンダイオードが降
伏して電圧Ｖ2 はその降伏電圧ＢＶにクランプされる。
降伏電圧ＢＶを被保護内部回路の入力電極におけるゲー
ト絶縁膜等の絶縁破壊電圧より低く設定しておくことに
より被保護内部回路の破壊が防止される。またプルダウ
ンダイオードの降伏電流が抵抗で制限されることで保護
装置自体の破壊が防止される。
源端子にサージが加わったとき、そのサージ電圧Ｖinは
第１のコンデンサと第２のコンデンサに分圧されて被保
護内部回路の入力電極に加わる電圧は低くなる。サージ
電圧Ｖinは印加直後ピークに達し、その後第１、第２の
コンデンサをバイパスして徐々に低下するとともに第１
のコンデンサの充電電荷が抵抗を通じて放電される。こ
の放電で第２のコンデンサが充電され、その端子間電圧
Ｖ2 が上昇するが、この電圧Ｖ2 がプルダウンダイオー
ドの降伏電圧ＢＶに達するとプルダウンダイオードが降
伏して電圧Ｖ2 はその降伏電圧ＢＶにクランプされる。
降伏電圧ＢＶを被保護内部回路の入力電極におけるゲー
ト絶縁膜等の絶縁破壊電圧より低く設定しておくことに
より被保護内部回路の破壊が防止される。またプルダウ
ンダイオードの降伏電流が抵抗で制限されることで保護
装置自体の破壊が防止される。
【００１５】請求項２記載の発明においては、第１のコ
ンデンサと第２のコンデンサの接続点を当該接続点側を
アノードとしたダイオードを介して被保護内部回路の入
力電極に接続したことで、このダイオードの降伏電圧を
通常の動作時において入力端子に印加されるＨレベル電
位以上に設定しておけば、このＨレベル電位で第２のコ
ンデンサには殆んど充電が生じない。したがって通常の
回路動作時に被保護内部回路の動作速度の遅延が一層防
止される。
ンデンサと第２のコンデンサの接続点を当該接続点側を
アノードとしたダイオードを介して被保護内部回路の入
力電極に接続したことで、このダイオードの降伏電圧を
通常の動作時において入力端子に印加されるＨレベル電
位以上に設定しておけば、このＨレベル電位で第２のコ
ンデンサには殆んど充電が生じない。したがって通常の
回路動作時に被保護内部回路の動作速度の遅延が一層防
止される。
【００１６】請求項３記載の発明においては、第１のコ
ンデンサに第１の抵抗を並列に接続し、第１のコンデン
サと第２のコンデンサの接続点を第２の抵抗を介して被
保護内部回路の入力電極に接続したことで、第２の抵抗
を第１の抵抗よりも大きく設定すれば、サージが加わっ
たときプルダウンダイオードに流れる電流が第２の抵抗
で制限されて保護装置自体の破壊が防止される。一方、
第１の抵抗の値をＲ1、第２のコンデンサの容量をＣ2
としたとき、通常の回路動作時に、第２のコンデンサに
充電される時間Ｒ1 ・Ｃ2 が前記請求項１記載の発明に
おける値よりも小さくできて、回路動作に与える影響を
より一層小さくすることが可能となる。
ンデンサに第１の抵抗を並列に接続し、第１のコンデン
サと第２のコンデンサの接続点を第２の抵抗を介して被
保護内部回路の入力電極に接続したことで、第２の抵抗
を第１の抵抗よりも大きく設定すれば、サージが加わっ
たときプルダウンダイオードに流れる電流が第２の抵抗
で制限されて保護装置自体の破壊が防止される。一方、
第１の抵抗の値をＲ1、第２のコンデンサの容量をＣ2
としたとき、通常の回路動作時に、第２のコンデンサに
充電される時間Ｒ1 ・Ｃ2 が前記請求項１記載の発明に
おける値よりも小さくできて、回路動作に与える影響を
より一層小さくすることが可能となる。
【００１７】請求項４記載の発明において、第２のコン
デンサの容量を第１のコンデンサの容量よりも大に設定
することで、サージが加わったときの第２のコンデンサ
に分圧される電圧Ｖ2 が小さくなり、被保護内部回路の
破壊が一層確実に防止される。
デンサの容量を第１のコンデンサの容量よりも大に設定
することで、サージが加わったときの第２のコンデンサ
に分圧される電圧Ｖ2 が小さくなり、被保護内部回路の
破壊が一層確実に防止される。
【００１８】請求項５記載の発明において、第１のコン
デンサと第２のコンデンサのうち少なくとも第２のコン
デンサを強誘電体膜で構成すれば、第２のコンデンサの
容量が第１のコンデンサの容量に比べて極めて大きくな
り、サージが加わったときの第２のコンデンサに分圧さ
れる電圧Ｖ2 が一層小さくなり、被保護内部回路の破壊
がさらに確実に防止される。
デンサと第２のコンデンサのうち少なくとも第２のコン
デンサを強誘電体膜で構成すれば、第２のコンデンサの
容量が第１のコンデンサの容量に比べて極めて大きくな
り、サージが加わったときの第２のコンデンサに分圧さ
れる電圧Ｖ2 が一層小さくなり、被保護内部回路の破壊
がさらに確実に防止される。
【００１９】請求項６記載の発明において、第１のコン
デンサ又は第２のコンデンサの少なくとも何れかを入力
端子等のパッド電極下に形成することでチップ面積を小
さくすることが可能となる。
デンサ又は第２のコンデンサの少なくとも何れかを入力
端子等のパッド電極下に形成することでチップ面積を小
さくすることが可能となる。
【００２０】請求項７記載の発明において、入力端子又
は電源端子の何れかと低電位端子との間にプルダウン抵
抗を接続することで、サージ印加時に第２のコンデンサ
に充電された電荷が第１のコンデンサに並列接続された
抵抗及び上記のプルダウン抵抗を経て放電される。これ
により第２のコンデンサの端子間電圧Ｖ2 がより小さく
なって、被保護内部回路の破壊が一層確実に防止され
る。
は電源端子の何れかと低電位端子との間にプルダウン抵
抗を接続することで、サージ印加時に第２のコンデンサ
に充電された電荷が第１のコンデンサに並列接続された
抵抗及び上記のプルダウン抵抗を経て放電される。これ
により第２のコンデンサの端子間電圧Ｖ2 がより小さく
なって、被保護内部回路の破壊が一層確実に防止され
る。
【００２１】請求項８記載の発明において、入力端子と
低電位端子との間に強誘電体膜で構成したコンデンサと
抵抗の並列回路を接続し、入力端子を被保護内部回路の
入力電極に接続することで、コンデンサは大容量で低イ
ンピーダンスであることから、サージは低電位端子に容
易にバイパスされて被保護内部回路の破壊が防止され
る。またコンデンサに充電された電荷は抵抗を経て放電
される。
低電位端子との間に強誘電体膜で構成したコンデンサと
抵抗の並列回路を接続し、入力端子を被保護内部回路の
入力電極に接続することで、コンデンサは大容量で低イ
ンピーダンスであることから、サージは低電位端子に容
易にバイパスされて被保護内部回路の破壊が防止され
る。またコンデンサに充電された電荷は抵抗を経て放電
される。
【００２２】請求項９記載の発明において、上記強誘電
体膜で構成したコンデンサを入力端子又は低電位端子の
パッド電極下に形成することで、前記と同様にチップ面
積を小さくすることが可能となる。
体膜で構成したコンデンサを入力端子又は低電位端子の
パッド電極下に形成することで、前記と同様にチップ面
積を小さくすることが可能となる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１乃至図３は、本発明の第１実施例を示す図で
ある。まず、図１を用いてその構成を説明する。入力端
子１と被保護内部回路におけるインバータ１３のゲート
電極との間に第１のコンデンサ１０と抵抗１２の並列回
路が接続され、そのインバータ１３のゲート電極とＶss
端子との間に第２のコンデンサ１１とプルダウンダイオ
ード１４の並列回路が接続されている。
する。図１乃至図３は、本発明の第１実施例を示す図で
ある。まず、図１を用いてその構成を説明する。入力端
子１と被保護内部回路におけるインバータ１３のゲート
電極との間に第１のコンデンサ１０と抵抗１２の並列回
路が接続され、そのインバータ１３のゲート電極とＶss
端子との間に第２のコンデンサ１１とプルダウンダイオ
ード１４の並列回路が接続されている。
【００２４】次に、上述のように構成された半導体保護
装置の作用を説明する。まず、入力端子１とＶss端子間
にサージが印加された場合の作用を、サージ印加時の等
価回路を示す図２と動作原理を示す図３を用いて説明す
る。サージ放電コンデンサ１６からなるサージ放電回路
１５が入力端子１とＶss端子の間に接続されている。サ
ージ放電コンデンサ１６の容量をＣsurge 、第１のコン
デンサ１０の容量をＣ1 、第２のコンデンサ１１の容量
をＣ2 とする。また抵抗１２の値をＲ1 、サージ印加直
前のサージ放電コンデンサ１６の端子間電圧を
Ｖsurge 、サージ印加直後の入力端子１の電位をＶin、
第２のコンデンサ１１の端子間電圧をＶ2 とする。第
１、第２のコンデンサ１０，１１の直列容量Ｃ0 は次式
で表わされる。
装置の作用を説明する。まず、入力端子１とＶss端子間
にサージが印加された場合の作用を、サージ印加時の等
価回路を示す図２と動作原理を示す図３を用いて説明す
る。サージ放電コンデンサ１６からなるサージ放電回路
１５が入力端子１とＶss端子の間に接続されている。サ
ージ放電コンデンサ１６の容量をＣsurge 、第１のコン
デンサ１０の容量をＣ1 、第２のコンデンサ１１の容量
をＣ2 とする。また抵抗１２の値をＲ1 、サージ印加直
前のサージ放電コンデンサ１６の端子間電圧を
Ｖsurge 、サージ印加直後の入力端子１の電位をＶin、
第２のコンデンサ１１の端子間電圧をＶ2 とする。第
１、第２のコンデンサ１０，１１の直列容量Ｃ0 は次式
で表わされる。
【００２５】 Ｃ0 ＝Ｃ1 ・Ｃ2 ／（Ｃ1 ＋Ｃ2 ） …（１） よって、サージ印加直後のＶinとＶ2 は、次の（２），
（３）式で表わされる。
（３）式で表わされる。
【数１】 Ｖin＝［Ｃsurge ／（Ｃsurge ＋Ｃ0 ）］・Ｖsurge …（２） Ｖ2 ＝［Ｃ1 ／（Ｃ1 ＋Ｃ2 ）］・Ｖin …（３） （２）式と（３）式より、次式を得る。
【００２６】
【数２】 Ｖ2 ＝［Ｃ1 ／（Ｃ1 ＋Ｃ2 ）］ ・［Ｃsurge ／（Ｃsurge ＋Ｃ0 ）］・Ｖsurge …（４） ここで、プルダウンダイオード１４の降伏電圧ＢＶは、
インバータ１３のゲート酸化膜の絶縁破壊電圧より低く
しておく。サージ印加により、サージ電圧は第１のコン
デンサ１０と第２のコンデンサ１１に分圧される。図３
（ａ），（ｂ）に示すように、Ｖinがピークに達するｔ
＝ｔ1 において、Ｖ2 は（４）式で決る値になる。ここ
でサージによる過大電流は第１、第２のコンデンサ１
０，１１をバイパスするが、サージが急峻である程、コ
ンデンサのインピーダンスは小さくなって、より多くの
サージエネルギをバイパスできる。なお、（４）式よ
り、Ｃ1とＣ2 を大きくしてＣ0 を大きくする程、又は
Ｃ1 と比較してＣ2 を大きくする程、Ｖ2 は小さくな
る。ｔ＝ｔ1 以後は、Ｖinが低下するとともに第１のコ
ンデンサ１０の電荷は抵抗１２を経て放電される。ここ
でサージ印加時間がＲ1 ，Ｃ2 と同程度以上ならば第２
のコンデンサ１１は抵抗１２を介してさらに充電され
る。この結果、Ｖ2 は上昇するが、Ｖ2 が降伏電圧ＢＶ
に達するとダイオード１４が降伏する。そしてサージ電
流はダイオード１４を流れるようになり、Ｖ2 は降伏電
圧ＢＶにクランプされる。したがってインバータ１３の
ゲート電極電位は降伏電圧ＢＶまでしか上昇しないの
で、インバータ１３のゲート酸化膜は破壊されない。ま
たダイオード１４の降伏電流は抵抗１２で制限されるの
で、ダイオード１４の破壊も防止される。
インバータ１３のゲート酸化膜の絶縁破壊電圧より低く
しておく。サージ印加により、サージ電圧は第１のコン
デンサ１０と第２のコンデンサ１１に分圧される。図３
（ａ），（ｂ）に示すように、Ｖinがピークに達するｔ
＝ｔ1 において、Ｖ2 は（４）式で決る値になる。ここ
でサージによる過大電流は第１、第２のコンデンサ１
０，１１をバイパスするが、サージが急峻である程、コ
ンデンサのインピーダンスは小さくなって、より多くの
サージエネルギをバイパスできる。なお、（４）式よ
り、Ｃ1とＣ2 を大きくしてＣ0 を大きくする程、又は
Ｃ1 と比較してＣ2 を大きくする程、Ｖ2 は小さくな
る。ｔ＝ｔ1 以後は、Ｖinが低下するとともに第１のコ
ンデンサ１０の電荷は抵抗１２を経て放電される。ここ
でサージ印加時間がＲ1 ，Ｃ2 と同程度以上ならば第２
のコンデンサ１１は抵抗１２を介してさらに充電され
る。この結果、Ｖ2 は上昇するが、Ｖ2 が降伏電圧ＢＶ
に達するとダイオード１４が降伏する。そしてサージ電
流はダイオード１４を流れるようになり、Ｖ2 は降伏電
圧ＢＶにクランプされる。したがってインバータ１３の
ゲート電極電位は降伏電圧ＢＶまでしか上昇しないの
で、インバータ１３のゲート酸化膜は破壊されない。ま
たダイオード１４の降伏電流は抵抗１２で制限されるの
で、ダイオード１４の破壊も防止される。
【００２７】なお、第２のコンデンサ１１にＰＺＴ等の
強誘電体膜を用いれば、 Ｃ1 ≪Ｃ2 …（５） となる。また、第１、第２のコンデンサ１０，１１とも
に強誘電体膜を用い、かつ第２のコンデンサ１１の極板
面積を第１のコンデンサ１０の極板面積より大きくすれ
ば、両コンデンサ１０，１１の直列容量Ｃ0 が大きくな
るとともに、Ｃ1＜Ｃ2 となる。よって前述したように
Ｖ2 がより一層小さくなって大部分のサージ電圧は第１
のコンデンサ１０に印加される。さらに、第１、第２の
コンデンサ１０，１１の直列回路のインピーダンスが小
さくなってサージがより一層バイパスされる。このため
インバータ１３の破壊がさらに抑えられる。
強誘電体膜を用いれば、 Ｃ1 ≪Ｃ2 …（５） となる。また、第１、第２のコンデンサ１０，１１とも
に強誘電体膜を用い、かつ第２のコンデンサ１１の極板
面積を第１のコンデンサ１０の極板面積より大きくすれ
ば、両コンデンサ１０，１１の直列容量Ｃ0 が大きくな
るとともに、Ｃ1＜Ｃ2 となる。よって前述したように
Ｖ2 がより一層小さくなって大部分のサージ電圧は第１
のコンデンサ１０に印加される。さらに、第１、第２の
コンデンサ１０，１１の直列回路のインピーダンスが小
さくなってサージがより一層バイパスされる。このため
インバータ１３の破壊がさらに抑えられる。
【００２８】例えば、第１、第２のコンデンサ１０，１
１の誘電体にε＝１０００、膜厚ｔ＝２０００ÅのＰＺ
Ｔを用いて、第１のコンデンサ１０の極板面積を４５２
０μｍ2 、第２のコンデンサ１１の極板面積を１８０７
０μｍ2 とすると、 Ｃ1 ＝２００ｐＦ，Ｃ2 ＝８００ｐＦ …（６） となる。またサージ放電回路１５としてマシンモデルに
よるＥＳＤを考慮すると、 Ｃsurge ＝２００ｐＦ …（７） となる。またＲ1 ＝５０ｋΩ，ＢＶ＝３０Ｖ，Ｖsurge
＝２５０Ｖとすると、（４）式より、 Ｖ2 ≒２８Ｖ …（８） よってＶ2 の値はダイオード１４の降伏電圧ＢＶ以下に
抑えられる。やがてＶ2が上昇してダイオード１４が降
伏した場合の降伏電流は次式で与えられる。
１の誘電体にε＝１０００、膜厚ｔ＝２０００ÅのＰＺ
Ｔを用いて、第１のコンデンサ１０の極板面積を４５２
０μｍ2 、第２のコンデンサ１１の極板面積を１８０７
０μｍ2 とすると、 Ｃ1 ＝２００ｐＦ，Ｃ2 ＝８００ｐＦ …（６） となる。またサージ放電回路１５としてマシンモデルに
よるＥＳＤを考慮すると、 Ｃsurge ＝２００ｐＦ …（７） となる。またＲ1 ＝５０ｋΩ，ＢＶ＝３０Ｖ，Ｖsurge
＝２５０Ｖとすると、（４）式より、 Ｖ2 ≒２８Ｖ …（８） よってＶ2 の値はダイオード１４の降伏電圧ＢＶ以下に
抑えられる。やがてＶ2が上昇してダイオード１４が降
伏した場合の降伏電流は次式で与えられる。
【００２９】
【数３】 Ｉdiode ＝（Ｖin−ＢＶ）／Ｒ2 ＝２．２ｍＡ …（９） このため降伏電流も過大にならず、ダイオード１４は破
壊されない。
壊されない。
【００３０】次に、入力端子１とＶdd（電源）端子６間
にサージが印加された場合は、サージ電圧は第１、第２
のコンデンサ１０，１１及びインバータ１３内部の寄生
ダイオード（図示せず）に印加されるが、上記と同様に
してインバータ１３の破壊は防止される。
にサージが印加された場合は、サージ電圧は第１、第２
のコンデンサ１０，１１及びインバータ１３内部の寄生
ダイオード（図示せず）に印加されるが、上記と同様に
してインバータ１３の破壊は防止される。
【００３１】次いで、通常の回路動作について説明す
る。入力端子１にＨレベル又はＬレベルの信号が入力さ
れれば、抵抗１２を介してインバータ１３のゲートにＨ
レベル又はＬレベルの信号が印加される。ここで入力端
子１にＨレベルの信号が印加された場合、抵抗１２を介
して第２のコンデンサ１１が充電されることにより、イ
ンバータ１３のゲート電位がＨレベルになる。このため
に要する時間はＲ1 ・Ｃ2 程度であり、この時間が回路
動作に悪影響を与えないようにＲ1 又はＣ2 の値を設定
することが可能である。
る。入力端子１にＨレベル又はＬレベルの信号が入力さ
れれば、抵抗１２を介してインバータ１３のゲートにＨ
レベル又はＬレベルの信号が印加される。ここで入力端
子１にＨレベルの信号が印加された場合、抵抗１２を介
して第２のコンデンサ１１が充電されることにより、イ
ンバータ１３のゲート電位がＨレベルになる。このため
に要する時間はＲ1 ・Ｃ2 程度であり、この時間が回路
動作に悪影響を与えないようにＲ1 又はＣ2 の値を設定
することが可能である。
【００３２】このように、本実施例では、サージによる
過電圧又は過電流による半導体保護装置自身及び被保護
内部回路の破壊を防止でき、かつ回路動作に悪影響を与
えることもない。また半導体保護装置の大きさが過大に
なることもない。
過電圧又は過電流による半導体保護装置自身及び被保護
内部回路の破壊を防止でき、かつ回路動作に悪影響を与
えることもない。また半導体保護装置の大きさが過大に
なることもない。
【００３３】図４には、本発明の第２実施例を示す。本
実施例は、上記第１実施例の構成に加えて、入力端子１
とＶss端子間にプルダウン抵抗１７を接続したものであ
る。プルダウン抵抗１７の値は比較的大きく、数１０ｋ
Ω〜１００ｋΩ程度である。
実施例は、上記第１実施例の構成に加えて、入力端子１
とＶss端子間にプルダウン抵抗１７を接続したものであ
る。プルダウン抵抗１７の値は比較的大きく、数１０ｋ
Ω〜１００ｋΩ程度である。
【００３４】本実施例では、上記第１実施例の作用に加
えて、次のような作用がある。第１に、サージ印加によ
り第２のコンデンサ１１に充電された電荷が抵抗１２と
プルダウン抵抗１７を経て放電される。よって前記図３
においてｔ＝ｔ1 以降のＶ2の値をより一層小さくする
ことができて、さらにインバータ１３の破壊を防止する
ことができる。第２に、入力端子１が開放の場合に、イ
ンバータ１３のゲート電極電位は抵抗１２，１７を経て
Ｖss電位になる。よってゲート電極の電位が不定になる
ことを防止できる。
えて、次のような作用がある。第１に、サージ印加によ
り第２のコンデンサ１１に充電された電荷が抵抗１２と
プルダウン抵抗１７を経て放電される。よって前記図３
においてｔ＝ｔ1 以降のＶ2の値をより一層小さくする
ことができて、さらにインバータ１３の破壊を防止する
ことができる。第２に、入力端子１が開放の場合に、イ
ンバータ１３のゲート電極電位は抵抗１２，１７を経て
Ｖss電位になる。よってゲート電極の電位が不定になる
ことを防止できる。
【００３５】図５には、本発明の第３実施例を示す。本
実施例は、前記第１実施例の構成に加えて、第１、第２
のコンデンサ１０，１１の接続点と、抵抗１２とプルダ
ウンダイオード１４の接続点との間に、第１、第２のコ
ンデンサ１０，１１の接続点側をアノードとしたダイオ
ード１８を接続したものである。
実施例は、前記第１実施例の構成に加えて、第１、第２
のコンデンサ１０，１１の接続点と、抵抗１２とプルダ
ウンダイオード１４の接続点との間に、第１、第２のコ
ンデンサ１０，１１の接続点側をアノードとしたダイオ
ード１８を接続したものである。
【００３６】本実施例では、前記第１実施例の作用に加
えて、次のような作用がある。即ち、ダイオード１８の
降伏電圧を入力端子１に印加されるＨレベル電位以上に
しておけば、通常の回路動作時において第２のコンデン
サ１１は殆んど充電されない。よって通常の回路動作時
において、インバータ１３の動作速度が遅くなることを
より一層防止することができる。
えて、次のような作用がある。即ち、ダイオード１８の
降伏電圧を入力端子１に印加されるＨレベル電位以上に
しておけば、通常の回路動作時において第２のコンデン
サ１１は殆んど充電されない。よって通常の回路動作時
において、インバータ１３の動作速度が遅くなることを
より一層防止することができる。
【００３７】図６には、本発明の第４実施例を示す。本
実施例はＶdd（電源）端子６に印加されたサージによる
出力トランジスタ等の破壊を防止するようにしたもので
ある。即ち、Ｖdd端子６とオープンドレインの出力ＭＯ
Ｓトランジスタ２０のゲート電極との間に、前記第１実
施例と同様の第１のコンデンサ１０と抵抗１２の並列回
路が接続され、その出力ＭＯＳトランジスタ２０のゲー
ト電極とＶss端子との間に第２のコンデンサ１１とプル
ダウンダイオード１４の並列回路が接続されている。１
９はゲートが内部回路に接続されたＮchＭＯＳトランジ
スタであり、出力ＭＯＳトランジスタ２０のゲートとＶ
ss端子との間に接続されている。本実施例は、前記第１
実施例と同様の作用により、Ｖdd端子６に印加されたサ
ージによるＮchＭＯＳトランジスタ１９及び出力ＭＯＳ
トランジスタ２０の破壊が防止される。
実施例はＶdd（電源）端子６に印加されたサージによる
出力トランジスタ等の破壊を防止するようにしたもので
ある。即ち、Ｖdd端子６とオープンドレインの出力ＭＯ
Ｓトランジスタ２０のゲート電極との間に、前記第１実
施例と同様の第１のコンデンサ１０と抵抗１２の並列回
路が接続され、その出力ＭＯＳトランジスタ２０のゲー
ト電極とＶss端子との間に第２のコンデンサ１１とプル
ダウンダイオード１４の並列回路が接続されている。１
９はゲートが内部回路に接続されたＮchＭＯＳトランジ
スタであり、出力ＭＯＳトランジスタ２０のゲートとＶ
ss端子との間に接続されている。本実施例は、前記第１
実施例と同様の作用により、Ｖdd端子６に印加されたサ
ージによるＮchＭＯＳトランジスタ１９及び出力ＭＯＳ
トランジスタ２０の破壊が防止される。
【００３８】図７には、本発明の第５実施例を示す。本
実施例は、入力端子１が第１のコンデンサ１０と第１の
抵抗１２の並列回路及び第２の抵抗２１を介してインバ
ータ１３のゲート電極に接続され、上記並列回路と第２
の抵抗２１の接続点と、Ｖss端子との間に第２のコンデ
ンサ１１が接続され、インバータ１３のゲート電極とＶ
ss端子との間にプルダウンダイオード１４が接続されて
いる。
実施例は、入力端子１が第１のコンデンサ１０と第１の
抵抗１２の並列回路及び第２の抵抗２１を介してインバ
ータ１３のゲート電極に接続され、上記並列回路と第２
の抵抗２１の接続点と、Ｖss端子との間に第２のコンデ
ンサ１１が接続され、インバータ１３のゲート電極とＶ
ss端子との間にプルダウンダイオード１４が接続されて
いる。
【００３９】本実施例は、前記第１実施例の作用に加え
て、次のような作用がある。第１の抵抗１２の値Ｒ1 を
１ｋΩ〜１０ｋΩ程度に小さくし、第２の抵抗２１の値
を数１０ｋΩ〜１００ｋΩ程度に大きくすれば、サージ
印加時にプルダウンダイオード１４に流れる電流が第２
の抵抗２１で制限されてプルダウンダイオード１４の破
壊が一層起きにくくなり、かつ通常の回路動作時に、第
２のコンデンサ１１が充電される時間Ｒ1 ・Ｃ2 が第１
実施例の場合よりも小さくできる。よって回路動作に与
える影響をより一層小さくできる。
て、次のような作用がある。第１の抵抗１２の値Ｒ1 を
１ｋΩ〜１０ｋΩ程度に小さくし、第２の抵抗２１の値
を数１０ｋΩ〜１００ｋΩ程度に大きくすれば、サージ
印加時にプルダウンダイオード１４に流れる電流が第２
の抵抗２１で制限されてプルダウンダイオード１４の破
壊が一層起きにくくなり、かつ通常の回路動作時に、第
２のコンデンサ１１が充電される時間Ｒ1 ・Ｃ2 が第１
実施例の場合よりも小さくできる。よって回路動作に与
える影響をより一層小さくできる。
【００４０】なお、第３、第４、第５の各実施例におい
て、入力端子１又はＶdd端子６とＶss端子の間に、前記
第２実施例（図４）と同様のプルダウン抵抗１７を接続
すれば、第２実施例と同様の効果が生じる。第４実施例
において、第３実施例（図５）と同様のダイオード１８
を設ければ、第３実施例と同様の効果が生じ、第５実施
例（図７）と同様の第２の抵抗２１を設ければ、第５実
施例と同様の効果が生じる。第２、第３、第４及び第５
の各実施例において、第２のコンデンサ１１又は第１、
第２のコンデンサ１０，１１を強誘電体膜により構成す
れば、第１実施例と同様により一層サージに対する保護
効果が高くなる。また、第１乃至第５の各実施例におい
て、第１のコンデンサ１０又は第２のコンデンサ１１の
少なくとも一方を、入力端子１のパッド電極又はＶss端
子のパッド電極の下に形成すれば、より一層チップ面積
を小さくすることができる。
て、入力端子１又はＶdd端子６とＶss端子の間に、前記
第２実施例（図４）と同様のプルダウン抵抗１７を接続
すれば、第２実施例と同様の効果が生じる。第４実施例
において、第３実施例（図５）と同様のダイオード１８
を設ければ、第３実施例と同様の効果が生じ、第５実施
例（図７）と同様の第２の抵抗２１を設ければ、第５実
施例と同様の効果が生じる。第２、第３、第４及び第５
の各実施例において、第２のコンデンサ１１又は第１、
第２のコンデンサ１０，１１を強誘電体膜により構成す
れば、第１実施例と同様により一層サージに対する保護
効果が高くなる。また、第１乃至第５の各実施例におい
て、第１のコンデンサ１０又は第２のコンデンサ１１の
少なくとも一方を、入力端子１のパッド電極又はＶss端
子のパッド電極の下に形成すれば、より一層チップ面積
を小さくすることができる。
【００４１】図８には、本発明の第６実施例を示す。入
力端子１とＶss端子の間に強誘電体コンデンサ２２と抵
抗２３が並列に接続されている。入力端子１はインバー
タ１３のゲート電極に接続されている。
力端子１とＶss端子の間に強誘電体コンデンサ２２と抵
抗２３が並列に接続されている。入力端子１はインバー
タ１３のゲート電極に接続されている。
【００４２】次に、上述のように構成された本実施例の
作用を説明する。入力端子１にサージが印加された際、
コンデンサ２２は強誘電体を用いているため大容量で低
インピーダンスであるのでサージはＶss端子に容易にバ
イパスされる。このためインバータ１３のゲートには過
電圧が印加されることなく破壊が防止される。コンデン
サ２２に充電された電荷は抵抗２３により放電される。
抵抗２３の値を１０ｋΩ〜１００ｋΩ程度に大きく設定
すれば、抵抗２３が通常の回路動作に悪影響を与えるこ
とはない。なお、コンデンサ２２を入力端子１又はＶss
端子のパッド電極下に形成すれば、コンデンサ２２によ
りチップ面積が増大することはない。
作用を説明する。入力端子１にサージが印加された際、
コンデンサ２２は強誘電体を用いているため大容量で低
インピーダンスであるのでサージはＶss端子に容易にバ
イパスされる。このためインバータ１３のゲートには過
電圧が印加されることなく破壊が防止される。コンデン
サ２２に充電された電荷は抵抗２３により放電される。
抵抗２３の値を１０ｋΩ〜１００ｋΩ程度に大きく設定
すれば、抵抗２３が通常の回路動作に悪影響を与えるこ
とはない。なお、コンデンサ２２を入力端子１又はＶss
端子のパッド電極下に形成すれば、コンデンサ２２によ
りチップ面積が増大することはない。
【００４３】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、入力端子又は電源端子の何れかと低電位端
子との間に第１のコンデンサと第２のコンデンサを直列
に接続し、前記第１のコンデンサには抵抗を並列に接続
し、前記第２のコンデンサにはプルダウンダイオードを
並列に接続し、前記第１のコンデンサと第２のコンデン
サの接続点を被保護内部回路の入力電極に接続したた
め、入力端子又は電源端子に印加されたサージ電圧が第
１のコンデンサと第２のコンデンサに分圧されて被保護
内部回路の入力電極に加わる電圧が低下し、被保護内部
回路の破壊を防止することが可能となる。またプルダウ
ンダイオードに流れる電流は抵抗で制限されるので保護
装置自体の破壊を防止することが可能となる。
明によれば、入力端子又は電源端子の何れかと低電位端
子との間に第１のコンデンサと第２のコンデンサを直列
に接続し、前記第１のコンデンサには抵抗を並列に接続
し、前記第２のコンデンサにはプルダウンダイオードを
並列に接続し、前記第１のコンデンサと第２のコンデン
サの接続点を被保護内部回路の入力電極に接続したた
め、入力端子又は電源端子に印加されたサージ電圧が第
１のコンデンサと第２のコンデンサに分圧されて被保護
内部回路の入力電極に加わる電圧が低下し、被保護内部
回路の破壊を防止することが可能となる。またプルダウ
ンダイオードに流れる電流は抵抗で制限されるので保護
装置自体の破壊を防止することが可能となる。
【００４４】請求項２〜７記載の発明によれば、それぞ
れ上記請求項１記載の発明の効果に加えて、さらに以下
のような効果がある。
れ上記請求項１記載の発明の効果に加えて、さらに以下
のような効果がある。
【００４５】請求項２記載の発明によれば、入力端子又
は電源端子の何れかと低電位端子との間に第１のコンデ
ンサと第２のコンデンサを直列に接続し、この接続点を
当該接続点側をアノードとしたダイオードを介して被保
護内部回路の入力電極に接続し、前記入力端子又は電源
端子の何れかと前記入力電極との間に抵抗を接続し、前
記入力電極と前記低電位端子との間にプルダウンダイオ
ードを接続したため、上記ダイオードの降伏電圧を通常
の回路動作時において入力端子に印加されるＨレベル電
位以上に設定しておくことにより、このＨレベル電位で
第２のコンデンサには殆んど充電が生じることがない。
したがって通常の回路動作時に被保護内部回路の動作速
度の遅延を防止することができる。
は電源端子の何れかと低電位端子との間に第１のコンデ
ンサと第２のコンデンサを直列に接続し、この接続点を
当該接続点側をアノードとしたダイオードを介して被保
護内部回路の入力電極に接続し、前記入力端子又は電源
端子の何れかと前記入力電極との間に抵抗を接続し、前
記入力電極と前記低電位端子との間にプルダウンダイオ
ードを接続したため、上記ダイオードの降伏電圧を通常
の回路動作時において入力端子に印加されるＨレベル電
位以上に設定しておくことにより、このＨレベル電位で
第２のコンデンサには殆んど充電が生じることがない。
したがって通常の回路動作時に被保護内部回路の動作速
度の遅延を防止することができる。
【００４６】請求項３記載の発明によれば、入力端子又
は電源端子の何れかと低電位端子との間に第１のコンデ
ンサと第２のコンデンサを直列に接続し、前記第１のコ
ンデンサには第１の抵抗を並列に接続し、前記第１のコ
ンデンサと第２のコンデンサの接続点を第２の抵抗を介
して被保護内部回路の入力電極に接続し、該入力電極と
前記低電位端子との間にプルダウンダイオードを接続し
たため、第２の抵抗の値を第１の抵抗の値よりも大きく
設定することにより、サージが加わったときのプルダウ
ンダイオードに流れる電流が第２の抵抗で制限されて保
護装置自体の破壊を防止することができる。一方、第１
の抵抗の値をＲ1 、第２のコンデンサの容量をＣ2 とし
たとき、通常の回路動作時に第２のコンデンサに充電さ
れる時間Ｒ1 ・Ｃ2 が前記請求項１記載の発明における
値よりも小さくなって回路動作に与える影響をより一層
小さくすることができる。
は電源端子の何れかと低電位端子との間に第１のコンデ
ンサと第２のコンデンサを直列に接続し、前記第１のコ
ンデンサには第１の抵抗を並列に接続し、前記第１のコ
ンデンサと第２のコンデンサの接続点を第２の抵抗を介
して被保護内部回路の入力電極に接続し、該入力電極と
前記低電位端子との間にプルダウンダイオードを接続し
たため、第２の抵抗の値を第１の抵抗の値よりも大きく
設定することにより、サージが加わったときのプルダウ
ンダイオードに流れる電流が第２の抵抗で制限されて保
護装置自体の破壊を防止することができる。一方、第１
の抵抗の値をＲ1 、第２のコンデンサの容量をＣ2 とし
たとき、通常の回路動作時に第２のコンデンサに充電さ
れる時間Ｒ1 ・Ｃ2 が前記請求項１記載の発明における
値よりも小さくなって回路動作に与える影響をより一層
小さくすることができる。
【００４７】請求項４記載の発明によれば、前記第２の
コンデンサの容量を前記第１のコンデンサの容量よりも
大きくしたため、サージが加わったときの第２のコンデ
ンサに分圧される電圧が小さくなって被保護内部回路の
破壊を一層確実に防止することができる。
コンデンサの容量を前記第１のコンデンサの容量よりも
大きくしたため、サージが加わったときの第２のコンデ
ンサに分圧される電圧が小さくなって被保護内部回路の
破壊を一層確実に防止することができる。
【００４８】請求項５記載の発明によれば、前記第１の
コンデンサと第２のコンデンサのうちの少なくとも前記
第２のコンデンサを強誘電体膜で構成したため、第２の
コンデンサの容量を第１のコンデンサの容量に比べて極
めて大きくすることが可能となり、サージが加わったと
きの第２のコンデンサに分圧される電圧を一層小さくす
ることができて、被保護内部回路の破壊をさらに確実に
防止することができる。
コンデンサと第２のコンデンサのうちの少なくとも前記
第２のコンデンサを強誘電体膜で構成したため、第２の
コンデンサの容量を第１のコンデンサの容量に比べて極
めて大きくすることが可能となり、サージが加わったと
きの第２のコンデンサに分圧される電圧を一層小さくす
ることができて、被保護内部回路の破壊をさらに確実に
防止することができる。
【００４９】請求項６記載の発明によれば、前記第１の
コンデンサ又は第２のコンデンサの少なくとも何れかを
前記入力端子、電源端子又は低電位端子のパッド電極下
に形成したため、チップ面積を小さくすることができ
る。
コンデンサ又は第２のコンデンサの少なくとも何れかを
前記入力端子、電源端子又は低電位端子のパッド電極下
に形成したため、チップ面積を小さくすることができ
る。
【００５０】請求項７記載の発明によれば、前記入力端
子又は電源端子の何れかと前記低電位端子との間にプル
ダウン抵抗を接続したため、サージ印加時に第２のコン
デンサに充電された電荷が第１のコンデンサに並列接続
された抵抗及び上記のプルダウン抵抗を経て放電され、
第２のコンデンサの端子間電圧がより小さくなって、被
保護内部回路の破壊を一層確実に防止することができ
る。
子又は電源端子の何れかと前記低電位端子との間にプル
ダウン抵抗を接続したため、サージ印加時に第２のコン
デンサに充電された電荷が第１のコンデンサに並列接続
された抵抗及び上記のプルダウン抵抗を経て放電され、
第２のコンデンサの端子間電圧がより小さくなって、被
保護内部回路の破壊を一層確実に防止することができ
る。
【００５１】請求項８記載の発明によれば、入力端子と
低電位端子との間に強誘電体膜で構成したコンデンサと
抵抗の並列回路を接続し、前記入力端子を電源端子と前
記低電位端子の間に接続された被保護内部回路の入力電
極に接続したため、強誘電体膜で構成したコンデンサは
大容量で低インピーダンスとなることから、印加された
サージが低電位端子に容易にバイパスされて被保護内部
回路の破壊を防止することができる。
低電位端子との間に強誘電体膜で構成したコンデンサと
抵抗の並列回路を接続し、前記入力端子を電源端子と前
記低電位端子の間に接続された被保護内部回路の入力電
極に接続したため、強誘電体膜で構成したコンデンサは
大容量で低インピーダンスとなることから、印加された
サージが低電位端子に容易にバイパスされて被保護内部
回路の破壊を防止することができる。
【００５２】請求項９記載の発明によれば、上記コンデ
ンサを前記入力端子又は低電位端子のパッド電極下に形
成したため、前記と同様にチップ面積を小さくすること
ができる。
ンサを前記入力端子又は低電位端子のパッド電極下に形
成したため、前記と同様にチップ面積を小さくすること
ができる。
【図１】本発明に係る半導体保護装置の第１実施例を示
す回路図である。
す回路図である。
【図２】上記第１実施例においてサージ印加時の等価回
路を示す図である。
路を示す図である。
【図３】上記第１実施例において印加サージ電圧及び第
２のコンデンサの端子間電圧の時間変化を示す図であ
る。
２のコンデンサの端子間電圧の時間変化を示す図であ
る。
【図４】本発明の第２実施例を示す回路図である。
【図５】本発明の第３実施例を示す回路図である。
【図６】本発明の第４実施例を示す回路図である。
【図７】本発明の第５実施例を示す回路図である。
【図８】本発明の第６実施例を示す回路図である。
【図９】従来の半導体保護装置の回路図である。
１ 入力端子 ６ 電源端子 １０ 第１のコンデンサ １１ 第２のコンデンサ １２，２３ 抵抗 １３ 被保護内部回路におけるインバータ １４ プルダウンダイオード １７ プルダウン抵抗 １８ ダイオード ２１ 第２の抵抗 ２２ 強誘電体コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (9)
- 【請求項１】 入力端子又は電源端子の何れかと低電位
端子との間に第１のコンデンサと第２のコンデンサを直
列に接続し、前記第１のコンデンサには抵抗を並列に接
続し、前記第２のコンデンサにはプルダウンダイオード
を並列に接続し、前記第１のコンデンサと第２のコンデ
ンサの接続点を被保護内部回路の入力電極に接続してな
ることを特徴とする半導体保護装置。 - 【請求項２】 入力端子又は電源端子の何れかと低電位
端子との間に第１のコンデンサと第２のコンデンサを直
列に接続し、この接続点を当該接続点側をアノードとし
たダイオードを介して被保護内部回路の入力電極に接続
し、前記入力端子又は電源端子の何れかと前記入力電極
との間に抵抗を接続し、前記入力電極と前記低電位端子
との間にプルダウンダイオードを接続してなることを特
徴とする半導体保護装置。 - 【請求項３】 入力端子又は電源端子の何れかと低電位
端子との間に第１のコンデンサと第２のコンデンサを直
列に接続し、前記第１のコンデンサには第１の抵抗を並
列に接続し、前記第１のコンデンサと第２のコンデンサ
の接続点を第２の抵抗を介して被保護内部回路の入力電
極に接続し、該入力電極と前記低電位端子との間にプル
ダウンダイオードを接続してなることを特徴とする半導
体保護装置。 - 【請求項４】 前記第２のコンデンサの容量を前記第１
のコンデンサの容量よりも大きくしてなることを特徴と
する請求項１，２又は３記載の半導体保護装置。 - 【請求項５】 前記第１のコンデンサと第２のコンデン
サのうちの少なくとも前記第２のコンデンサを強誘電体
膜で構成してなることを特徴とする請求項１，２，３又
は４記載の半導体保護装置。 - 【請求項６】 前記第１のコンデンサ又は第２のコンデ
ンサの少なくとも何れかを前記入力端子、電源端子又は
低電位端子のパッド電極下に形成してなることを特徴と
する請求項１，２，３，４又は５記載の半導体保護装
置。 - 【請求項７】 前記入力端子又は電源端子の何れかと前
記低電位端子との間にプルダウン抵抗を接続してなるこ
とを特徴とする請求項１，２，３，４，５又は６記載の
半導体保護装置。 - 【請求項８】 入力端子と低電位端子との間に強誘電体
膜で構成したコンデンサと抵抗の並列回路を接続し、前
記入力端子を電源端子と前記低電位端子の間に接続され
た被保護内部回路の入力電極に接続してなることを特徴
とする半導体保護装置。 - 【請求項９】 前記コンデンサを前記入力端子又は低電
位端子のパッド電極下に形成してなることを特徴とする
請求項８記載の半導体保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329014A JPH08186230A (ja) | 1994-12-28 | 1994-12-28 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329014A JPH08186230A (ja) | 1994-12-28 | 1994-12-28 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186230A true JPH08186230A (ja) | 1996-07-16 |
Family
ID=18216641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329014A Pending JPH08186230A (ja) | 1994-12-28 | 1994-12-28 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231831A (ja) * | 2008-03-21 | 2009-10-08 | Hynix Semiconductor Inc | 蓄積キャパシタ及びそれを備える半導体メモリ装置 |
| JP2019138708A (ja) * | 2018-02-07 | 2019-08-22 | 住友電気工業株式会社 | 電流積分装置 |
-
1994
- 1994-12-28 JP JP6329014A patent/JPH08186230A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231831A (ja) * | 2008-03-21 | 2009-10-08 | Hynix Semiconductor Inc | 蓄積キャパシタ及びそれを備える半導体メモリ装置 |
| JP2019138708A (ja) * | 2018-02-07 | 2019-08-22 | 住友電気工業株式会社 | 電流積分装置 |
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