KR20130072043A - 반도체 소자 및 제조방법 - Google Patents

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Abstract

본 기술은 디커플링 캐패시터의 캐패시턴스 값을 증가시키고 등가직렬저항 값을 감소시키기 위한 것으로, 본 발명에 따른 반도체 소자는 플레이트 전극; 상기 플레이트 전극에 대응하는 형태로 형성되는 다수의 스토리지 전극; 상기 플레이트 전극과 상기 스토리지 전극 사이에 형성되는 유전막; 상기 다수의 스토리지 전극보다 낮은 레벨에 형성되며 상기 다수의 스토리지 전극을 전기적으로 연결하는 메탈라인; 및 상기 메탈라인보다 낮은 레벨에 형성되고, 상기 메탈라인 이상의 레벨에 형성된 구조를 지지하는 더미 레이어를 포함한다.

Description

반도체 소자 및 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자, 예를 들면 DRAM (Dynamic Random Access Memory)의 집적도가 증가함에 따라 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 일반적으로 반도체 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되는데, 읽기(read) 동작 및 쓰기(writing) 동작시에 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음(fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 통상적으로 반도체 소자에서는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 디커플링 커패시터를 사용하고 있다.
반도체 소자의 고주파 특성 및 저주파 특성을 모두 좋게 하기 위해서 셀 캐패시터 구조(cell capacitor structure)와 모스 캐패시터를 적층한 구조를 가지는 디커플링 캐패시터가 널리 사용되고 있다. 참고로 디커플링 캐패시터의 구조는 초기에는 게이트 절연막을 유전막으로, 게이트 절연막 상, 하부의 게이트 전극막 및 기판을 각각 제 1, 2 전극으로 사용하는 구조가 이용되었는데, 반도체 소자의 집적도가 증가됨에 따라서 디커플링 캐패시터의 용량도 더욱 증가시키기 위해 상기한 구조의 디커플링 캐패시터만으로 원하는 용량을 구현하기가 어렵게 되었다. 이에 따라, 셀 캐패시터 구조를 이용하여 높은 용량의 디커플링 캐패시터를 형성하려는 노력이 행해져 왔다. 셀 캐패시터는 콘케이브 구조를 가진다.
한편 반도체 소자의 고주파 특성을 좌우하는 요소에는 캐패시턴스와 등가직렬저항(ESR:Equvalent Series Resistance)가 있다. 반도체 소자는 디커플링 캐패시터의 캐패시턴스의 캐패시턴스 값이 클수록 등가직렬저항 값이 작을수록 향상된 고주파 특성을 보이게 된다. 최근 반도체 칩의 구조내에서 셀 캐패시터를 연결시켜주는 레이어(layer)가 저항값이 낮은 물질로 대체되는 경향을 보이고 있는데 이러한 경우 셀 캐패시터 구조와 모스 캐패시터가 적층된 구조가 특정 주파수 대역에서 제대로 역할을 수행하지 못하기 때문에 오히려 주파수 특성이 나빠질 수 있다.
본 발명은 캐패시턴스 값을 늘리고, 저항값을 줄여 고주파 특성을 개선한 반도체 소자 및 그 제조방법을 제공한다.
본 발명에 따른 반도체 소자는 플레이트 전극; 상기 플레이트 전극에 대응하는 형태로 형성되는 다수의 스토리지 전극; 상기 플레이트 전극과 상기 다수의 스토리지 전극 사이에 형성되는 유전막; 상기 다수의 스토리지 전극보다 낮은 레벨에 형성되며 상기 다수의 스토리지 전극을 전기적으로 연결하는 메탈라인; 및 상기 메탈라인보다 낮은 레벨에 형성되고, 상기 메탈라인 이상의 레벨에 형성된 구조를 지지하는 더미 레이어를 포함할 수 있다.
또한 본 발명에 따른 반도체 소자는 각각 플레이트 전극, 다수의 스토리지 전극 및 상기 플레이트 전극과 상기 다수의 스토리지 전극 사이에 형성되는 유전막을 포함하는 하나 이상의 캐패시터; 및 상기 하나 이상의 캐패시터의 하부에 형성되고, 상기 캐패시터를 지지하는 더미 레이어를 포함할 수 있다.
또한 본 발명에 따른 반도체 소자의 제조방법은 자신보다 높은 레벨에 형성된 구조를 지지하는 더미 레이어를 형성하는 단계; 상기 더미 레이어보다 높은 레벨에 메탈라인을 형성하는 단계; 상기 메탈라인보다 높은 레벨에 형성되고, 메탈라인에 의해 연결되는 다수의 스토리지 전극을 형성하는 단계; 상기 다수의 스토리지 전극을 덮는 유전막을 형성하는 단계; 및 상기 유전막에 인접하게 상기 다수의 스토리지 전극의 형태에 대응하는 플레이트 전극을 형성하는 단계를 포함할 수 있다.
또한 본 발명에 따른 반도체 소자의 제조방법은 자신보다 높은 레벨에 형성된 구조를 지지하는 더미 레이어를 형성하는 단계; 및 상기 더미 레이어보다 높은 레벨에 각각 플레이트 전극, 다수의 스토리지 전극 및 상기 플레이트 전극과 상기 다수의 스토리지 전극 사이에 형성되는 유전막을 포함하는 하나 이상의 캐패시터를 형성하는 단계를 포함할 수 있다.
본 기술을 캐패시턴스 값을 늘리고, 저항값을 줄여 반도체 소자의 고주파 특성을 개선할 수 있다.
도 1a 및 1b는 각각 반도체 소자의 단면도 및 평면도,
도 2a 및 2b는 각각 본 발명의 일 실시예에 따른 반도체 소자의 단면도 및 평면도,
도 3a는 도 1의 반도체 소자와 도 2의 반도체 소자의 동작 주파수에 따른 임피던스값의 변화를 나타낸 도면,
도 3b는 도 1의 반도체 소자와 도 2의 반도체 소자의 전압강하를 나타낸 도면,
도 4는 본 발명에 따른 반도체 소자의 캐패시턴스 값과 등가직렬저항 값에 대해 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 반도체 소자를 나타낸 도면이다. 도 1a 및 1b는 각각 반도체 소자의 단면도 및 평면도이다.
도 1a에 도시된 바와 같이, 반도체 소자는 각각 플레이트 전극(110), 유전막(120), 다수의 스토리지 전극(130)을 포함하는 하나 이상의 제1캐패시터(CAP1), 다수의 스토리지 전극(130)을 전기적으로 연결하기 위한 메탈라인(M0) 및 메탈라인(M0)보다 낮은 레벨에 형성되는 제2캐패시터(CAP2)를 포함한다. 여기서 제1캐패시터(CAP1)는 셀 캐패시터 구조의 캐패시터이고, 제2캐패시터(CAP2)는 모스 캐패시터 구조의 캐패시터이다. 반도체 소자는 하나 이상의 제1캐패시터(CAP1) 사이에 형성되는 절연막(140)을 포함한다.
최근 반도체 소자를 포함하는 칩 구조 내에서 하나 이상의 제1캐패시터(CAP1)를 연결시켜주는 레이어가 저항값이 낮은 물질로 대체되고 있어, 도 1에 도시된 제1캐패시터(CAP1)와 제2캐패시터(CAP2)가 적층된 구조, 즉 셀 캐패시터 구조와 모스 캐패시터 구조가 적층된 구조의 주파수 특성이 나빠지고 있다.
도 1b에 도시된 바와 같이 셀 캐패시터 구조와 모스 캐패시터 구조가 적층된 구조를 사용하기 위해서는 모스 캐패시터(CAP2)의 보호나 컨택 형성을 위해 필요한 영역(guarding, GD)으로 인해 셀 캐패시터 구조(제1캐패시터(110)에 해당함)를 형성할 수 있는 영역(CC)의 면적이 작아 셀 캐패시터 구조(110)의 캐패시턴스 값이 작았다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 도면이다. 도 2a 및 2b는 각각 본 발명의 일 실시예에 따른 반도체 소자의 단면도 및 평면도이다.
도 2a에 도시된 바와 같이, 반도체 소자는 플레이트 전극(210), 플레이트 전극(210)에 대응하는 형태로 형성되는 다수의 스토리지 전극(230), 플레이트 전극(210)과 다수의 스토리지 전극(230) 사이에 형성되는 유전막(220), 다수의 스토리지 전극(230)보다 낮은 레벨에 형성되며 다수의 스토리지 전극(230)을 전기적으로 연결하는 메탈라인(240) 및 메탈라인(240)보다 낮은 레벨에 형성되고, 메탈라인(240) 이상의 레벨에 형성된 구조를 지지하는 더미 레이어(250)를 포함한다.
위 구성 중 플레이트 전극(210), 다수의 스토리지 전극(230) 및 플레이트 전극(210)과 다수의 스토리지 전극(230) 사이에 형성되는 유전막(220)은 셀 캐패시터 구조의 캐패시터(CAP)를 형성한다. 따라서 더미 레이어(250)는 캐패시터(CAP) 등을 지지한다. 반도체 소자는 하나 이상의 캐패시터(CAP) 사이에 형성되는 절연막(260)을 포함한다. 여기서 더미 레이어(250)는 저항값이 낮은 물질로 형성된다.
본 발명에 따른 반도체 소자는 도 1의 반도체 소자와 달리 셀 캐패시터 구조의 캐패시터(CAP)보다 낮은 레벨에 모스 캐패시터를 포함하지 않으므로 셀 캐패시터 구조의 캐패시터(CAP) 영역을 넓일 수 있어 캐패시턴스를 증가시킬 수 있다. 또한 모스 캐패시터 구조를 저항값이 낮은 더미 레이어(250)로 대체하여 등가직렬저항값을 줄일 수 있다.
도 2b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 모스 캐패시터를 저항값이 낮은 더미 레이어(250)로 대체하여 모스 캐패시터의 보호나 컨택 형성을 위해 필요한 영역(도 1b의 GD에 해당함)을 모두 캐패시터 영역(CC)으로 바꿀수 있다. 따라서 디커플링 캐패시터의 캐패시턴스 값이 크게 증가하고, 등가직력저항값이 크게 감소하는 효과가 있다.
도 2a 및 2b를 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대해 설명한다.
반도체 제조 방법은 자신보다 높은 레벨에 형성된 구조를 지지하는 더미 레이어(250)를 형성하는 단계, 더미 레이어(250)보다 높은 레벨에 메탈라인(240)을 형성하는 단계, 메탈라인(240)보다 높은 레벨에 형성되고, 메탈라인(240)에 의해 연결되는 다수의 스토리지 전극(230)을 형성하는 단계, 다수의 스토리지 전극(230)을 덮는 유전막(220)을 형성하는 단계 및 유전막(220)에 인접하게 다수의 스토리지 전극(230)의 형태에 대응하는 플레이트 전극(210)을 형성하는 단계를 포함한다.
상술한 바와 같이 플레이트 전극(210), 다수의 스토리지 전극(230) 및 플레이트 전극(210)과 다수의 스토리지 전극(230) 사이에 형성되는 유전막(220)은 셀 캐패시터 구조의 캐패시터(CAP)를 형성한다. 따라서 더미 레이어(250)는 캐패시터(CAP) 등을 지지한다. 반도체 소자는 하나 이상의 캐패시터(CAP)를 포함하며 반도체 소자의 제조방법은 하나 이상의 캐패시터(CAP) 사이에 절연막(260)을 생성하는 단계를 포함한다.
도 3은 도 1의 반도체 소자와 도 2의 반도체 소자의 임피던스 및 전압강하의 차이를 나타내기 위한 도면이다. 도 4는 본 발명에 따른 반도체 소자의 캐패시턴스 값과 등가직렬저항 값에 대해 나타낸 도면이다. 도 3 및 4에는 반도체 소자의 크기(size)에 따라 도 1의 반도체 소자 및 도 2의 반도체 소자의 캐패시턴스 값 및 등가직렬저항 값의 차이를 도시하였다. 여기서 제1케이스에서 제3케이스로 갈수록 반도체 소자의 사이즈가 작아진다.
도 3a는 도 1의 반도체 소자와 도 2의 반도체 소자의 동작 주파수에 따른 임피던스값의 변화를 나타낸 도면이다. 도 3b는 도 1의 반도체 소자와 도 2의 반도체 소자의 전압강하를 나타낸 도면이다.
반도체 소자의 임피던스 값은 반도체 소자의 동작 주파수가 높아질수록 반도체 소자의 등가직렬저항 값에 가까워지고, 반도체 소자의 동작 주파수가 낮아질수록 반도체 소자의 캐패시턴스 값에 따라 결정되는 비율로 증가한다.
제1케이스의 경우 도 1의 반도체 소자의 캐패시턴스 값은 131[pF]이고, 도 2의 반도체 소자의 캐패시턴스 값은 183[pF]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 40% 증가하였음을 알 수 있다(도 3a의 제1도(310A) 및 도 4의 제1도(410)에 나타남). 또한 도 1의 반도체 소자의 등가직렬저항 값은 9.84[Ω]이고, 도 2의 반도체 소자의 등가직렬저항 값은 7.5[Ω]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 23% 감소하였음을 알 수 있다(도 3a의 제1도(310A) 및 도 4의 제2도(420)에 나타남). 마지막으로 도 1의 반도체 소자의 전압강하 값은 250[mV]이고, 도 2의 반도체 소자의 전압강하 값은 167[mV]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 33.2% 감소하였음을 알 수 있다(도 3b의 제1도(310B) 및 도 4의 제3도(430)에 나타남).
제2케이스의 경우 도 1의 반도체 소자의 캐패시턴스 값은 33.2[pF]이고, 도 2의 반도체 소자의 캐패시턴스 값은 58.1[pF]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 75% 증가하였음을 알 수 있다(도 3a의 제2도(320A) 및 도 4의 제1도(410)에 나타남). 또한 도 1의 반도체 소자의 등가직렬저항 값은 11.37[Ω]이고, 도 2의 반도체 소자의 등가직렬저항 값은 6.8[Ω]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 40% 감소하였음을 알 수 있다(도 3a의 제2도(320A) 및 도 4의 제2도(420)에 나타남). 마지막으로 도 1의 반도체 소자의 전압강하 값은 236[mV]이고, 도 2의 반도체 소자의 전압강하 값은 159[mV]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 32.7% 감소하였음을 알 수 있다(도 3b의 제2도(320B) 및 도 4의 제3도(430)에 나타남).
제3케이스의 경우 도 1의 반도체 소자의 캐패시턴스 값은 8,64[pF]이고, 도 2의 반도체 소자의 캐패시턴스 값은 20.8[pF]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 141% 증가하였음을 알 수 있다(도 3a의 제3도(330A) 및 도 4의 제1도(410)에 나타남). 또한 도 1의 반도체 소자의 등가직렬저항 값은 14.3[Ω]이고, 도 2의 반도체 소자의 등가직렬저항 값은 5.85[Ω]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 59% 감소하였음을 알 수 있다(도 3a의 제3도(330A) 및 도 4의 제2도(420)에 나타남). 마지막으로 도 1의 반도체 소자의 전압강하 값은 305[mV]이고, 도 2의 반도체 소자의 전압강하 값은 155[mV]로 도 1의 반도체 소자에 비해 도 2의 반도체 소자가 약 49% 감소하였음을 알 수 있다(도 3b의 제3도(330B) 및 도 4의 제3도(430)에 나타남).
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (5)

  1. 플레이트 전극;
    상기 플레이트 전극에 대응하는 형태로 형성되는 다수의 스토리지 전극;
    상기 플레이트 전극과 상기 다수의 스토리지 전극 사이에 형성되는 유전막;
    상기 다수의 스토리지 전극보다 낮은 레벨에 형성되며 상기 다수의 스토리지 전극을 전기적으로 연결하는 메탈라인; 및
    상기 메탈라인보다 낮은 레벨에 형성되고, 상기 메탈라인 이상의 레벨에 형성된 구조를 지지하는 더미 레이어
    를 포함하는 반도체 소자.
  2. 각각 플레이트 전극, 다수의 스토리지 전극 및 상기 플레이트 전극과 상기 다수의 스토리지 전극 사이에 형성되는 유전막을 포함하는 하나 이상의 캐패시터; 및
    상기 하나 이상의 캐패시터의 하부에 형성되고, 상기 캐패시터를 지지하는 더미 레이어
    를 포함하는 반도체 소자.
  3. 자신보다 높은 레벨에 형성된 구조를 지지하는 더미 레이어를 형성하는 단계;
    상기 더미 레이어보다 높은 레벨에 메탈라인을 형성하는 단계;
    상기 메탈라인보다 높은 레벨에 형성되고, 메탈라인에 의해 연결되는 다수의 스토리지 전극을 형성하는 단계;
    상기 다수의 스토리지 전극을 덮는 유전막을 형성하는 단계; 및
    상기 유전막에 인접하게 상기 다수의 스토리지 전극의 형태에 대응하는 플레이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  4. 자신보다 높은 레벨에 형성된 구조를 지지하는 더미 레이어를 형성하는 단계; 및
    상기 더미 레이어보다 높은 레벨에 각각 플레이트 전극, 다수의 스토리지 전극 및 상기 플레이트 전극과 상기 다수의 스토리지 전극 사이에 형성되는 유전막을 포함하는 하나 이상의 캐패시터를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 하나 이상의 캐패시터 사이에 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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