KR20130058895A - 반도체 소자의 레저부아 커패시터 구조 - Google Patents

반도체 소자의 레저부아 커패시터 구조 Download PDF

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Abstract

반도체 소자의 레저부아 커패시터 구조가 개시된다. 상기 레저부아 커패시터 구조는 각각이 상부전극, 하부전극 및 상기 상부전극과 하부전극 사이에 형성되는 유전체를 포함하는 적어도 두개의 커패시터, 상기 적어도 두개의 커패시터 하부에 형성되어 상기 각각의 하부전극들과 공통으로 접속하기 위한 공통라인, 상기 적어도 두개의 커패시터 상부에 형성되어 상기 각각의 상부전극과 접속하여 제1전압을 공급하기 위한 제1전원공급수단, 및 상기 적어도 두개의 커패시터 상부에 형성되어 상기 공통라인과 컨택홀을 통하여 접속하여 제2전압을 공급하기 위한 제2전원공급수단을 포함한다.

Description

반도체 소자의 레저부아 커패시터 구조{RESERVOIR CAPACITOR STRUCTURE OF SEMICONDUCTOR DEVICE}
본발명은 반도체 소자의 레저부아 커패시터 구조에 관한 것으로, 보다 상세하게는 커패시터 구조의 레이아웃 면적의 변화없이 합성 정전용량을 증가시킬 수 있는 레저부아 커패시터 구조에 관한 것이다.
디램(DRAM)과 같은 메모리 반도체는 공정기술과 디자인 룰의 발달로 고집적화에 따라 칩의 사이즈는 점차 작아지고 있다. 그런데, 상기 칩의 사이즈가 작아지고 고집적화 될수록 메모리 소자의 데이터를 저장하는 셀 커패시터 및 주변회로 영역에 형성되는 레저부아 커패시터에 사용되는 커패시터 구조도 그 사이즈가 점차 작아짐으로써 충분한 정전용량을 확보하기 위한 다양한 방법들이 연구되어 지고 있다.
특히, 반도체 소자의 주변회로 영역에 형성되는 레저부아 커패시터(reservoir capacitor)는 반도체 소자에 인가되는 전압의 노이즈를 줄이고, 안정적인 전원 공급을 위하여 마련되는 커패시터로써, 안정적인 전압이 공급되도록 하기 위하여 uF급의 충분한 정전용량을 확보하기 위한 다양한 커패시터 구조에 대한 방법들이 연구되고 있다.
도 1a는 일반적인 레저부아 커패시터 구조를 개략적으로 나타낸 도면이고, 도 1b는 도 1a의 레이아웃을 도시한 도면이고, 도 1c는 도 1a 의 등가회로를 나타내는 도면이다.
도 1a 내지 도 1c를 참고하면, 일반적인 레저부아 커패시터 구조(10)는 패터닝의 용이함과 고전압이 인가될 경우 누설전류가 커지는 문제로 인하여 적어도 두개의 커패시터(20, 30)를 직렬연결하여 사용한다.
상기 레저부아 커패시터 구조(10)가 두개의 커패시터로 구성된 예를 들어 설명하면, 일반적인 레저부아 커패시터 구조(10)는 제1커패시터(20) 및 제2커패시터(30)를 포함하고, 상기 제1커패시터(20) 및 제2커패시터(30) 각각은 하부전극을 형성하는 스토리지노드전극(21, 31) 및 상부전극을 형성하는 플레이트전극(22, 32)을 포함하고 상기 스토리지노드전극(21, 31)과 상기 플레이트전극(22, 32) 사이에는 소정의 유전율을 갖는 유전체(23, 33)가 형성된다.
상기 각각의 커패시터의 스토리지노드전극(21, 31)은 스토리지노드 컨택(24, 34)을 통하여 공통라인(40)에 접속하고, 상기 각각의 플레이트전극(22, 32)은 각각이 전원라인(50)과 접지라인(60)에 접속되어 레저부아 커패시터 구조(10)를 형성하게 된다.
그런데, 도 1a에 도시된 일반적인 레버부아 커패시터 구조(10)에서는 도 1c의 등가회로에 도시된 바와 같이 제1커패시터(20)와 제2커패시터(30)가 서로 직렬로 접속되는 구조를 가짐으로써 결과적으로 레저부아 커패시터 구조(10)의 전체 정전용량이 각 커패시터의 정전용량보다 상대적으로 더 작아지는 문제가 있었다.
따라서, 본발명이 해결하고자 과제는 레저부아 커패시터 구조의 레이아웃 면적을 변화시키지 않고도 커패시터 구조의 합성 정전용량을 증가시킬 수 있는 반도체 소자의 레저부아 커패시터 구조를 제공하는 데에 있다.
본발명의 실시예에 따른 반도체 소자의 레버부아 커패시터 구조는 각각이 상부전극, 하부전극 및 상기 상부전극과 하부전극 사이에 형성되는 유전체를 포함하는 적어도 두개의 커패시터; 상기 적어도 두개의 커패시터 하부에 형성되어 상기 각각의 하부전극들과 공통으로 접속하기 위한 공통라인; 상기 적어도 두개의 커패시터 상부에 형성되어 상기 각각의 상부전극과 접속하여 제1전압을 공급하기 위한 제1전원공급수단; 및 상기 적어도 두개의 커패시터 상부에 형성되어 상기 공통라인과 컨택홀을 통하여 접속하여 제2전압을 공급하기 위한 제2전원공급수단을 포함한다.
본발명에 따른 반도체 소자의 레저부아 커패시터 구조는 레이아웃 면적을 변화시키지 않고도 커패시터 구조의 합성 정전용량을 증가시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 일반적인 레저부아 커패시터 구조를 나타내는 도면이다.
도 1b는 도 1a에 도시된 레저부아 커패시터 구조의 레이아웃을 나타내는 도면이다.
도 1c는 도 1a에 도시된 레저부아 커패시터 구조의 등가회로를 나타낸다.
도 2a는 본발명의 실시예에 따른 레저부아 커패시터 구조를 나타내는 도면이다.
도 2b는 도 2a에 도시된 본발명에 따른 레저부아 커패시터 구조의 레이아웃을 나타내는 도면이다.
도 2c는 도 2a에 도시된 본발명에 따른 레저부아 커패시터 구조의 등가회로를 나타내는 도면이다.
이하, 본발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. 또한, 본발명을 설명하는데 있어서 동일 부분은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
도 2a는 본발명의 실시예에 따른 레저부아 커패시터 구조를 나타내는 도면이고, 도 2b는 도 2a의 레이아웃을 나타내는 도면이고, 도 2c는 도 2a의 등가회를 나타내는 도면이다.
도 2a를 참고하면, 본발명에 실시예에 따른 반도체 소자의 레저부아 커패시터(reservoir capacitor) 구조(100)는 제1전원공급수단(110, 120), 제2전원공급수단(130), 공통라인(140), 및 적어도 두개의 커패시터(150, 160)를 포함한다.
본발명의 실시예에서는 설명의 용이함을 위하여 레저부아 커패시터 구조를 형성하는 적어도 커패시터와 제1전원공급수단은 각각 두개의 커패시터와 두개의 전원라인으로 형성된 예를 들어 설명하고자 한다.
상기 제1전원공급수단(110, 120)은 제1전원라인(110) 및 제2전원라인으로 구성되고, 상기 제2전원공급수단(130)은 제2전원라인(130)으로 구성되고, 상기 적어도 두개의 커패시터는 제1커패시터(150) 및 제2커패시터(160)로 구성된다.
상기 제1전원라인(110) 및 제2전원라인(120)은 제1전압(VDD)을 상기 제1커패시터(150) 및 제2커패시터(160) 각각의 상부전극전극(151, 161)으로 공급한다.
상기 제1전원라인(110)과 상기 제2전원라인(120) 각각은 상기 제1 커패시터(150) 및 제2커패시터(160)의 구조물 상부에 각각 서로 분리되어 패터닝된다.
즉, 상기 제1전원라인(110)은 상기 제1커패시터(150)의 상부에 패터닝되고, 상기 제2전원라인(120)은 상기 제2커패시터(160)의 상부에 패터닝된다. 그러나, 상기 제1전원라인(110) 및 상기 제2전원라인(120)은 하나의 패턴으로 상기 커패시터 구조물(150, 160) 상부에 형성될 수 있다.
상기 제3전원라인(130)은 제2전압(VSS)을 상기 제1커패시터(130) 및 제2커패시터(140)의 하부전극과 접속된 공통라인(140)을 통하여 각각의 하부전극(152,162)으로 공급한다.
상기 제3전원라인(130)은 상기 제1전원라인(110)과 제2전원라인(120)이 형성된 영역 사이에 형성된다.
상기 공통라인(140)은 상기 제1커패시터(150) 및 제2커패시터(160)의 하부에 형성된다. 상기 공통라인(140)은 상기 제3전원라인(130)과 컨택홀(141)을 통하여 접속하고 상기 제1커패시터(150) 및 제2커패시터(160)의 하부전극(152, 162)과 접속하여 상기 제3전원라인(130)으로부터 공급되는 제1전압(VDD)을 상기 하부전극(152, 162)으로 공급한다.
상기 제3전원라인(130)과 상기 공통라인(140)을 접속하기 위한 컨택홀은 상기 제1커패시터(150)와 제2커패시터(160)가 형성된 영역사이에 형성된다.
상기 제1커패시터(150)는 상부전극을 형성하는 제1플레이트전극(151), 하부전극을 형성하는 제1스토리지노드전극(152), 및 상기 제1플레이트전극(151)과 제1스토리지노드전극(152) 사이에 형성되는 제1유전체층(153)을 포함한다.
상기 제2커패시터(160)는 상부전극을 형성하는 제2플레이트전극(161) 및 하부전극을 형성하는 제2스토리지노드전극(162) 및 상기 제2플레이트전극(161)과 제2스토리지노드전극(162) 사이에 형성되는 제2유전체층(163)을 포함한다.
상기 제1유전체층(153) 및 상기 제2 유전체(163)층은 고유전체 박막 또는 강유전체 박막으로 구현될 수 있다.
상기 상부전극(151, 161)들 각각은 상부에 형성되는 제1전원라인(110) 및 제2전원라인(120)과 컨택을 통하여 전기적으로 접속하며 제1전압(VDD)이 공급된다.
상기 하부전극(152, 162)들 각각은 스토리지노드 컨택(154, 164)을 통하여 하부에 형성되는 공통라인(140)과 접속하여 상기 공통라인과 컨택홀(141)을 통하여 접속된 제3전원라인(130)으로부터 제2전압(VSS)이 공급된다.
상기 제1전원라인(110) 및 제2전원라인(120)을 통하여 상기 제1커패시터(150) 및 제2커패시터(160)의 상부전극(151, 161)으로 인가되는 제1 전압(VDD)은 전원전압(VDD)인 예를 도시하였으나, 고전압(Vpp), 코어전압(Vcore) 또는 비트라인 프리차지 전압(Vblp) 중 어느 하나로 구현될 수도 있다.
또한, 상기 제3전원라인(130)을 통하여 상기 제1커패시터(150) 및 제2커패시터(160)의 하부전극(152, 162)으로 인가되는 제2전압은 접지전압(VSS)인 예를 도시하였으나 백바이어스전압(Vbb)으로 구현될 수도 있다.
상술한 바와같이, 상기 제1커패시터(150) 및 상기 제2커패시터(160)의 상부전극(151, 161)에는 제1전압(VDD)이 각각 공급되고, 하부전극(152, 162)에는 공통라인(140)을 통하여 제2전압(VSS)이 공통으로 인가됨으로써 상기 제1커패시터(150) 및 상기 제2커패시터(160)는 전기적으로 병렬로 접속되게 된다.
도 2b는 도 2a에 도시된 본발명에 따른 레저부아 커패시터의 레이아웃을 나타내는 도면이다. 도 2b에 도시된 바와 같이, 본발명에 따른 레저부아 커패시터 구조(100)는 레이아웃의 면적을 변화시키지 않고도 제1커패시터(150)와 제2커패시터(160)가 병렬로 접속되도록 함으로써 정전용량을 향상시킬 수 있다.
도 2c는 도 2a와 도 2b에 도시된 본발명에 따른 레저부아 커패시터의 등가회로를 나타낸다. 도 2c의 등가회로에 도시된 바와 같이 제1커패시터(150)와 제2커패시터(160)는 전기적으로 병렬로 구성됨으로써 상기 레저부아 커패시터(100)의 정전용량을 향상시킬 수 있다.
즉, 도 1a 내지 도 1c에 도시된 일반적인 레저부아 커패시터 구조와 비교해보면, 일반적인 레저부아 커패시터 구조(10)에서는 각각의 커패시터의 정전용량이 각각 C1, C2 경우 합성 정전용량은 (C1·C2/C1+C2)가 되는 반면, 본발명에 따른 커패시터 구조에서는 각각의 정전 용량이 C1, C2 일 경우 합성 정전용량은 (C1+C2)가 된다.
예컨대, 상기 일반적인 레저부아 커패시터 구조(10)를 구성하는 단위 커패시터의 정전용량이 1uF일 경우 합성정전용량은 0.5uF으로 감소하는 반면, 본발명에 따른 레저부아 커패시터 구조(100)의 합성정전용량은 2uF으로 증가하게 된다.
결국, 본발명에 따른 레버부아 커패시터 구조(100)는 일반적인 레버부아 커패시터 구조(10)와 비교하여 동일한 레이아웃 면적만을 사용하고도 상대적으로 정전용량을 크게 향상시킬 수 있다.
이상, 본발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
100: 레저부아 커패시터 구조 110: 제1전원라인
120: 제2전원라인 130: 제3전원라인
140: 공통라인 141: 컨택홀
150: 제1커패시터 160: 제2커패시터

Claims (5)

  1. 각각이 상부전극, 하부전극 및 상기 상부전극과 하부전극 사이에 형성되는 유전체를 포함하는 적어도 두개의 커패시터;
    상기 적어도 두개의 커패시터 하부에 형성되어 상기 각각의 하부전극들과 공통으로 접속하기 위한 공통라인;
    상기 적어도 두개의 커패시터 상부에 형성되어 상기 각각의 상부전극과 접속하여 제1전압을 공급하기 위한 제1전원공급수단; 및
    상기 적어도 두개의 커패시터 상부에 형성되어 상기 공통라인과 컨택홀을 통하여 접속하며 제2전압을 공급하기 위한 제2전원공급수단을 포함하는 반도체 소자의 레저부아 커패시터 구조.
  2. 제1항에 있어서,
    상기 제1전원공급수단은 상기 적어도 두개의 커패시터 각각의 상부에 서로 분리되어 패터닝되는 다수의 전원라인으로 구성되는 반도체 소자의 레저부아 커패시터 구조.
  3. 제2항에 있어서,
    상기 제2전원공급수단은 상기 제1전원공급수단을 구성하는 다수의 전원라인 중에서 서로 인접한 두개의 전원라인 사이의 영역에 형성되는 반도체 소자의 레저부아 커패시터 구조.
  4. 제1항에 있어서,
    상기 제2전원공급수단과 상기 공통라인을 접속하기 위한 컨택홀은 상기 적어도 두개의 커패시터 중 서로 인접한 두개의 커패시터 영역 영역사이로 형성되는 반도체 소자의 레저부아 커패시터 구조.
  5. 제1항에 있어서,
    상기 제1전압은 전원전압(VDD), 고전압(Vpp), 코어전압(Vcore) 또는 비트라인 프리자지 전압(Vblp) 중 어느 하나이고,
    상기 제2전압은 접지전압(VSS) 또는 백바이어스전압(Vbb) 중 어느 하나인 반도체 소자의 레저부아 커패시터 구조.
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