KR20150116076A - 반도체 소자의 레이아웃 및 그 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 레이아웃은 제 1 게이트 라인이 형성된 트랜지스터 영역과, 제 1 게이트 라인과 전기적으로 연결된 제 2 게이트 라인이 형성된 디커플링 캐패시터 영역을 포함하며, 상기 제 1 게이트 라인과 상기 제 2 게이트 라인이 일체형으로 형성되는 것을 특징으로 한다.

Description

반도체 소자의 레이아웃 및 그 방법{LAYOUT OF THE SEMICONDUCTOR DEVICE AND METHOD FOR LAYOUT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 레이아웃 및 그 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 디커플링 캐패시터의 레이아웃 및 그 방법에 관한 것이다.
반도체 소자, 예를 들면 DRAM (Dynamic Random Access Memory)의 집적도가 증가함에 따라 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 일반적으로 반도체 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되는데, 이 경우 읽기(read) 동작 및 쓰기(writing) 동작시에 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음(fluctuation noise)이 생길 수 있다. 이를 해결하기 위하여, 통상적으로 반도체 소자에서는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 디커플링 캐패시터(decoupling capacitor)를 사용하고 있다. 이러한 디커플링 캐패시터는 주변 회로(Prephery) 영역의 여유 공간에 주로 배치될 수 있다.
디커플링 캐패시터는 전원 상의 고주파 노이즈를 제거하거나 소자가 필요로 하는 전원을 보조적으로 제공하고, 소자에 외부 전원이 연결될 때 발생하는 인덕턴스(inductance) 성분 등을 배제하여 외부 전원에서 바라보는 임피던스(impedance)를 개선하는 역할을 한다.
엔모스 캐패시터의 경우를 들어 구체적으로 설명하면 다음과 같다. 엔모스 트랜지스터에서 게이트(gate)에 전원전압(VDD)가 인가되고, 소스(source), 드레인(drain), 및 벌크(bulk)에 접지 전압(VSS)이 공통으로 인가되면 엔모트 트랜지스터는 캐패시터의 역할을 한다. 이론적으로 게이트와 소스 사이에 걸리는 전압(Vgs) 레벨이 문턱 전압(Vt) 레벨보다 낮은 경우, 턴온되지 않아서 전류가 흐르지 않고 전하가 쌓이게 되므로 캐패시터의 역할을 하는 것이다.
그러나 이와 같이 기생성분을 감소시키기 위한 디커플링 캐패시터 구성은 두가지 기생 저항 성분을 초래하게 되었다. 이러한 기생저항 성분들은 그 저항값이 클수록 파워 드랍(power drop)을 증가시켜 고주파에서의 동작 특성을 저하한다는 문제점이 있다. 그 중 하나가 ESR(Equivalent Series Resistance)이다. ESR는 디커플링 캐패시터 고유의 저항성분이므로 디커플링 캐패시터의 게이트 사이즈를 변화시켜 조절할 수 있으며 ESR이 작을수록 고주파 영역에서의 동작특성을 향상시킬 수 있다. 그러나, 디커플링 캐패시터에 전원전압(VDD) 및 접지전압(VSS)을 인가하기 위해 메탈라인을 형성해야 하는데, 이 메탈라인에 의해 경로 저항이 발생하는 문제점이 있다. 또한, 디커플링 캐패시터를 메탈 라인과 연결하게 될 경우, 메탈 라인을 추가적으로 배치해야므로 요구되는 면적이 증가되는 문제점이 있다.
본 발명은 트랜지스터의 게이트 라인에 디커플링 캐패시터를 직접 연결함으로써, 메탈 라인의 로딩을 감소시켜 캐패시터의 ESR를 감소시키고 이를 통해 고속 동작에서의 노이즈를 최소화할 수 있는 반도체 소자의 레이아웃 및 그 방법을 제공한다.
본 발명에 따른 반도체 소자의 레이아웃은 제 1 게이트 라인이 형성된 트랜지스터 영역과, 제 1 게이트 라인과 전기적으로 연결된 제 2 게이트 라인이 형성된 디커플링 캐패시터 영역을 포함하며, 상기 제 1 게이트 라인과 상기 제 2 게이트 라인이 일체형으로 형성되는 것을 특징으로 한다.
나아가, 트랜지스터 영역 및 디커플링 캐패시터 영역에 활성영역이 구비되며, 활성영역 양측에 제 1 콘택을 포함할 수 있다.
나아가, 제 1 콘택과 연결되는 제 1 비트라인을 더 포함하되, 상기 제 1 비트라인은 상기 제 1 게이트 라인 및 제 2 게이트 라인 양측에 배치될 수 있다.
나아가, 제 1 게이트 라인 일단에 제 2 콘택을 더 포함하며, 제 2 콘택과 연결되는 제 2 비트라인을 더 포함할 수 있다.
나아가, 제 2 비트라인을 통해 상기 제 1 게이트 라인에 전원 전압이 인가될 수 있다.
나아가, 디커플링 캐패시터 영역은 상기 활성영역 및 상기 제 2 게이트 라인 사이에 유전층이 개재된 모스(MOS) 캐패시터를 포함하며, 모스 캐패시터에 접지 전압(VSS)이 인가되는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 레이아웃 방법은
트랜지스터 영역과 디커플링 캐패시터 영역을 포함하는 반도체 소자에 있어서, 반도체 기판상에 독립된 다수의 활성영역이 레이아웃되는 단계와, 활성영역을 지나며, 상기 트랜지스터 영역에 제 1 전압을 인가하고, 상기 디커플링 캐패시터 영역에 제 2 전압을 인가하는 게이트 라인이 레이아웃되는 단계를 포함하는 것을 특징으로 한다.
나아가, 게이트 라인 양측의 상기 활성영역 상에 소스/드레인 영역이 형성되는 단계와, 소스/드레인 영역과 연결되는 제 1 콘택이 레이아웃되는 단계를 더 포함할 수 있다.
나아가, 게이트 라인의 장축과 동일한 방향으로 연장되며, 상기 게이트 라인 양측에 상기 제 1 콘택과 연결되는 제 1 비트라인이 레이아웃되는 단계를 더 포함할 수 있다.
나아가, 트랜지스터 영역의 상기 게이트 라인 일단에 제 2 콘택이 레이아웃되는 단계와, 제 2 콘택과 연결되는 제 2 비트라인이 레이아웃되는 단계를 더 포함할 수 있다.
나아가, 제 1 전압은 트랜지스터 영역의 게이트 라인으로 인가되는 전압이며, 제 2 전압은 상기 캐패시터 영역의 상기 게이트 라인으로 인가될 수 있다.
본 기술은 트랜지스터의 게이트 라인에 디커플링 캐패시터를 직접 연결함에 따라 다음과 같은 효과를 제공한다.
첫째, 디커플링 캐패시터와 연결되는 메탈 라인을 배치하지 않아도 되므로, 메탈 라인의 로딩이 없어지게 되어 디커플링 캐패시터의 ESR값을 감소시킬 수 있다.
둘째, ESR값이 감소됨에 따라 디커플링 캐패시터의 효율이 증가하며, 고속 동작에서의 노이즈를 최소화할 수 있다.
셋째, 디커플링 캐패시터가 게이트 라인과 직접적으로 연결되기 때문에 별도의 메탈 라인을 형성할 필요가 없게 된다. 따라서, 공간의 제약이 없어져 면적적인 이득을 취할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 레이아웃이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 레이아웃 방법을 도시한 것이다.
도 3은 본 발명에 따른 반도체 소자를 도시한 회로도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 레이아웃 및 그 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 레이아웃도이다.
도 1을 참조하면, 반도체 소자는 다수의 트랜지스터를 포함하는 트랜지스터 영역(A)과 다수의 디커플링 캐패시터가 형성되는 디커플링 캐패시터 영역(B)을 포함한다. 이때, 트랜지스터 영역(A)에 배치된 다수의 트랜지스터와 디커플링 캐패시터 영역(B)에 배치된 다수의 디커플링 캐패시터가 각각 하나의 게이트 라인(110)으로 연결되어 있다.
먼저, 트랜지스터 영역(A)을 설명하면 다음과 같다.
트랜지스터 영역(A)에는 다수의 독립된 활성영역(100)이 배치된다. 활성영역(100)은 사각 패턴으로 형성할 수 있으나, 이에 한정하지 않는다. 그리고, 활성영역(100)들 사이에는 소자분리막이 배치될 수 있다.
또한, 활성영역(100)과 오버랩되며, 활성영역(100)의 중앙부를 가로지르는 제 1 게이트 라인(110a)이 배치된다. 여기서, 제 1 게이트 라인(110a)은 트랜지스터 영역(A)에 위치된 게이트 라인(110)을 의미한다.
활성영역(100)은 중앙부의 채널 영역(미도시) 즉, 제 1 게이트 라인(110a)과 활성영역(100)이 오버랩되는 영역과 그 양측의 콘택 영역으로 구성된다. 콘택 영역에는 소스/드레인 영역(107)이 형성되고, 소스/드레인 영역(107)과 접속하는 제 1 콘택(120)들이 배치된다.
그리고, 제 1 콘택(120)들을 통해 소스/드레인 영역(107)과 전기적으로 연결되는 제 1 비트라인(115)이 배치된다. 제 1 비트라인(115)은 제 1 게이트 라인(110a)과 인접하며, 제 1 게이트 라인(110a) 양측에 제 1 게이트 라인(110a)의 장축 방향과 동일한 방향을 따라 연장된 라인 형태로 배치된다.
그리고, 제 1 게이트 라인(110a) 일단에는 제 1 게이트 라인(110a)과 오버랩되는 제 2 비트라인(115b)이 배치되며, 제 2 비트라인(115b)은 제 2 콘택(125)을 통해 제 1 게이트 라인(110a)과 전기적으로 연결된다. 여기서, 제 1 게이트 라인(110a)의 일단과 연결된 제 2 비트라인(115b)을 통해 전원 전압이 인가된다.
한편, 디커플링 캐패시터 영역(B)에는 트랜지스터 영역(A)과 동일하게 다수의 독립된 활성영역(100)들이 배치되며, 활성영역(100)들 사이에는 소자분리막이 배치될 수 있다. 디커플링 캐패시터 영역(B)에는 디커플링 캐패시터가 형성된다. 디커플링 캐패시터로는 다양한 소자들이 이용될 수 있으며, 특히, 반도체 칩에서는 일반적으로 작은 면적에서 큰 캐패시턴스를 가질 수 있는 모스(MOS) 캐패시터가 디커플링 캐패시터로 이용된다.
이러한 MOS 캐패시터는 반도체 기판(미도시)에 활성영역(100)이 배치되고 활성영역(100) 중앙부를 지나는 제 2 게이트 라인(110b)과, 활성영역(100) 및 제 2 게이트 라인(110b) 사이에 개재된 유전층(미도시)으로 구성된다. 즉, 활성영역(100), 유전층(미도시) 및 게이트 라인(110b)의 적층 구조로 형성된다. 여기서, 제 2 게이트 라인(110b)은 디커플링 캐패시터 영역(B)에 위치된 게이트 라인(110)을 의미한다.
그리고, 제 2 게이트 라인(110b) 양측의 활성영역(100)에는 콘택 영역이 배치되며, 콘택 영역에는 제 1 콘택(120)들이 배치된다.
이때, 디커플링 캐패시터 영역(B)의 제 1 비트라인(115)은 제 2 게이트 라인(100b)과 오버랩되도록 형성된다.
디커플링 캐패시터 영역(B)의 디커플링 캐패시터에 인가될 전원 전압이 제 1 게이트 라인(110a)에 인가되고, 제 1 게이트 라인(110a)과 전기적으로 연결된 제 2 게이트 라인(110b)을 통해 전원을 공급받는다. 이와 같이, 디커플링 캐패시터는 트랜지스터 영역(A)의 제 1 게이트 라인(110a)을 통해 전원을 공급받아 디커플링 동작을 수행하게 된다.
상술한 바와 같이 본 발명은 트랜지스터 영역(A)의 제 1 게이트 라인(110a)과 캐패시터 영역의 제 2 게이트 라인(110b)을 직접 연결함에 따라, 메탈 라인과 연결되었던 디커플링 캐패시터에 비해 ESR이 낮아 지기 때문에 보상용 캐패시터의 효율이 증가되는 효과를 얻을 수 있다.
한편, 도 2a 내지 도 2c를 참조하여 도 1과 같은 반도체 소자의 레이아웃 방법을 설명하면 다음과 같다.
도 2a를 참조하면, 트랜지스터 영역(A) 및 디커플링 캐패시터 영역(B)의 반도체 기판상에 다수의 독립된 활성영역(100)이 배치되도록 한다. 이때, 활성영역(100)은 사각 형태로 형성될 수 있으나, 이에 한정하지 않도록 한다.
그 다음, 활성영역(100) 중앙부를 가로지르는 게이트 라인(110)이 배치되도록 한다. 게이트 라인(110)은 트랜지스터 영역(A)의 활성영역(100)과 디커플링 캐패시터 영역(B)의 활성영역(100)이 동시에 지나도록 배치한다. 게이트 라인(110)은 라인 형태로 형성되며, 활성영역(100)의 선폭보다 작은 선폭을 갖도록 형성할 수 있다. 여기서, 트랜지스터 영역(A) 상에 배치된 게이트 라인(110)을 제 1 게이트 라인(110a), 디커플링 캐패시터 영역(B) 상에 배치된 게이트 라인(110)을 제 2 게이트 라인(110b)으로 정의한다.
도 2b를 참조하면, 게이트 라인(110) 양측의 활성영역(100)은 콘택 영역이 된다. 콘택 영역에는 소스/드레인 영역(107)이 각각 형성되고, 소스/드레인 영역(107)과 각각 접속하는 제 1 콘택(120)들이 배치되도록 한다. 또한, 트랜지스터 영역(A)의 게이트 라인(110) 일단에는 제 2 콘택(125)이 배치되도록 한다.
그 다음, 도 2c를 참조하면, 게이트 라인(110) 양측의 활성영역(100)에 오버랩되며, 제 1 콘택(120)과 전기적으로 연결되는 제 1 비트라인(115)이 배치되도록 한다. 제 1 비트라인(115)은 게이트 라인(110)의 장축 방향과 같은 방향을 따라 연장된 라인 형태일 수 있다. 이때, 게이트 라인(110) 양측에 배치된 비트라인(115) 중 하나의 비트라인(115)은 트랜지스터 영역(A) 및 디커플링 캐패시터 영역(B)에서 연결된 형태로 배치될 수 있다.
그리고, 게이트 라인(110) 일단의 제 2 콘택(125)과 전기적으로 연결되는 제 2 비트라인(115b)이 배치되도록 한다. 제 2 비트라인(115b)을 통해 디커플링 캐패시터 영역(B)의 디커플링 캐패시터에 인가될 전원 전압이 제 1 게이트 라인(110a)에 인가되고, 제 1 게이트 라인(110a)과 전기적으로 연결된 제 2 게이트 라인(110b)을 통해 전원을 공급받는다. 이와 같이, 디커플링 캐패시터는 트랜지스터 영역(A)의 제 1 게이트 라인(110a)을 통해 전원을 공급받아 디커플링 동작을 수행하게 된다.
도 3은 본 발명에 따른 반도체 소자를 도시한 회로도이다. 이 회로도는 도 1의 레이아웃에 해당되는 회로 구조를 도시화한 것이다.
도 3을 참조하면, 트랜지스터 영역(A)과 디커플링 캐패시터 영역(B)으로 구성된 반도체 소자를 도시한 것으로, 먼저 트랜지스터 영역(A)은 제 1 게이트 라인(110a)과 소스/드레인 영역(107)이 포함된다. 그리고, 이 제 1 게이트 라인(110a)에는 전원 전압이 인가된다.
또한, 디커플링 캐패시터 영역(B)에는 디커플링 캐패시터인 MOS 캐패시터가 포함되며, MOS 캐패시터는 제 2 게이트 라인(110b)을 포함한다.
여기서, 트랜지스터 영역(A)의 제 1 게이트 라인(110a)과 디커플링 캐패시터 영역(B)의 제 2 게이트 라인(110b)이 연결된 하나의 게이트 라인(110)일 수 있다.
상술한 바와 같이, 트랜지스터 영역(A)의 제 1 게이트 라인(110a)과 디커플링 캐패시터 영역(B)의 게이트 라인(110b)이 직접 연결되면서 메탈 라인의 로딩이 없어져 캐패시터의 ESR 값이 감소하게 되고, 이를 통해 고속 동작에서의 노이즈를 최소화할 수 있다.
100 : 활성영역 107 : 소스/드레인 영역
110 : 게이트 라인 110a : 제 1 게이트 라인
110b : 제 2 게이트 라인 115 : 제 1 비트라인
115b : 제 2 비트라인 120 : 제 1 콘택
125 : 제 2 콘택
A : 트랜지스터 영역 B : 캐패시터 영역

Claims (14)

  1. 제 1 게이트 라인이 형성된 트랜지스터 영역; 및
    제 1 게이트 라인과 전기적으로 연결된 제 2 게이트 라인이 형성된 디커플링 캐패시터 영역을 포함하며, 상기 제 1 게이트 라인과 상기 제 2 게이트 라인이 일체형으로 형성된 반도체 소자.
  2. 청구항 1에 있어서,
    상기 트랜지스터 영역 및 디커플링 캐패시터 영역에 활성영역이 구비되며, 상기 트랜지스터 영역의 상기 활성영역 양측에 제 1 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 제 1 콘택과 연결되는 제 1 비트라인을 더 포함하되, 상기 제 1 비트라인은 상기 제 1 게이트 라인 및 제 2 게이트 라인 양측에 배치되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 1 게이트 라인 일단에 제 2 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제 2 콘택과 연결되는 제 2 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 제 2 비트라인을 통해 상기 제 1 게이트 라인에 전원 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 디커플링 캐패시터 영역은 상기 활성영역 및 상기 제 2 게이트 라인 사이에 유전층이 개재된 모스(MOS) 캐패시터를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 모스 캐패시터에 접지 전압(VSS)이 인가되는 것을 특징으로 하는 반도체 소자.
  9. 트랜지스터 영역과 디커플링 캐패시터 영역을 포함하는 반도체 소자에 있어서,
    반도체 기판상에 독립된 다수의 활성영역이 레이아웃되는 단계; 및
    상기 활성영역을 지나며, 상기 트랜지스터 영역에 제 1 전압을 인가하고, 상기 디커플링 캐패시터 영역에 제 2 전압을 인가하는 게이트 라인이 레이아웃되는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
  10. 청구항 9에 있어서,
    상기 게이트 라인 양측의 상기 활성영역 상에 소스/드레인 영역이 형성되는 단계; 및
    상기 소스/드레인 영역과 연결되는 제 1 콘택이 레이아웃되는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
  11. 청구항 10에 있어서,
    상기 게이트 라인의 장축과 동일한 방향으로 연장되며, 상기 게이트 라인 양측에 상기 제 1 콘택과 연결되는 제 1 비트라인이 레이아웃되는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
  12. 청구항 9에 있어서,
    상기 트랜지스터 영역의 상기 게이트 라인 일단에 제 2 콘택이 레이아웃되는 단계; 및
    상기 제 2 콘택과 연결되는 제 2 비트라인이 레이아웃되는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
  13. 청구항 9에 있어서,
    상기 제 1 전압은 상기 트랜지스터 영역의 상기 게이트 라인으로 인가되는 전압인 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
  14. 청구항 9에 있어서,
    상기 제 2 전압은 상기 캐패시터 영역의 상기 게이트 라인으로 인가되는 전압인 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
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