KR20110103374A - 레저바 캐패시터 및 그를 갖는 반도체 메모리 장치 - Google Patents

레저바 캐패시터 및 그를 갖는 반도체 메모리 장치 Download PDF

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Abstract

저주파 노이즈 및 누설 전류를 감소시키기 위한 레저바 캐패시터 및 그를 갖는 반도체 메모리 장치가 개시된다. 이를 위한 반도체 메모리 장치는 셀 캐패시터를 갖는 메모리 셀과, 레저바 캐패시터를 갖는 주변회로를 구비하는 반도체 메모리 장치에 있어서, 상기 레저바 캐패시터는 제1전원공급수단과 제2전원공급수단 사이에서 직렬 접속된 적어도 2개의 대용량 캐패시터를 포함하고, 상기 각각의 대용량 캐패시터는 상기 셀 캐패시터와 실질적으로 동일한 캐패시턴스를 갖는 것을 특징으로 한다.

Description

레저바 캐패시터 및 그를 갖는 반도체 메모리 장치{RESERVOIR CAPACITOR AND SEMICONDUCTOR MEMORY DEVICE WITH THE SAME}
본 발명은 레저바 캐패시터(Reservoir capacitor)를 갖는 집적회로에 관한 것으로, 특히 메모리 장치(Memory Device)에 관한 것이다.
DRAM과 같은 메모리는 갈수록 저전압(Low Voltage), 고속 동작이 요구된다. 고속 동작에서는 패키지/보드(Package/Board)의 작은 인덕턴스(Inductance)가 필요한 전류를 공급하는데 방해가 되고, 파워(Power)소모를 줄이기 위해 낮은 전원전압을 사용할 때는 작은 전원전압의 노이즈가 회로 딜레이(Delay)를 크게 변화시켜 오동작을 유발하게 된다.
이러한 현상을 극복하기 위해서는 전원전압의 노이즈(Noise)를 작게 가져가야 하는데, 외부전원과 온-칩(On chip) 회로 사이의 임피던스(Impedance)를 매우 작게 가져가거나, 칩 내에 구비되는 회로 주변에 레저바 캐패시터(Reservoir capacitor)의 캐패시턴스를 크게하여 임피던스를 줄여야 한다. 여기서 레저바 캐패시터는 전력소모에 의한 전압강하를 최소화하기 위해 전원공급장치에 사용되는 것이다.
고주파 노이즈에 대해서는 ESR(Equivalent Series Resistance)이 작은 레저바 캐패시터로 충분히 작은 임피던스를 얻을 수 있으나, 저주파 노이즈에 대해서는 매우 큰 캐패시턴스의 레저바 캐패시터가 필요하다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것이다.
본 발명은 칩(chip) 면적을 증가시키지 않으면서 저주파 노이즈를 안정화시키는데 적합한 레저바 캐패시터를 제공하는데 그 목적이 있다.
또한 본 발명은 대용량의 캐패시터를 사용하므로 인해서 높은 전압이 인가되었을 때 누설 전류가 커지는 문제를 해결한 레저바 캐패시터를 제공하는데 다른 목적이 있다.
또한 본 발명은 별도의 면적 추가 없이 큰 캐패시턴스를 갖도록 구현할 수 있는 레저바 캐패시터를 제공하는데 또 다른 목적이 있다.
또한 본 발명은 위와 같은 특징들을 갖는 레저바 캐패시터를 갖는 집적회로를 제공하는데 목적이 있다.
또한, 본 발명은 셀 캐패시터를 주변회로의 레저바 캐패시터에 적용하되, 높은 전압이 인가되었을 때 누설 전류가 커지는 문제를 해결한 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
본 발명의 제1실시예에 따른 레저바 캐패시터는, 제1전원공급수단과 제2전원공급수단; 및 상기 제1전원공급수단과 상기 제2전원공급수단 사이에서 직렬 접속된 적어도 2개의 대용량 캐패시터를 포함하는 것을 특징으로 한다.
또한 본 발명의 제2실시예에 따른 레저바 캐패시터는, 제1전원공급수단과 제2전원공급수단; 병렬 접속된 복수의 대용량 캐패시터를 갖는 제1캐패시터그룹; 및 병렬 접속된 복수의 대용량 캐패시터를 갖는 제2캐패시터그룹을 포함한다. 상기 제1캐패시터그룹과 상기 제2캐패시터그룹은 상기 제1 및 제2전원공급수단 사이에서 직렬 접속된 것을 특징으로 한다.
본 발명의 제1실시예에 따른 레저바 캐패시터는, 상기 제1전원공급수단과 제2전원공급수단 사이에서, 상기 적어도 2개의 대용량 캐패시터와 병렬 접속된 모스 캐패시터를 더 포함할 수 있다. 본 발명의 제2실시예에 따른 레저바 캐패시터 역시, 상기 제1전원공급수단 및 제2전원공급수단 사이에서, 상기 제1 및 제2 캐패시터그룹과 병렬 접속된 모스 캐패시터를 더 포함할 수 있다. 이때 상기 대용량 캐패시터들은 기판 상에서 상기 모스 캐패시터 상부에 배치될 수 있다.
본 발명의 제1 및 제2 실시예에 따른 레저바 캐패시터에서, 상기 대용량 캐패시터는 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 구조이다. 상기 제1전원공급수단은 제1전원을 인가받는 제1전원라인을 포함하고, 상기 대용량 캐패시터의 하부전극 도전층은 상기 제1전원라인에 콘택되어 구성된다. 상기 제2전원공급수단은 제2전원을 인가받는 제2전원라인을 포함하고, 상기 대용량 캐패시터의 하부전극 도전층은 상기 제2전원라인에 콘택되어 구성된다.
여기서, 대용량 캐패시터의 상기 유전체층은 고유전체 박막 또는 강유전체 박막일 수 있다.
또한 본 발명의 제3실시예에 따른 반도체 메모리 장치는, 셀 캐패시터를 갖는 메모리 셀과, 레저바 캐패시터를 갖는 주변회로를 구비하고, 상기 레저바 캐패시터는 제1전원공급수단과 제2전원공급수단 사이에서 직렬 접속된 적어도 2개의 대용량 캐패시터를 포함하고, 상기 각각의 대용량 캐패시터는 상기 셀 캐패시터와 동일한 캐패시턴스를 갖는 것을 특징으로 한다.
또한 본 발명의 제4실시예에 따른 반도체 메모리 장치는, 셀 캐패시터를 갖는 메모리 셀과, 레저바 캐패시터를 갖는 주변회로를 구비하고, 상기 레저바 캐패시터는, 병렬 접속된 복수의 대용량 캐패시터를 갖는 제1캐패시터그룹과, 병렬 접속된 복수의 대용량 캐패시터를 갖는 제2캐패시터그룹을 포함하고, 상기 제1캐패시터그룹과 상기 제2캐패시터그룹은 제1 및 제2전원공급수단 사이에서 직렬 접속되며, 상기 각각의 대용량 캐패시터는 상기 셀 캐패시터와 동일한 캐패시턴스를 갖는 것을 특징으로 한다.
본 발명의 제3실시예에 따른 반도체 메모리 장치에서, 상기 레저바 캐패시터는 상기 제1전원공급수단과 제2전원공급수단 사이에서 상기 적어도 2개의 대용량 캐패시터와 병렬 접속된 모스 캐패시터를 더 포함할 수 있다. 본 발명의 제4실시예에 따른 반도체 메모리 장치에서, 상기 레저바 캐패시터 역시, 상기 제1전원공급수단 및 제2전원공급수단 사이에서, 상기 제1 및 제2 캐패시터그룹과 병렬 접속된 모스 캐패시터를 더 포함할 수 있다.
메모리 장치는 칩이 평면적으로 셀 어레이 영역과 주변회로 영역을 가지는 바, 본 발명에서는 셀 영역에 셀 캐패시터를 패터닝할 때, 주변회로 영역에도 동일하게 대용량 캐패시터를 패터닝한다. 특히, 본 발명의 제3 및 제4실시예에 따른 메모리 장치에서, 상기 셀 캐패시터는 기판 상에서 비트라인 상부에 형성되는 COB(capacotor on bitline) 구조의 스택 캐패시터이다.
그리고, 이러한 스택 구조의 셀 캐패시터 형성을 과정에서 동일하게 주변회로영역에 대용량 캐피시터를 패터닝할 수 있다. 금속 콘택이 없는 주변회로영역에 대용량 캐패시터를 형성할 수 있으며, 대용량 캐패시터들은 모스 캐패시터 상부에 배치될 수 있다.
본 발명의 제3 및 제4실시예에 따른 메모리 장치에서. 상기 제1전원공급수단은 전원전압(Vdd) 라인, 고전압(Vpp)라인, 코어전압(Vcore)라인, 및 비트라인 프리차지 전압(Vblp) 라인의 그룹으로부터 선택된 어느 하나일 수 있다. 상기 제2전원공급수단은 접지전압(Vss) 라인 또는 백바이어스전압(Vbb) 라인일 수 있다.
본 발명의 레저바 캐패시터는 저주파 노이즈를 제거하기 위해 대용량 캐패시터를 사용한다. 그리고 대용량 캐패시터는 높은 전압이 인가되었을 때 누설 전류가 커지는 문제점을 안고 있다. 이를 극복하기 위해서 대용량 캐패시터를 적어도 2개 이상 직렬로 연결하는 방법을 사용한다.
저주파 노이즈를 제거하기 위해서는 uF급의 캐패시턴스가 필요하나, 모스 캐패시터의 캐패시턴스는 수십 nF에 불과하다. 면적을 증가시키지 않으면서 uF급 캐패시턴스를 얻기 위해서는 모스 캐패시터의 수백배에 달하는 단위면적당 캐패시턴스를 가져야 한다. 현재 메모리 장치의 셀 캐패시터가 모스 캐패시터 대비 약 300 ~ 400배의 크기를 가졌으므로, 이러한 셀 캐패시터와 실질적으로 동일한 레이아웃 및 물질들로 형성된 대용량 캐패시터를 레저바 캐패시터로 이용 가능하다.
또한 대용량 캐패시터는 ESR이 큰 캐패시터이다. 이것 만으로는 고주파 노이즈(High Frequency Noise)를 제거할 수 없으므로 모스 캐패시터를 함께 사용하여 고주파 노이즈 역시 제거할 수 있다.
본 발명은 100mV ~ 200mV의 전원 노이즈를 50mV 이하로 줄일 수 있다. 센싱 노이즈(Sensing Noise)와 같은 저주파 노이즈를 안정화시킬 수 있다.
본 발명은 칩 면적 증가 없이 레저바 캐패시터의 캐패시턴스를 크게 키울 수 있는 방법이다.
셀 캐패시터를 이용하여 만든 레저바 캐패시터는 DRAM과 같은 반도체 장치에 사용되는 모든 전원(내부/외부 전원)을 안정화 시키기 위한 목적으로 사용할 수 있다. 특히 이러한 레저바 캐패시터는 전압의 크기가 낮은 전원전압의 안정화에 사용할 수 있다. 그리고, 전압 차이가 작은 전원간 AC 단락 또는/및 DC 오픈(open)을 목적으로한 연결에 사용될 수 있다.
도 1은 본 발명의 제1실시예에 따른 레저바 캐패시터의 등가 회로도.
도 2는 본 발명의 제1실시예에 따른 레저바 캐패시터의 등가 회로도.
도 3은 도 2에 도시된 레저바 캐패시터의 레이아웃 평면도.
도 4는 도 3의 A-B에 따른 단면도.
도 5는 레저바 캐패시터를 구성하는 모스 캐패시터 및 대용량 캐패시터와 함께 기판 상에 형성된 단면도.
도 6은 통상적인 DRAM 셀 회로도.
도 7은 본 발명의 제3실시예에 따른 메모리 장치의 단면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따른 레저바 캐패시터의 등가 회로도이다.
도 1을 참조하면, 레저바 캐패시터는 제1전원공급부 120과 제2전원공급부 140을 포함하고, 제1전원공급부 120과 제2전원공급부 140 사이에서 직렬 접속된 적어도 2개의 대용량 캐패시터 160, 180을 포함한다. 아울러, 제1전원공급부 120과 제2전원공급부 140 사이에서, 대용량 캐패시터와 병렬 접속된 모스 캐패시터 170을 포함한다. 모스 캐패시터 170은 생략이 가능하다. 모스 캐패시터 170은 수십 nF급의 캐패시턴스를 갖는다. 대용량 캐패시터 160, 180은 uF급의 캐패시턴스를 갖는다. 대용량 캐패시터 160, 180은 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 구조로서, 각 대용량 캐패시터의 하부전극 및 상부전극은 폴리실리콘, 메탈계 박막 등이 사용 가능하고, 유전체는 고유전체 및 강유전체의 사용이 가능하다.
상술한 바와 같이 레저바 캐패시터는 저주파 노이즈를 제거하기 위해 대용량 캐패시터 160, 180을 사용한다. 그리고 대용량 캐패시터 160, 180은 높은 전압이 인가되었을 때 누설 전류가 커지는 문제점을 안고 있으므로, 대용량 캐패시터를 적어도 2개 직렬로 연결하는 방법을 사용한다.
또한 대용량 캐패시터 160, 180은 ESR이 큰 캐패시터이다. 이것 만으로는 고주파 노이즈(High Frequency Noise)를 제거할 수 없으므로 모스 캐패시터 170를 함께 사용하여 고주파 노이즈 역시 제거 가능하다.
도 2는 본 발명의 제2실시예에 따른 레저바 캐패시터의 등가 회로도이다.
도 2를 참조하면, 레저바 캐패시터는 제1전원공급부 220와 제2전원공급부 240을 포함하고, 병렬 접속된 복수의 대용량 캐패시터를 갖는 제1캐패시터그룹 260과, 병렬 접속된 복수의 대용량 캐패시터를 갖는 제2캐패시터그룹 280을 포함한다.
여기서, 제1캐패시터그룹 260과 제2캐패시터그룹 280은 제1 및 제2전원공급부 220, 240 사이에서 직렬 접속된다. 아울러, 제1전원공급부 220과 제2전원공급부 240 사이에서 제1 및 제2 캐패시터그룹과 병렬 접속된 모스 캐패시터 270을 포함한다. 모스 캐패시터 270은 생략이 가능하다.
모스 캐패시터 270은 수십 nF급의 캐패시턴스를 갖는다. 제1 및 제2 캐패시터그룹에 속한 각각의 단위 대용량 캐패시터느 uF급의 캐패시턴스를 갖는다. 본 실시예에서는 2개의 캐패시터그룹 260, 280이 직렬 연결된 것을 예시하였으나, 직렬 연결된 3개 이상의 캐패시터그룹이 사용될 수 있다.
또한 각 캐패시터그룹에 속한 대용량 캐패시터들은 도1의 실시예에서 설명한 것과 동일하게 하부전극, 유전체 및 상부전극이 차례로 적층된 구조로서, 각 대용량 캐패시터의 하부전극 및 상부전극은 폴리실리콘, 메탈계 박막 등이 사용 가능하고, 유전체는 고유전체 및 강유전체의 사용이 가능하다.
도 3은 도 2에 도시된 캐패시터그룹 260, 280에 대한 레이아웃도이다. 제2실시예와 같이 캐패시터그룹으로 직렬 연결할 경우 대용량 캐패시터의 상부전극(플레이트) 패터닝이 쉬워진다.
도 3을 참조하면, 제1전원을 인가받는 제1전원라인 320과, 제2전원을 인가받는 제2전원라인 340이 마련된다. 제1전원라인 320에는 제1캐패시터그룹 260에 속한 각 대용량 캐패시터들의 하부전극(제1전극)들 363a, 363b, 363c, 363d이 콘택되고, 제2전원라인 340에는 제2캐패시터그룹 280에 속한 대용량 캐패시터들의 하부전극(제3전극)들 383a, 383b, 383c, 383d이 콘택된다. 제1캐패시터그룹 260의 각 대용량 캐패시터들의 상부전극(제2전극)와 제2캐패시터그룹 280의 각 대용량 캐패시터들의 상부전극(제4전극)은 단일의 도전층 패턴 365에 의해 공통 전극으로 형성된다.
도 1에 도시된 제1실시예에 따른 레저바 캐패시터는 제1전원라인 및 제2전원라인 상에 형성되는 하부전극(즉, 대용량커패시터 160의 하부전극 및 대용량커패시터 180의 하부전극)의 개수만 다를 뿐, 도 3과 같은 레이아웃을 갖는다.
도 4는 도 3의 A-B에 따른 단면도이다.
도 4를 참조하면, 기판 상부에 제1전원라인 320과 제2전원라인 340이 마련된다. 제1 및 제2 전원라인 320, 340은 메탈 또는 폴리실리콘과 같은 도전층으로 패턴된다. 대용량 캐패시터들의 하부전극 363a, 363b, 383a, 383b들이 절연막 310을 관통하여 제1 및 제2 전원라인 320, 340에 콘택된다. 하부전극 363a, 363b, 383a, 383b들을 포함한 기판 전체구조 상에는 유전체 364가 형성되고, 유전체 364 상에 상부전극 365가 형성된다. 유전체 364 및 상부전극 365는 대용량 캐패시터 별로 분리되지 않고 동일 박막에 의해 공통 구성되어 있으나, 이와 다르게 분리되어 형성될 수 있다.
도 5는 모스 캐패시터가 대용량 캐패시터와 함께 기판 상에 형성된 단면도이다. 대용량 캐패시터 150은 기판 Si-sub.상에서 모스 캐패시터 530 상부에 배치된다.
모스 캐패시터 530은 실리콘 기판 Si-sub.에 형성된 게이트(G), 소스(S) 및 드레인(D)을 갖는다. 소스(S)와 드레인(D)이 제2 전원라인 VSS에 연결되고 게이트(G)는 제1 전원라인 VDD에 연결된다. 도 5에서 대용량 캐패시터 및 연결배선은 등가회로로 도시되어 있다.
도 6은 통상적인 DRAM셀을 도시한 것이다. 도 6을 참조하면 메모리 셀은 워드라인 및 비트라인에 연결된 억세스 트랜지스터 Tr.과, 셀 데이터 저장을 위한 셀 캐패시터 Cap.로 구성된다. 앞서 설명된 본 실시예의 레저바 캐패시터는 위와 같은 셀 캐패시터를 갖는 메모리 장치에 응용될 수 있다.
도 7은 본 발명의 제3실시예에 따른 메모리 장치를 도시한 것이다. 셀 캐패시터를 갖는 메모리 셀과, 레저바 캐패시터를 갖는 주변회로를 구비하는 반도체 메모리 장치에서, 메모리 셀과 레저바 캐패시터가 어떻게 구성되는지를 보여준다.
도 7을 참조하면, 셀 영역에는 셀 캐패시터 720A를 포함하는 메모리 셀이 형성되고, 주변회로 영역는 레저바 캐패시터를 포함하는 주변회로들이 형성된다.
레저바 캐패시터는 제1전원라인 710B와 제2전원라인 사이에서 직렬 접속된 제1 및 제2 대용량 캐패시터 720B, 720C를 포함한다. 도면에서는 2개의 대용량 캐패시터만을 도시하였으나 그 이상의 개수가 구성되는 것이 가능하다. 또한, 도 7에 도시되어 있지 않으나 도 1, 도 2 및 도 5와 같은 다양한 방법으로 레저바 캐패시터가 구성될 수 있다. 특히 도 5와 같이 제1 및 제2 대용량 캐패시터 720B, 720C와 병렬 접속된 모스 캐패시터를 더 포함할 수 있다.
중요한 것은 레저바 캐패시터를 구성하는 제1 및 제2 대용량 캐패시터 720B, 720C가 셀 캐패시터 720A와 실질적으로 동일한 캐패시턴스를 갖는다는 점이다.
셀 캐패시터 720A는 기판 상에서 비트라인 710A 상부에 형성되는 COB(capacotor on bitline) 구조의 스택 캐패시터이다. 셀 캐패시터 720A는 스토리지노드 722A, 스토리지노드 722A 상에 형성된 유전체 724A, 및 유전체 724A 상에 형성된 플레이트전극 726A를 포함한다.
제1 대용량 캐패시터 720B는 스토리지노드 722A와 동일한 물질 및 표면적을 갖는 하부전극 722B, 하부전극 722A 상에 형성되고 셀 캐패시터의 유전체 724A와 동일한 물질인 유전체 724B, 및 유전체 724B 상에 형성되고 플레이트전극 726A과 동일한 물질로 형성되는 상부전극 726B을 구비한다. 따라서 셀 캐패시터 720A와 제1 대용량 캐패시터 720B는 실질적으로 동일한 캐패시턴스를 갖는다. 제2 대용량 캐패시터 720C의 제1 전극 722C, 유전체 724C 및 제2 전극 726C 역시 각각 제1대용량 캐패시터 720B의 그것들과 동일하게 형성된다.
제1 대용량 캐패시터 720B의 하부전극 722B는 제1전원라인 710B에 콘택되어 접속되고, 제2 대용량 캐패시터 720C의 하부전극 722C는 제2전원라인 710C에 콘택되어 접속된다. 제1 대용량 캐패시터 720B의 하부전극 722B과 제2 대용량 캐패시터 720C의 하부전극 722C은 동일한 도전층이 패턴되어 형성된 것이다.
제1 대용량 캐패시터 720B의 상부전극 726B와, 제2 대용량 캐패시터 720C의 상부전극 726C는 단일의 도전층 패턴에 의해 공통 구성되어 있다.
제1전원라인 710B 및 제2전원라인 710C는 셀 영역의 비트라인 170A와 동일한 도전층으로서, 패터닝되어 분리되어 있다. 제1전원라인 710B 및 제2전원라인 710C는 비트라인용 도전층 이외에 다른 도전층이 사용될 수 있다.
제1전원라인 710B은 메모리의 내부 회로들에 사용되는 다양한 전압 중 논리'하이'에 대응하는 전압레벨을 인가받는다. 즉, 제1전원라인 710B은 전원전압(Vdd) 라인, 고전압(Vpp) 라인, 코어전압(Vcore) 라인, 및 비트라인 프리차지 전압(Vblp) 라인의 그룹으로부터 선택된 어느 하나일 수 있다.
제2전원라인 710C는 메모리의 내부 회로들에 사용되는 다양한 전압 중 논리 '로우'에 대응하는 전압레벨을 인가받는다. 즉, 제2 전원라인 710C는 접지전압(Vss) 라인 또는 백바이어스전압(Vbb) 라인일 수 있다.
제1 및 제2 대용량 캐패시터 720B, 720C의 각 유전체층은 고유전체 박막 또는 강유전체 박막일 수 있다.
도 7의 미설명 도면 부호 '702'는 실리콘기판이며, '703'은 셀 트랜지스터의 게이트전극이고, '704', '705', 및 '706'은 콘택 플러그이다.
본 발명의 제4실시예에 따른 반도체 메모리 장치로서, 도 3 및 도 5와 같이 레저바 커패시터가 커패시터그룹별로 구성된 실시예가 가능한 바, 이때 각 그룹에 속한 각각의 대용량 커패시터는 셀 커패시터와 동일하게 구성된다.
상술한 바와 같은 본 발명은 DRAM 등의 반도체 집적회로에서 레저바 캐패시터를 사용한 전원공급 스킴을 이용하는 경우 모두 적용될 수 있다. 메모리 이외의 반도체 장치에도 적용될 수 있다. 또한, DRAM 중에서도 비트라인 상부로 셀 캐패시터가 구현되는 구조에서 본 발명은 매우 유용하다. 특히, 주변(Peripheral) 회로 지역에서는 셀 캐패시터가 사용되지 않고 있었으므로 메탈 콘택(Metal contact)이 없는 모든 주변회로 지역에서 형성할 수 있는 장점이 있다. 기존의 DRAM에서 모스 캐패시터 위는 전원 단자가 구비되어 있고, 본 발명의 레저바 캐패시터가 형성되는데 아무런 제약이 없으므로 면적 증가 없이 캐패시턴스를 키울 수 있게 된다. 그 외에도 메탈 콘택이 없는 주변회로 지역 어디에서든 대용량 캐패시터가 만들어질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
120 : 제1전원공급부 140 : 제2전원공급부
160, 180 : 대용량 캐패시터 170 ; 모스 캐패시터

Claims (23)

  1. 제1전원공급수단과 제2전원공급수단; 및
    상기 제1전원공급수단과 상기 제2전원공급수단 사이에서 직렬 접속된 적어도 2개의 대용량 캐패시터를 포함하는
    레저바 캐패시터.
  2. 제1항에 있어서,
    상기 제1전원공급수단과 제2전원공급수단 사이에서, 상기 적어도 2개의 대용량 캐패시터와 병렬 접속된 모스 캐패시터를 더 포함하는
    레저바 캐패시터.
  3. 제2항에 있어서,
    상기 대용량 캐패시터는 기판 상에서 상기 모스 캐패시터 상부에 배치되는
    레저바 캐패시터.
  4. 제1항 또는 제2항에 있어서,
    상기 대용량 캐패시터는 하부전극 도전층, 유전체층 및 상부전극 도전층이 차례로 적층된 스택 커패시터인
    레저바 캐패시터.
  5. 제1항 또는 제2항에 있어서,
    상기 적어도 2개의 대용량 캐패시터는,
    상기 제1전원공급수단에 접속된 하부전극과, 유전체, 및 상부전극이 적층된 제1 대용량 캐패시터; 및
    상기 제2전원공급수단에 접속된 하부전극과, 유전체, 및 상부전극이 적층된 제2 대용량 캐패시터를 포함하는
    레저바 캐패시터.
  6. 제5항에 있어서,
    상기 제1 대용량 캐패시터의 하부전극과 상기 제2 대용량 캐패시터의 하부전극은 기판 상에 증착된 동일한 도전층이 패터닝되어 분리된
    레저바 캐패시터.
  7. 제5항에 있어서,
    상기 제1 대용량 캐패시터의 상부전극과 상기 제2 대용량 캐패시터의 상부전극은 단일의 도전층 패턴에 의해 공통 구성된
    레저바 캐패시터.
  8. 제1항 또는 제2항에 있어서,
    상기 대용량 커패시터는 ㎌급 커패시턴스를 갖는
    레저바 캐패시터.
  9. 제2항에 있어서,
    상기 모스 커패시터는 ㎋급 커패시턴스를 갖는
    레저바 캐패시터.
  10. 제5항에 있어서,
    상기 제1전원공급수단은 제1전원을 인가받는 제1전원라인을 포함하고, 상기 제1 대용량 캐패시터의 하부전극은 상기 제1전원라인에 콘택되어 구성되며,
    상기 제2전원공급수단은 제2전원을 인가받는 제2전원라인을 포함하고, 상기 제2 대용량 캐패시터의 하부전극은 상기 제2전원라인에 콘택되어 구성되는
    레저바 캐패시터.
  11. 제4항에 있어서,
    상기 유전체층은 고유전체 박막 또는 강유전체 박막인
    레저바 캐패시터.
  12. 제2항에 있어서,
    상기 모스 커패시터는 기판 상에 형성된 게이트, 소스, 및 드레인을 갖으며, 상기 소스와 드레인이 상기 제2전원공급수단에 연결되고 상기 게이트는 상기 제1전원공급수단에 연결된
    레저바 캐패시터.
  13. 제1전원공급수단과 제2전원공급수단;
    병렬 접속된 복수의 대용량 캐패시터를 갖는 제1캐패시터그룹; 및
    병렬 접속된 복수의 대용량 캐패시터를 갖는 제2캐패시터그룹을 포함하고,
    상기 제1캐패시터그룹과 상기 제2캐패시터그룹은 상기 제1 및 제2전원공급수단 사이에서 직렬 접속된
    레저바 캐패시터.
  14. 제13항에 있어서,
    상기 제1전원공급수단 및 제2전원공급수단 사이에서, 상기 제1 및 제2 캐패시터그룹과 병렬 접속된 모스 캐패시터를 더 포함하는
    레저바 캐패시터.
  15. 제14항에 있어서,
    상기 대용량 캐패시터는 기판 상에서 상기 모스 캐패시터 상부에 배치되는
    레저바 캐패시터.
  16. 제13항 또는 제14항에 있어서,
    상기 제1캐패시터그룹의 각각의 대용량 캐패시터는,
    상기 제1전원공급수단에 접속된 제1전극과, 상기 제1전극 상에 형성된 제1유전체, 및 상기 제1유전체 상에 형성된 제2전극을 포함하고,
    상기 제2캐패시터그룹의 각각의 대용량 캐패시터는,
    상기 제2전원공급수단에 접속된 제3전극과, 상기 제3전극 상에 형성된 제2유전체, 및 상기 제2유전체 상에 형성된 제4전극을 포함하는
    레저바 캐패시터.
  17. 제16항에 있어서,
    상기 제1전원공급수단은 제1전원을 인가받는 제1전원라인을 포함하고, 상기 상기 제1전극은 상기 제1전원라인에 콘택되어 구성되며,
    상기 제2전원공급수단은 제2전원을 인가받는 제2전원라인을 포함하고, 상기 제3전극은 상기 제2전원라인에 콘택되어 구성되는
    레저바 캐패시터.
  18. 제16항에 있어서,
    상기 제2전극과 상기 제4전극은 단일 도전층 패턴에 의해 공통으로 구성되는
    레저바 캐패시터.
  19. 제16항에 있어서,
    상기 제1 및 제2 유전체층은 고유전체 박막 또는 강유전체 박막인
    레저바 캐패시터.
  20. 제13항 또는 제14항에 있어서,
    상기 대용량 커패시터는 ㎌급 커패시턴스를 갖는
    레저바 캐패시터.
  21. 제14항에 있어서,
    상기 모스 커패시터는 ㎋급 커패시턴스를 갖는
    레저바 캐패시터.
  22. 제14항에 있어서,
    상기 모스 커패시터는 기판 상에 형성된 게이트, 소스, 및 드레인을 갖으며, 상기 소스와 드레인이 상기 제2전원공급수단에 연결되고 상기 게이트는 상기 제1전원공급수단에 연결된
    레저바 캐패시터.
  23. 셀 캐패시터를 갖는 메모리 셀과, 레저바 캐패시터를 갖는 주변회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 레저바 캐패시터는 제1전원공급수단과 제2전원공급수단 사이에서 직렬 접속된 적어도 2개의 대용량 캐패시터를 포함하고,
    상기 각각의 대용량 캐패시터는 상기 셀 캐패시터와 실질적으로 동일한 캐패시턴스를 갖는
    반도체 메모리 장치.
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