CN101540194B - 存储电容器及包括存储电容器的半导体存储器件 - Google Patents

Abstract

本发明公开了存储电容器及包括存储电容器的半导体存储器件。一种存储电容器包括：第一供电单元和第二供电单元，以及串联在第一供电单元和第二供电单元之间的至少两个大容量电容器。

Description

存储电容器及包括存储电容器的半导体存储器件

相关申请的交叉引用 

本发明要求分别于2008年3月21日和2008年11月26日递交的韩国专利申请10-2008-0026342和10-2008-0117999的优先权，其全部内容通过引用合并于此。 

背景技术

本发明涉及具有存储电容器的集成电路，更具体地，涉及存储器件。 

诸如动态随机存取存储器(DRAM)之类的存储器通常在低电压下以高速操作。在高速操作中，封装/板的小的电感对电流供应造成了干扰。在使用低电源电压来降低功耗时，电源电压中的噪声显著地改变了电路延迟，从而导致了存储器件中的误差。 

为了克服这种问题，必须减少电源电压中的噪声。也就是说，需要降低外部电源与片上电路之间的阻抗，或者通过增加芯片中的电路附近的存储电容器的电容来降低阻抗。这里，在供电装置中使用了存储电容器，以最小化由功耗所导致的电压降。 

尽管对于高频噪声而言使用具有小的等效串联电阻(ESR)的存储电容器可以获得足够小的阻抗，但是对于低频噪声而言这种解决方案需要具有相对大的电容的存储电容器。 

背景技术

本发明的一些实施例致力于提供一种存储电容器，该存储电容器用于使低频噪声稳定而不必增加芯片面积。 

本发明的一些实施例还致力于提供一种存储电容器，该存储电容器用于在施加高电压时通过使用大容量电容器来防止泄漏电流的增大。 

本发明的一些实施例还致力于提供一种存储电容器，该存储电容器用于实现大电容而不占用额外的面积。 

本发明的一些实施例还致力于提供一种具有存储电容器的集成电路，该存储电容器具有上述特征。 

本发明的一些实施例还致力于提供一种半导体存储器件，该半导体存储器件用于在施加高电压时通过使用单元电容器作为外围电路的存储电容器来防止泄漏电流的增大。 

根据本发明的一方面，提供了一种存储电容器，该存储电容器包括：第一供电单元和第二供电单元，以及串联在第一供电单元与第二供电单元之间的至少两个大容量电容器。 

根据本发明的另一方面，提供了一种存储电容器，该存储电容器包括：第一供电单元和第二供电单元，具有多个并联的大容量电容器的第一电容器组，以及具有多个并联的大容量电容器的第二电容器组，其中第一电容器组和第二电容器组串联在第一供电单元与第二供电单元之间。 

所述存储电容器还可以包括在第一供电单元与第二供电单元之间的、与所述至少两个大容量电容器相并联的MOS电容器。所述大容量电容器可以被布置在基板上的MOS电容器上方。 

所述大容量电容器可以是堆叠式电容器，所述堆叠式电容器包括依次堆叠的下部电极导电层、电介质层和上部电极导电层。第一供电单元可以包括接收第一能量供应的第一供电线路，并且第一电极可以连接到第一供电线路，第二供电单元可以包括接收第二能量供应的第二供电线路，并且第三电极可以连接到第二供电线路。 

电介质层可以是高电介质薄膜或铁电薄膜。 

根据本发明的另一方面，提供了一种半导体存储器件，该半导体存储器件包括具有单元电容器的存储单元以及具有存储电容器的外围电路。该存储电容器包括串联在第一供电单元与第二供电单元之间的至少两个大容量电容器，所述大容量电容器中的每个大容量电容器具有基本上与所述单元电容器的电容相同的电容，其中所述大容量电容器具有在，范围内的电容。 

根据本发明的又一方面，提供了一种半导体存储器件，该半导体存储器件包括具有单元电容器的存储单元以及具有存储电容器的外围电路。该存储电容器包括：具有多个并联的大容量电容器的第一电容器组，以及具有多个并联的大容量电容器的第二电容器组。第一电容器组和第二电容器组串联在第一供电单元与第二供电单元之间，并且第一电容器组和第二电 容器组中的大容量电容器中的每个大容量电容器具有与所述单元电容器相同的电容，其中所述大容量电容器具有在μF范围内的电容。 

由于存储器件在平面中包括单元阵列区域和外围区域，因此当在单元区域中对单元电容器进行图案化时，在外围电路区域中对所述大容量电容器相同地进行图案化。特别地，所述单元电容器是根据本发明的实施例的在存储器件中的基板上的位线上方形成的、具有位线上电容器(COB，capacitor on bit line)结构的堆叠式电容器。 

在形成具有堆叠式结构的单元电容器时，可以在外围电路区域中相同地形成大容量电容器。也就是说，可以在外围电路区域中形成大容量电容器而没有金属接点，并且可以将所述大容量电容器布置在MOS电容器上方。 

第一供电单元可以选自电源电压(Vdd)线路、高电压(Vpp)线路、核心电压(Vcore)线路以及位线预充电电压(Vblp)线路之一。第二供电单元可以是地电压(Vss)线路或负偏压(Vbb)线路。 

附图说明

图1是示出了根据本发明的第一实施例的存储电容器的图示； 

图2是根据本发明的第二实施例的存储电容器的电路图； 

图3是图2所示的存储电容器的布局图； 

图4是沿线A-B而截取的、图3中的存储电容器的横断面视图； 

图5是基板的横断面视图，该基板具有存储电容器的MOS电容器和大容量电容器； 

图6是示出了DRAM的电路图； 

图7是根据本发明的第三实施例的存储器件的横断面视图。 

具体实施方式

本发明的其它的目的和优点可以通过以下描述来理解，并且参照本发明的实施例将变得明显。 

图1是示出了根据本发明的第一实施例的存储电容器的图示。 

 参照图1，根据第一实施例的存储电容器包括：第一供电单元120， 第二供电单元140，以及在第一供电单元120和第二供电单元140之间的至少两个大容量电容器160和180。根据第一实施例的存储电容器还包括在第一供电单元120与第二供电单元140之间的、与所述大容量电容器相并联的MOS电容器170。可以省去MOS电容器170。MOS电容器170具有在ηF范围内(例如，数十ηF)的电容。大容量电容器160和180各具有在μF范围内(例如，数个μF)的电容。大容量电容器160和180各具有由第一电极(存储节点)、电介质和第二电极(板)构成的堆叠结构。可以使用多晶硅或金属薄膜来形成大容量电容器160和180中的每个大容量电容器的第一电极和第二电极。可以使用高电介质或铁电材料来形成所述电介质。 

如上文所述，根据第一实施例的存储电容器使用大容量电容器160和180来去除低频噪声。由于大容量电容器160和180每个均具有在施加高电压时泄漏电流增大的问题，因此可以将至少两个大容量电容器相串联。 

大容量电容器160和180具有大的ESR。由于通过只使用大容量电容器160和180可能不能去除高频噪声，因此与大容量电容器160和180相结合地使用MOS电容器170，以去除任何高频噪声。 

图2是根据本发明的第二实施例的存储电容器的电路图。 

参照图2，该存储电容器包括：第一供电单元220，第二供电单元240，具有多个并联的大容量电容器的第一电容器组260，以及具有多个并联的大容量电容器的第二电容器组280。 

这里，第一电容器组260和第二电容器组280串联在第一供电单元220与第二供电单元240之间。此外，图2中的存储电容器还包括与第一供电单元220和第二供电单元240相并联的MOS电容器270。MOS电容器270可以是可选的。 

MOS电容器270具有在ηF范围内(例如，数十ηF)的电容。第一电容器组260和第二电容器组280中的每个大容量电容器具有在μF范围内(例如，数个μF)的电容。尽管在图2中将两个电容器组260和280示出为相串联，但是也可以将三个或更多个电容器组260和280相串联。 

与图1中的大容量电容器160和180相类似地，每个电容器组260和280中的每个大容量电容器均包括由第一电极(存储节点)、电介质和第二电极(板)构成的堆叠结构。可以使用多晶硅和金属薄膜来形成电容 器组260和280中的大容量电容器的第一电极和第二电极，并且可以使用高电介质和铁电材料来形成所述电介质。 

图3是图2中的电容器组260和280的布局图。如果电容器组260和280如同第二实施例中那样相串联，则易于对电容器组260和280中的大容量电容器的第二电极(板)进行图案化。 

参照图3，形成了用于接收第一能量供应的第一供电线路320和用于接收第二能量供应的第二供电线路340。第一供电线路320连接到第一电容器组260中的大容量电容器的第一电极363A、363B、363C和363D。第二供电线路340连接到第二电容器组280中的大容量电容器的第一电极383A、383B、383C和383D。通常通过单个导电层图案来形成第一电容器组260和第二电容器组280中的大容量电容器的第二电极(板)365。 

除了大容量电容器的数量可以改变之外，根据图1所示的第一实施例的存储电容器可以具有与图3的布局相同的布局。 

图4是沿线A-B而截取的、图3中的存储电容器的横断面视图。 

参照图4，在基板310上制备第一供电线路320和第二供电线路340。第一供电线路320和第二供电线路340作为诸如金属或多晶硅之类的导电层而被图案化。第一电极363A、363B、383A和383B穿入绝缘层并与第一供电线路320和第二供电线路340相接触。在包括第一电极363A、363B、383A和383B的基板310上方形成电介质364。在电介质364上方形成第二电极365。电介质364和第二电极365各自可以针对本实施例中的所有大容量电容器而共同地通过同一薄膜来形成。或者，可以针对每个大容量电容器而单独地形成电介质364和第二电极365。 

图5是基板的横断面视图，该基板具有存储电容器的MOS电容器和大容量电容器。大容量电容器510被布置在基板(例如，硅基板Si-sub)上方的MOS电容器530之上。 

MOS电容器530包括在硅基板Si-sub处形成的栅极G、源极S和漏极D。源极S和漏极D连接到第二供电线路VSS，栅极G连接到第一供电线路VDD。在图5中，大容量电容器和连接线路作为等效电路而被示出。 

图6是示出了根据相关技术的DRAM的电路图。参照图6，根据相关技术的存储单元包括与字线和位线相连接的存取晶体管Tr、以及用于存储单元数据的单元电容器Cap。根据本发明的实施例的存储电容器可以 应用于图6所示的具有单元电容器的存储器件。 

图7是根据本发明的第三实施例的存储器件的横断面视图。图7示出了在半导体存储器件中如何配置存储单元和存储电容器，其中所述半导体器件包括具有单元电容器的存储单元和具有存储电容器的外围电路。 

参照图7，在单元区域中形成具有单元电容器720A的存储单元，并在外围区域中形成包括存储电容器的外围电路。 

所述存储电容器包括串联在第一供电线路710B与第二供电线路710C之间的第一大容量电容器720B和第二大容量电容器720C。尽管在图7中示出了两个大容量电容器，但是可以包括多于两个的大容量电容器。尽管未在图7中示出，但是可以以如图1、2和5所示的各种方法来形成存储电容器。特别地，如图5所示，还可以包括与第一大容量电容器720B和第二大容量电容器720C相连接的MOS电容器。 

在本实施例中，所述存储电容器的第一大容量电容器720B和第二大容量电容器720C每个可以具有基本上与单元电容器720A的电容相同的电容。 

单元电容器720A是在用于位线710A的基板上方或在位线710A上形成的、具有位线上电容器(COB)结构的堆叠式电容器。单元电容器720A包括存储节点722A、在存储节点722A上方形成的电介质724A、以及在电介质724A上方形成的板电极726A。 

第一大容量电容器720B包括：第一电极722B，该第一电极722B具有分别与存储节点722A的材料和表面积相同的材料和表面积；电介质724B，该电介质724B在第一电极722A上方形成，并具有与单元电容器的电介质724A的材料相同的材料；以及第二电极726B，该第二电极726B在电介质724B上方形成，并由与板电极726A的材料相同的材料构成。因此，单元电容器720A和第一大容量电容器720B各具有基本上相同的电容。第二大容量电容器的第一电极722C、电介质724C和第二电极726C可以基本上与第一大容量电容器720B的第一电极722B、电介质724B和第二电极726B相同。 

第一大容量电容器720B的第一电极722B连接到第一供电线路710B并与第一供电线路710B相接触，第二大容量电容器720C的第一电极722C连接到第二供电线路710C并与第二供电线路710C相接触。分别通过对由相同材料构成的导电层进行图案化来形成第一大容量电容器720B 的第一电极722B以及第二大容量电容器720C的第一电极722C。 

共同地通过单个导电图案来形成第一大容量电容器720B的第二电极726B和第二大容量电容器720C的第二电极726C。 

第一供电线路710B和第二供电线路710C由与单元区域中的位线的导电层相同的材料构成的导电层形成。通过图案化使第一供电线路710B和第二供电线路710C相分离。除了使用用于位线的导电层之外，其它的导电层也可以用于第一供电线路710B和第二供电线路710C。 

第一供电线路710B接收与针对在存储器的内部电路中使用的一个或更多个信号的逻辑“高”相对应的电压电平。例如，第一供电线路710B可以是电源电压(Vdd)线路、高电压(Vpp)线路、核心电压(Vcore)线路和位线预充电电压(Vblp)线路中的任一个。 

第二供电线路710C接收与针对在存储器的内部电路中使用的一个或更多个信号的逻辑“低”相对应的电压电平。例如，第二供电线路710C可以是地电压(Vss)线路或负偏压(Vbb)线路。 

第一大容量电容器720B和第二大容量电容器720C的每个电介质层可以是高电介质膜或铁电层。 

在图7中，附图标记702表示硅基板Si-sub，附图标记703表示单元晶体管的栅极电极，附图标记704、705和706是接触插塞。 

根据本发明的第四实施例的半导体存储器件可以在每个电容器组中包括图5的存储电容器。这里，每个组中的每个大容量电容器具有相同的单元电容器结构。 

如上文所述，根据本发明的实施例的存储电容器和具有该存储电容器的半导体存储器件可以应用于所有在半导体集成电路中使用利用存储电容器的供电方案的情况，其中所述半导体集成电路例如是动态随机存取存储器(DRAM)和其它半导体器件。根据本发明的实施例的存储电容器在具有在位线上方形成的单元电容器的DRAM中是非常有用的。特别地，可以有利地在所有外围电路中形成根据本发明的实施例的存储电容器，其中所述外围电路由于在外围电路区域中未使用单元电容器而不具有金属接点。由于可以在MOS电容器上方布置供电端子、并且不存在防止形成本发明的存储电容器的限制，因此可以增大电容而不增加面积。此外，可以在外围电路中的任何区域中形成大容量电容器。 

虽然已经参照特定实施例描述了本发明，但是对于本领域的技术人员 而言，显然在不背离所附权利要求中限定的本发明的精神和范围的情况下可以进行各种变化和修改。 

本发明的实施例涉及具有存储电容器的集成电路。本实施例的存储电容器使用大容量电容器来去除低频噪声。大容量电容器具有在施加高电压时泄漏增大的问题。为了克服该问题，可以将至少两个大容量电容器相串联。 

尽管可以使用在μF范围内的电容来去除低频噪声，但是MOS电容器的电容可以在ηF范围内。为了获得在μF范围内的电容而不增加面积，可以在每单位面积中使用是MOS电容器的电容的数百倍的电容。由于存储器件的单元电容器在尺寸上约为MOS电容器的300至400倍，因此可以将基本上与单元电容器具有相同的布局和材料的大容量电容器作为存储电容器。 

此外，所述大容量电容器可以是具有大的ESR的电容器。尽管只使用大容量电容器可能不能去除高频噪声，但是可以与大容量电容器相结合地使用MOS电容器，以去除高频噪声。 

根据本发明的实施例的存储电容器可以使约为100mV至200mV的电源噪声减少多达约50mV。此外，根据本发明的实施例的存储电容器可以使诸如感应噪声之类的低频噪声稳定。 

根据本发明的示例性实施例，可以增大存储电容器的电容而不增大芯片尺寸。 

使用单元电容器形成的存储电容器可以用于使在半导体器件(例如DRAM)中使用的电源(例如内部电源和外部电源)稳定。特别地，根据本发明的存储电容器可以用于使具有低电压电平的电源电压稳定。根据本发明的存储电容器还可以用于在具有小的电压差的电源之间进行用于短路交流电和/或开路直流电的连接。 

Claims (28)

1.一种半导体存储器件，包括：

具有单元电容器的存储单元；以及

具有存储电容器的外围电路，其中所述存储电容器包括：

串联在第一供电单元与第二供电单元之间的至少两个大容量电容器，以及

其中所述大容量电容器中的每个大容量电容器具有基本上与所述单元电容器的电容相同的电容，

其中所述大容量电容器具有在μF范围内的电容。

2.根据权利要求1所述的半导体存储器件，其中所述存储电容器还包括：与所述至少两个大容量电容器相并联的MOS电容器。

3.根据权利要求1所述的半导体存储器件，其中所述单元电容器在基板上的位线上方形成。

4.根据权利要求1所述的半导体存储器件，其中所述单元电容器包括：存储节点，在存储节点上方形成的第一电介质，以及在第一电介质上方形成的板电极，其中所述两个大容量电容器中的每个大容量电容器包括：与所述存储节点具有相同的材料和相同的表面积的第一电极，在第一电极上方形成的、具有与第一电介质相同的材料的第二电介质，以及在第二电介质上方形成的、具有与所述板电极相同的材料的第二电极。

5.根据权利要求1所述的半导体存储器件，其中至少两个大容量电容器包括：

第一大容量电容器，所述第一大容量电容器具有与第一供电单元相连接的第一电极、在第一电极上方形成的第一电介质、以及在第一电介质上方形成的第二电极；以及

第二大容量电容器，所述第二大容量电容器具有与第二供电单元相连接的第三电极、在第三电极上方形成的第二电介质、以及在第二电介质上方形成的第四电极。

6.根据权利要求5所述的半导体存储器件，其中第一电极和第三电极通过对沉积在基板上的由相同材料构成的导电层进行图案化而被分离。

7.根据权利要求5所述的半导体存储器件，其中第二电极和第四电极共同地通过单个导电层图案来形成。

8.根据权利要求5所述的半导体存储器件，其中第一供电单元包括：与第一电极相连接的、接收第一能量供应的第一供电线路，第二供电单元包括：与第三电极相连接的、接收第二能量供应的第二供电线路。

9.根据权利要求8所述的半导体存储器件，其中第一供电线路和所述第二供电线路通过对由与用于位线的导电层相同的材料构成的导电层进行图案化而被分离。

10.根据权利要求9所述的半导体存储器件，其中第一供电线路是电源电压线路、高电压线路、核心电压线路和位线预充电电压线路之一。

11.根据权利要求9所述的半导体存储器件，其中第二供电线路是地电压线路或负偏压线路。

12.根据权利要求4所述的半导体存储器件，其中第一电介质和第二电介质均为高电介质薄膜或铁电薄膜。

13.根据权利要求2所述的半导体存储器件，其中所述MOS电容器具有在ηF范围内的电容。

14.根据权利要求2所述的半导体存储器件，其中所述MOS电容器具有在基板上方形成的栅极、源极和漏极，所述源极和漏极与第二供电单元相连接，所述栅极与第一供电单元相连接。

15.一种半导体存储器件，包括：

具有单元电容器的存储单元；以及

具有存储电容器的外围电路，其中所述存储电容器包括：

具有多个并联的大容量电容器的第一电容器组；以及

具有多个并联的大容量电容器的第二电容器组，

其中所述第一电容器组和第二电容器组串联在第一供电单元与第二供电单元之间，所述第一电容器组和第二电容器组中的所述大容量电容器中的每个大容量电容器具有与所述单元电容器相同的电容，

其中所述大容量电容器具有在μF范围内的电容。

16.根据权利要求15所述的半导体存储器件，还包括：

与第一电容器组和第二电容器组相并联的MOS电容器。

17.根据权利要求15所述的半导体存储器件，其中所述单元电容器在基板上的位线上方形成。

18.根据权利要求16所述的半导体存储器件，其中所述大容量电容器被布置在基板上的MOS电容器上方。

19.根据权利要求15所述的半导体存储器件，其中所述单元电容器包括：存储节点，在所述存储节点上方形成的第一电介质，以及在第一电介质上方形成的板电极，其中所述大容量电容器包括：具有与所述存储节点相同的材料和相同的表面积的第一电极，在所述第一电极上方形成的、具有与第一电介质相同的材料的第二电介质，以及在第二电介质上方形成的、具有与所述板电极相同的材料的第二电极。

20.根据权利要求15所述的半导体存储器件，其中所述第一电容器组中的所述多个大容量电容器中的每个大容量电容器包括：与第一供电单元相连接的第一电极，在第一电极上方形成的第一电介质，以及在第一电介质上方形成的第二电极，以及

其中所述第二电容器组中的所述多个大容量电容器中的每个大容量电容器包括：与第二供电单元相连接的第三电极，在第三电极上方形成的第二电介质，以及在第二电介质上方形成的第四电极。

21.根据权利要求20所述的半导体存储器件，其中第一供电单元包括：与第一电极相连接的、接收第一能量供应的第一供电线路，第二供电单元包括：与第三电极相连接的、接收第二能量供应的第二供电线路。

22.根据权利要求21所述的半导体存储器件，其中第一供电线路和第二供电线路通过对与位线相同材料的导电层进行图案化而被分离。

23.根据权利要求20所述的半导体存储器件，其中所述第二电极和所述第四电极共同地通过单个导电图案来形成。

24.根据权利要求22所述的半导体存储器件，其中所述第一供电线路是电源电压线路、高电压线路、核心电压线路和位线预充电电压线路之一。

25.根据权利要求24所述的半导体存储器件，其中所述第二供电线路是地电压线路或负偏压线路。

26.根据权利要求20所述的半导体存储器件，其中所述第一电介质和第二电介质均为由高电介质薄膜或铁电薄膜构成的层。

27.根据权利要求16所述的半导体存储器件，其中所述MOS电容器具有在ηF范围内的电容。

28.根据权利要求16所述的半导体存储器件，其中所述MOS电容器具有在基板上方形成的栅极、源极和漏极，所述源极和漏极与第二供电单元相连接，所述栅极与第一供电单元相连接。

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