KR20110098517A - 리저버 캐패시터를 구비하는 메모리장치 - Google Patents

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Abstract

본 발명은 리저버 캐패시터의 면적효율을 증가시킬 수 있는 메모리 장치를 제공하기 위한 것으로, 본 발명의 메모리 장치는 워드라인(WL)과 비트라인(BL) 사이에 연결된 MOS형의 제1 리저버 캐패시터; 및 플레이트(PL)와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터를 포함하고, 본 발명은 셀캐패시터와 동일한 형태로 셀캐패시터형 리저버 캐패시터를 형성하고 아울러 셀캐패시터형 리저버 캐패시터를 병렬 연결하므로써, 셀캐패시터형 리저버 캐패시터를 직렬연결한 경우보다 면적효율을 4배 향상시킬 수 있고, 또한 MOS형 리저버 캐패시터를 단독으로 사용하는 경우보다 면적효율을 80배 향상시킬 수 있는 효과가 있다.

Description

리저버 캐패시터를 구비하는 메모리장치{MEMORY DEVICE WITH RESERVOIR CAPACITOR}
본 발명은 반도체장치에 관한 것으로서, 특히 리저버 캐패시터(Reservoir capacitor)를 구비하는 메모리장치에 관한 것이다.
DRAM 개발에 있어서 전압이 낮아지고, 바이어스가 흔들림에 따라 신호에 영향을 많이 받게 된다. 따라서, 전압의 안정화를 위하여 주변회로영역에 큰 용량을 갖는 리저버 캐패시터(Reservoir Capacitor)를 형성하여 응답속도를 빠르게 하고, 바이어스 흔들림을 방지해 준다.
일반적으로, 리저버 캐패시터는 MOS형 캐패시터(Metal Oxide Silicon Capacitor)를 활용하여 사용하였다. MOS형 캐패시터는 게이트형 캐패시터(Gate capacitor)라고도 일컫는다. 칩이 집적화되면서 웨이퍼당 효율을 높이기 위해 칩의 갯수를 늘림으로써 칩 면적을 줄여야 한다. MOS형 캐패시터는 실리콘기판과 게이트를 전극으로 이용하고, 게이트절연막을 유전체로 이용한 평판 캐패시터로 형성되기 때문에, 용량이 큰 리저버 캐패시터를 제조하기 위하여 큰 면적이 필요하다.
최근에는 메모리 장치가 고집적화되면서 최소의 면적으로 큰 용량을 갖는 리저버 캐패시터를 제조해야만 한다. 이를 위해 셀캐패시터(Cell Capacitor)를 이용하여 리저버 캐패시터를 형성하는 방법이 제안되었다. 즉, 셀블록에 셀트랜지스터 및 셀캐패시터를 형성할 때, 주변회로영역에 셀트랜지스터 및 셀캐패시터와 유사한 구조를 갖는 리저버 캐패시터를 형성한다.
셀캐패시터를 이용한 리저버 캐패시터를 '셀캐패시터형 리저버 캐패시터'라 약칭한다. 셀캐패시터형 리저버 캐패시터는 스토리지형 캐패시터(Storage capacitor)라고도 일컫는다. 셀트랜지스터를 이용한 리저버 캐패시터는 MOS형 리저버 캐패시터가 된다.
이하, MOS형 리저버 캐패시터의 영문약칭은 'CG'라 하고, 셀캐패시터형 리저버 캐패시터의 영문약칭은 'CS'라 한다.
셀캐패시터와 동일하게 셀캐패시터형 리저버 캐패시터를 형성하는 경우는 바이어스를 인가하기 힘들다. 따라서, 비트라인(Bitline, BL) 상부(Up)에서는 셀캐패시터형 리저버 캐패시터(CS)를 형성하고, 비트라인 하부(Down)에서는 MOS형 리저버캐패시터(CG)를 형성한다.
도 1a는 종래기술에 따른 리저버 캐패시터를 도시한 등가회로도이다. 도 1b는 도 1a의 간략화된 등가회로도이다.
도 1a 및 도 1b를 참조하면, 비트라인(BL) 상부(101)에서는 셀캐패시터형 리저버 캐패시터 그룹(CS1, CS2)이 직렬 형태로 연결되도록 구성한다. 제1 및 제2플레이트(PL1, PL2)에 바이어스를 인가한다. 도면부호 '103'은 셀캐패시터형 리저버 캐패시터 그룹(CS1, CS2)을 직렬형태로 연결시켜주는 콘택라인(SNC)이다. 셀캐패시터형 리저버 캐패시터의 전극, 예컨대 하부전극(SN)들은 콘택라인(103)을 통해 동시에 연결된다. 각각의 셀캐패시터형 리저버 캐패시터 그룹은 복수개의 셀캐패시터형 리저버 캐패시터가 병렬 연결된 구조이다. 각각의 셀캐패시터형 리저버 캐패시터의 형태 및 용량은 모두 동일하다. 이에 따라, 도 1b와 같은 등가회로도가 된다.
비트라인(BL) 하부(102)에서는 MOS형 리저버 캐패시터(CG)가 형성된다. MOS형 리저버 캐패시터는 게이트에 바이어스(B1)를 인가하는 제1플레이트(PL1)가 연결되고, 소오스와 드레인이 묶여 제2플레이트(PL2)가 연결된다. 제2플레이트(PL2)는 접지(GND)된다.
도 1a 및 도 1b와 같은 리저버 캐패시터는 MOS형 리저버 캐패시터와 셀캐패시터형 리저버 캐패시터를 동시에 사용하므로써 MOS형 리저버 캐패시터를 단독으로 사용하는 경우보다 리저버 캐패시터의 면적 효율을 10배 정도 증가시킨다.
그러나, 셀캐패시터형 리저버 캐패시터 그룹을 직렬연결하면 용량을 충분히 크게 확보할 수 없다. 즉, 셀캐패시터형 리저버 캐패시터 그룹이 직렬연결되어 있으므로, 셀캐패시터형 리저버 캐패시터의 총 용량(CST)은 다음 수학식1과 같다.
Figure pat00001
Figure pat00002
CS1과 CS2가 같은 값이므로, CS1=CS2=CS라 할 수 있다.
Figure pat00003
Figure pat00004
Figure pat00005
수학식1 및 수학식2에 의하면, 셀캐패시터형 리저버 캐패시터의 총용량(CST)이 하나의 셀캐패시터형 리저버 캐패시터(CS)가 갖는 개별 용량의 절반값을 갖게 되며, 셀캐패시터형 리저버 캐패시터의 두배 면적에 절반값의 용량을 갖게 된다.
결국, 종래기술에서는 면적 효율이 절반밖에 되지 않는다.
메모리 장치가 더욱더 고집적화되면서 리저버 캐패시터가 형성되는 면적또한 작아지기 때문에 리저버 캐패시터의 면적효율을 더 증가시킬 필요가 있다.
본 발명은 리저버 캐패시터의 면적효율을 증가시킬 수 있는 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 장치는 워드라인과 비트라인 사이에 연결된 MOS형의 제1 리저버 캐패시터; 및 플레이트와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터를 포함하는 것을 특징으로 한다. 상기 비트라인은 접지되고, 상기 워드라인 및 플레이트는 바이어스가 인가되는 것을 특징으로 한다. 상기 비트라인은 바이어스가 인가되고, 상기 워드라인 및 플레이트는 접지되는 것을 특징으로 한다.
또한, 본 발명의 메모리 장치는 복수개의 워드라인; 상기 워드라인들의 양끝단을 연결하는 워드라인패드부; 복수개의 비트라인; 상기 비트라인들의 양끝단을 연결하는 비트라인패드부; 상기 워드라인과 상기 비트라인 사이에 연결된 MOS형의 제1 리저버 캐패시터; 및 플레이트와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터를 포함하는 것을 특징으로 한다.
또한, 본 발명의 메모리 장치는 워드라인과 비트라인 사이에 연결된 MOS형의 제1 리저버 캐패시터; 플레이트와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터; 상기 워드라인과 상기 제1 리저버 캐패시터 사이에 연결된 제1클램핑부; 및 상기 플레이트와 상기 제2 리저버 캐패시터 사이에 연결된 제2클램핑부를 포함하는 것을 특징으로 한다.
본 발명은 셀캐패시터와 동일한 형태로 셀캐패시터형 리저버 캐패시터를 형성하고 아울러 셀캐패시터형 리저버 캐패시터를 병렬 연결하므로써, 셀캐패시터형 리저버 캐패시터를 직렬연결한 경우보다 면적효율을 4배 향상시킬 수 있고, 또한 MOS형 리저버 캐패시터를 단독으로 사용하는 경우보다 면적효율을 80배 향상시킬 수 있는 효과가 있다.
도 1a는 종래기술에 따른 리저버 캐패시터를 도시한 등가회로도.
도 1b는 도 1a의 간략화된 등가회로도.
도 2a는 본 발명의 제1실시예에 따른 리저버 캐패시터를 도시한 등가회로도.
도 2b는 도 2a의 등가회로도를 간략히 표현한 회로도.
도 2c는 도 2a의 등가회로도에 의한 리저버 캐패시터의 구조도.
도 2d는 도 2a의 셀캐패시터형 리저버 캐패시터의 연결 회로도.
도 3a는 종래기술에 따른 MOS형 리저버 캐패시터의 평면도.
도 3b는 본발명의 제1시예에 따른 MOS형 리저버 캐패시터의 평면도.
도 4a는 제1실시예에 따른 리저버캐패시터의 워드라인과 비트라인을 도시한 배선도.
도 4b는 도 4a의 워드라인의 선폭을 도시한 도면.
도 5는 도 4a에 따른 배선도를 이용한 저장캐패시터의 상세도.
도 6은 본 발명의 제1실시예에 따른 리저버 캐패시터의 레이아웃도.
도 7a는 도 6의 A-A'선에 따른 단면도.
도 7b는 도 6의 B-B'선에 따른 단면도.
도 7c는 도 6의 C-C'선에 따른 단면도.
도 8은 본 발명의 제2실시예에 따른 리저버 캐패시터를 도시한 등가회로도.
도 9는 본 발명의 제3실시예에 따른 리저버 캐패시터의 등가회로도를 도시한 도면.
도 10은 디자인룰에 따른 셀캐패시터의 실제면적을 비교한 도면.
도 11a는 본 발명의 실시예들에 따른 셀캐패시터형 리저버 캐패시터의 하부전극을 도시한 사시도.
도 11b는 도 11a의 셀캐패시터형 리저버 캐패시터의 하부전극을 펼친 상태의 모식도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 셀블록에 형성되는 셀캐패시터와 같은 형태로 셀캐패시터형 리저버 캐패시터를 주변회로영역에 형성하고, 셀캐패시터형 리저버 캐패시터를 병렬로 형성한다.
도 2a는 본 발명의 제1실시예에 따른 리저버 캐패시터를 도시한 등가회로도이고, 도 2b는 도 2a의 등가회로도를 간략히 표현한 회로도이다. 도 2c는 도 2a의 등가회로도에 의한 리저버 캐패시터의 구조도이다. 도 2d는 도 2a의 셀캐패시터형 리저버 캐패시터의 연결 회로도이다.
도 2a를 참조하면, 제1실시예에 따른 리저버 캐패시터는 MOS형 리저버 캐패시터(CG)와 셀캐패시터형 리저버 캐패시터(CS)로 이루어진다. MOS형 리저버 캐패시터(CG)는 트랜지스터(T1)를 이용하여 형성된 MOS형 캐패시터이다. 트랜지스터(T1)는 셀블록에 형성되는 셀트랜지스터(Cell transistor)와 동일한 구조를 갖는다. 셀캐패시터형 리저버 캐패시터(CS)는 셀블록에 형성되는 셀캐패시터와 동일한 구조를 갖는다. 예컨대, 셀캐패시터가 콘케이브 또는 실린더의 전하저장전극(Storage Node)을 갖는 캐패시터인 경우, 셀캐패시터형 리저버 캐패시터(CS)는 콘케이브 또는 실린더의 하부전극(Bottom Electrode)을 갖는 캐패시터가 된다. 셀캐패시터형 리저버 캐패시터(CS)는 하부전극(BE)과 상부전극(TE) 사이에 유전막이 개재된 구조를 갖는다. 셀캐패시터형 리저버 캐패시터(CS)의 하부전극(BE)은 셀캐패시터의 전하저장전극 형성시 동시에 형성하고, 셀캐패시터형 리저버 캐패시터(CS)의 유전막은 셀캐패시터의 유전막 형성시 동시에 형성하며, 셀캐패시터형 리저버 캐패시터(CS)의 상부전극(TE)은 셀캐패시터의 상부전극 형성시 동시에 형성한다.
MOS형 리저버 캐패시터(CG)의 일측(T1의 소오스)에는 비트라인(BL)이 연결된다. MOS형 리저버 캐패시터(CG)의 타측(T1의 게이트)에는 워드라인(WL)이 연결된다.
셀캐패시터형 리저버 캐패시터(CS)의 일측(하부전극)에는 트랜지스터(T1)의 드레인이 연결된다. 셀캐패시터형 리저버 캐패시터(CS)의 타측(상부전극)에는 플레이트(PL)가 연결된다.
도 2b를 참조하면, MOS형 리저버 캐패시터(CG)와 셀캐패시터형 리저버 캐패시터(CS)는 병렬 연결된다. 즉, 트랜지스터(T1)가 도통되면 MOS형 리저버 캐패시터(CG)의 일측과 셀캐패시터형 리저버 캐패시터(CS)의 일측은 공통으로 비트라인(BL)에 연결된다. 이에 따라, 비트라인(BL)과 워드라인(WL) 사이에 MOS형 리저버캐패시터(CG)가 형성되고, 비트라인(BL)과 플레이트(PL) 사이에 셀캐패시터형 리저버 캐패시터(CS)가 형성된다.
도 2c를 참조하면, 셀캐패시터형 리저버 캐패시터는 하부전극(BE)과 상부전극(TE)을 갖고, 하부전극(BE)과 상부전극(TE) 사이에는 유전막(도시 생략)이 구비된다. 하부전극(BE)은 콘케이브 또는 실린더 형태를 갖는다. 하부전극(BE)의 형태는 콘케이브, 실린더 외에 여러 형태를 가질 수 있다. 따라서, 셀캐패시터형 리저버 캐패시터의 하부전극(BE)이 비트라인(BL)에 연결된다. 하부전극(BE)의 높이가 높을수록 유효표면적이 증가하므로, 셀캐패시터형 리저버 캐패시터(CS)의 용량을 크게 확보할 수 있다.
도 2d를 참조하면, 셀캐패시터형 리저버 캐패시터(CS)는 복수개의 셀캐패시터형 리저버 캐패시터(CS1∼CSN)가 병렬 연결된다.
셀캐패시터형 리저버 캐패시터(CS)의 총 용량(CST)은 다음 수학식3과 같이 얻어진다.
Figure pat00006
Figure pat00007
수학식3에 따르면, 총 용량(CST)은 'CS'가 되어 셀캐패시터형 리저버 캐패시터(CS)의 면적만큼의 용량을 확보 할 수 있게 된다. 이에 따라, 복수개의 셀캐패시터형 리저버 캐패시터가 병렬 연결되면, 개별 셀캐패시터형 리저버 캐패시터의 면적만큼 더 증가된 면적 및 더 큰 용량을 확보할 수 있다.
제1실시예는, 비트라인(BL)을 접지(GND)시키고, 워드라인(WL)에는 높은 전압(B1)을 인가한다. 플레이트(PL)에도 바이어스가 인가된다. 플레이트(PL)에 인가되는 바이어스는 워드라인에 인가되는 전압(B1)과 동일하거나 더 작은 값일 수 있다.
MOS형 리저버 캐패시터(CG)는 높은 전압을 저장하기 위한 리저버 캐패시터로 사용되고, 셀캐패시터형 리저버 캐패시터(CS)는 낮은 전압을 저장하기 위한 리저버 캐패시터로 사용된다. 잘 알려진 바와 같이, DRAM 동작시 사용되는 높은 전압은 VPP, VDD, VCORE, VBLP, VCP 등을 포함한다. 낮은 전압은 VSS 등을 포함한다.
도 3a는 종래기술에 따른 MOS형 리저버 캐패시터의 평면도이고, 도 3b는 본발명의 제1실시예에 따른 MOS형 리저버 캐패시터의 평면도이다.
도 3a를 참조하면, 워드라인(202)은 일체형의 판형태이다. 워드라인(202)의 끝단에는 게이트콘택(202A)이 복수개 형성된다. 활성영역(201)의 양쪽 끝단에는 활성영역콘택(201A)이 복수개 형성된다. 종래기술의 MOS형 리저버 캐패시터는 활성영역(201)과 워드라인(202)이 중첩되는 면적에 의해 용량이 결정된다. 따라서, MOS형 리저버 캐패시터가 차지하는 면적이 매우 크다. 도시되지 않았지만, 활성영역(201)과 워드라인(202) 사이에 유전막이 형성된다.
도 3b를 참조하면, 워드라인(210)은 종래기술과 다르게 여러개의 라인(L)으로 분할된다. 워드라인(210)의 끝단에는 게이트콘택(202A)이 복수개 형성된다. 활성영역(201)의 양쪽 끝단에는 활성영역콘택(201A)이 복수개 형성된다. 도시되지 않았지만, 활성영역(201)과 워드라인(210) 사이에 유전막이 형성된다.
본발명의 제1실시예에 따른 MOS형 리저버 캐패시터는 여러개의 라인(L)으로 분할된 워드라인(210), 즉 복수개의 라인(L)과 활성영역(201)이 중첩되는 면적에 의해 용량이 결정된다.
도 3a 및 도 3b에 따르면, 본발명의 제1실시예에 따른 MOS형 리저버 캐패시터는 종래기술의 MOS형 리저버 캐패시터보다 총 면적이 절반으로 감소한다.
결국, 본발명의 제1실시예에 따른 MOS형 리저버 캐패시터는 종래기술의 MOS형 리저버 캐패시터보다 면적효율이 절반으로 줄어든다.
도 4a는 제1실시예에 따른 리저버캐패시터의 워드라인과 비트라인을 도시한 배선도이다. 도 4a의 워드라인과 비트라인은 주변회로영역에 형성되며, 셀블록에 형성되는 비트라인과 워드라인의 배선을 적용한다. 도 4b는 도 4a의 워드라인의 선폭을 도시한 도면이다.
도 4a를 참조하면, 제1셀블록(CB1)과 제2셀블록(CB2) 사이의 주변회로영역에 리저버 캐패시터(300)가 형성된다. 복수의 비트라인(BL)과 복수의 워드라인(WL)은 수직 교차하는 방향으로 배치된다.
복수의 비트라인(BL)의 양쪽 끝부분을 모두 연결하는 비트라인패드부(301A, 301B)가 형성된다. 복수의 워드라인(WL)의 양쪽 끝부분을 모두 연결하는 워드라인패드부(302A, 302B)가 형성된다. 비트라인패드부(301A, 301B)와 워드라인패드부(302A, 302B)는 셀블록에 형성될 수 있다.
프로세스(Process)를 진행하면서 비트라인(BL)과 워드라인(WL)을 보호하기 위해 워드라인더미부(304A, 304B)와 비트라인더미부(303A, 303B)를 주변회로영역의 가장자리에 형성한다.
워드라인(WL)의 폭(Width)과 스페이스(space)는 F(Minimum Feature Size)를 갖는다(도 4b 참조).
도 5는 도 4a에 따른 배선도를 이용한 리저버 캐패시터의 상세도이다.
도 5를 참조하면 셀블록과 동일하게, 복수개의 워드라인(SWL∼SWL4)과 복수개의 비트라인(BLO∼BLn, BLbO∼BLbn)이 교차한다. 워드라인과 비트라인이 교차하는 영역에 하나의 MOS형 리저버 캐패시터(CG)와 하나의 셀캐패시터형 리저버 캐패시터(CS)가 형성된다. MOS형 리저버 캐패시터(CG)는 트랜지스터와 동일하다. MOS형 리저버 캐패시터의 일측(트랜지스터의 소오스)은 각 비트라인에 연결된다. 이웃하는 비트라인은 제1연결부(305)에 연결된다. 제1연결부(305)는 복수의 비트라인을 서로 연결한다. 셀캐패시터형 리저버 캐패시터(CS)의 상부전극은 플레이트(PL)에 연결되고, 하부전극은 제2연결부(306)에 연결된다. 제2연결부(306)는 복수의 하부전극을 서로 연결한다.
제1연결부(305)는 비트라인콘택 및 활성영역을 포함한다. 제2연결부(306)는 스토리지노드콘택 및 활성영역을 포함한다. 이는 후술하기로 한다.
도 6은 본 발명의 제1실시예에 따른 리저버 캐패시터의 레이아웃도이다.
도 6을 참조하면, 일체형의 활성영역(401)이 형성된다. 활성영역(401)은 리저버 캐패시터가 형성될 영역의 전체에 형성된다. 활성영역(401)의 상부에 복수개의 워드라인(403)이 형성된다. 워드라인(403)은 일직선으로 연장된 라인형태이다. 워드라인(403)의 상부에 워드라인(403)과 교차하는 복수개의 비트라인(406)이 형성된다. 비트라인(406)은 일직선으로 연장된 라인 형태이다. 비트라인(406) 아래에는 비트라인콘택(405)이 형성된다. 비트라인콘택(405)은 스토리지노드콘택(408)이 존재하지 않는 워드라인(403) 사이에 배치된다. 비트라인콘택(405)은 활성영역(401)을 통해 이웃하는 비트라인콘택(405)과 연결된다. 워드라인(403) 사이에 스토리지노드콘택(408)이 형성된다. 스토리지노드콘택(408)은 활성영역(401)을 통해 이웃하는 스토리지노드콘택(408)과 연결된다. 워드라인(403)에 의해 스토리지노드콘택(408)과 비트라인콘택(405)이 분리된다. 스토리지노드콘택(408) 상에 하부전극(409)이 형성된다. 하부전극(409)은 셀캐패시터 리저버 캐패시터의 하부전극이다. 스토리지노드콘택(408)과 비트라인콘택(405)은 활성영역(401)에 연결된다. 비트라인콘택(405) 및 활성영역(401)은 도 5의 제1연결부(305)에 대응한다. 스토리지노드콘택(408) 및 활성영역(401)은 도 5의 제2연결부(306)에 대응한다.
도 6에 따르면, 활성영역(401)과 워드라인(403)에 의해 MOS형 리저버 캐패시터가 형성된다. 하부전극(409)을 포함하는 셀캐패시터형 리저버 캐패시터가 비트라인(406) 상부에 형성된다.
도 7a는 도 6의 A-A'선에 따른 단면도이고, 도 7b는 도 6의 B-B'선에 따른 단면도이며, 도 7c는 도 6의 C-C'선에 따른 단면도이다.
도 7a 내지 도 7c를 참조하면, 활성영역(401) 상에 유전막(405)이 형성되고, 유전막(405) 상에 워드라인(403)이 형성된다. 워드라인(403) 상부에 제1층간절연막(404)이 형성되고, 제1층간절연막(404)을 관통하여 활성영역(401)에 연결되는 비트라인콘택(405)이 형성된다. 비트라인콘택(405) 상에 비트라인(406)이 형성되며, 비트라인(406) 상부에 제2층간절연막(407)이 형성된다. 제2층간절연막(407)과 제1층간절연막(404)를 관통하여 활성영역(401)에 연결되는 스토리지노드콘택(408)이 형성된다. 스토리지노드콘택(408)은 비트라인(406) 사이에 형성된다. 스토리지노드콘택(408) 상에 하부전극(409)이 형성된다. 하부전극(409)은 실린더 형태를 갖는다.
도 8은 본 발명의 제2실시예에 따른 리저버 캐패시터를 도시한 등가회로도이다.
도 8을 참조하면, 제2실시예에 따른 리저버 캐패시터는 MOS형 리저버 캐패시터(CG)와 셀캐패시터형 리저버 캐패시터(CS)로 이루어진다. MOS형 리저버 캐패시터(CG)는 트랜지스터를 이용하여 형성된 MOS형 캐패시터이다. 트랜지스터는 셀블록에 형성되는 셀트랜지스터(Cell transistor)와 동일한 구조를 갖는다. 셀캐패시터형 리저버 캐패시터(CS)는 셀블록에 형성되는 셀캐패시터와 동일한 구조를 갖는다. 예컨대, 셀캐패시터가 콘케이브 또는 실린더의 전하저장전극(Storage Node)을 갖는 캐패시터인 경우, 셀캐패시터형 리저버 캐패시터(CS)는 콘케이브 또는 실린더의 하부전극(Bottom Electrode)을 갖는 캐패시터가 된다. 셀캐패시터형 리저버 캐패시터(CS)는 하부전극(BE)과 상부전극(TE) 사이에 유전막이 개재된 구조를 갖는다. 셀캐패시터형 리저버 캐패시터(CS)의 하부전극(BE)은 셀캐패시터의 전하저장전극 형성시 동시에 형성하고, 셀캐패시터형 리저버 캐패시터(CS)의 유전막은 셀캐패시터의 유전막 형성시 동시에 형성하며, 셀캐패시터형 리저버 캐패시터(CS)의 상부전극(TE)은 셀캐패시터의 상부전극 형성시 동시에 형성한다.
MOS형 리저버 캐패시터(CG)는 워드라인(BL)과 비트라인(BL) 사이에 연결된다. 셀캐패시터형 리저버 캐패시터(CS)는 플레이트(PL)와 비트라인(BL) 사이에 연결된다.
MOS형 리저버 캐패시터(CG)와 셀캐패시터형 리저버 캐패시터(CS)는 병렬 연결된다.
제2실시예는 제1실시예와 다르게, 비트라인(BL)에 바이어스(B1)가 인가되고, 워드라인(WL)과 플레이트(PL)은 접지(GND)된다.
제2실시예에 따른 MOS형 리저버 캐패시터는 도 3b에 도시된 구조를 갖는다.제2실시예에 따른 리저버 캐패시터를 이용한 워드라인 및 비트라인의 배선도는 도 4a 및 도 5의 방법을 따르고, 레이아웃은 도 6에 도시된 방법을 따를 수 있다.
도 9는 본 발명의 제3실시예에 따른 리저버 캐패시터의 등가회로도를 도시한 도면이다. 도 9는 워드라인(WL)에 높은 바이어스(또는 전압이라고 함)를 인가하거나, 플레이트(PL)에 높은 전압을 인가하는 경우이다. 워드라인(WL)과 플레이트(PL)에 높은 바이어스를 인가하는 경우, 셀캐패시터형 리저버 캐패시터와 MOS형 리저버 캐패시터가 취약해 질 수 있기 때문에 트랜지스터(T100, T200)를 이용하여 클램핑(clamping)되도록 한다. 여기서, 높은 바이어스는 MOS형 리저버 캐패시터의 유전막과 셀캐패시터형 리저버 캐패시터의 유전막이 견딜 수 있는 정도의 바이어스에 바이어스 안정화가 요구되는 경우이다.
이와 같은 트랜지스터는 클램핑부라고 하며, 클램핑부는 셀블록(CB3)에 형성한다. 클램핑부를 이용하므로써 셀캐패시터형 리저버 캐패시터와 MOS형 리저버 캐패시터를 보호한다.
제3실시예에 따른 MOS형 리저버 캐패시터는 도 3b에 도시된 구조를 갖는다. 제3실시예에 따른 리저버 캐패시터를 이용한 워드라인 및 비트라인의 배선도는 도 4a 및 도 5의 방법을 따르고, 레이아웃은 도 6에 도시된 방법을 따를 수 있다.
도 10은 디자인룰에 따른 셀캐패시터의 실제면적을 비교한 도면이다.
도 10에 따르면, 8F2의 디자인룰에서 셀캐패시터가 차지하는 실제면적은 3F2가 된다. 6F2의 디자인룰에서 셀캐패시터가 차지하는 실제면적은 2F2가 된다. 4F2의 디자인룰에서 셀캐패시터가 차지하는 실제면적은 1F2가 된다. 각 디자인룰에서 8F2, 6F2, 4F2는 셀캐패시터, 비트라인, 워드라인 및 트랜지스터를 포함하는 단위셀의 면적이다. 단위셀은 셀캐패시터 1개, 비트라인 1개, 워드라인 1개 및 트랜지스터 1개를 의미한다.
따라서, 셀캐패시터는 8F2의 디자인룰에서는 3F2의 면적당 1개가 형성된다. 6F2의 디자인룰에서는 2F2의 면적당 1개가 형성된다. 4F2의 디자인룰에서는 1F2의 면적당 1개가 형성된다. 그리고, 각 디자인룰에서 이웃하는 셀캐패시터들은 가로방향으로 1F의 간격을 갖고, 세로방향으로 1F의 간격을 갖는다.
본 발명의 실시예들에 따른 셀캐패시터형 리저버 캐패시터가 셀캐패시터와 동일한 구조로 형성되므로, 셀캐패시터형 리저버 캐패시터또한 각 디자인룰에 따른 실제면적당 1개가 형성된다.
도 11a는 본 발명의 실시예들에 따른 셀캐패시터형 리저버 캐패시터의 하부전극을 도시한 사시도이고, 도 11b는 도 11a의 셀캐패시터형 리저버 캐패시터의 하부전극을 펼친 상태의 모식도이다.
도 11a 및 도 11b를 참조하면, 셀캐패시터형 리저버 캐패시터의 하부전극은 4개의 내벽면 및 4개의 외벽을 갖는 사각 실린더 모양을 포함한다. 실린더의 폭은 F를 갖고, 실린더의 높이는 H를 갖는다. 실린더의 바닥면, 실린더의 내벽면, 실린더의 외벽면 및 실린더의 높이에 의해 총 표면적이 결정된다. 이하, 실린더의 바닥면에 의한 유효표면적은 제외하여 설명한다.
사각 실린더를 펼쳤을때 내벽면(Inner wall)의 총 길이는 4F가 되고, 외벽면(Outer wall)의 총 길이는 4F가 된다. 결국, 실린더의 총 벽면 길이는 8F가 된다.
셀캐패시터형 리저버 캐패시터의 총 면적은 '총 벽면길이×높이×총 갯수'가 된다. 총 갯수는 셀캐패시터형 리저버 캐패시터가 형성될 영역에서 셀캐패시터형 리저버 캐패시터가 형성되는 총 갯수이다. 총 갯수는 셀캐패시터가 형성되는 룰을 따른다. 8F2의 디자인룰에서는 3F2의 면적당 1개의 셀캐패시터가 형성되므로, 셀캐패시터형 리저버 캐패시터도 3F2의 면적당 1개가 형성된다. 그리고, 3F2의 면적은 가로길이(3F)와 세로길이(1F)의 곱에 의해 정의된다. 이웃하는 셀캐패시터형 리저버 캐패시터는 가로방향으로 1F, 세로 방향으로 1F의 간격을 갖는다. 이에 따라, 가로방향에서는 3F의 길이마다 셀캐패시터형 리저버 캐패시터가 형성되고, 세로방향에서는 1F의 길이마다 셀캐패시터형 리저버 캐패시터가 형성된다.
(셀캐패시터형 리저버 캐패시터의 총 표면적)
디자인룰은 8F2가 적용된 경우이고, 8F2의 디자인룰에서 셀캐패시터가 형성되는 실제 면적은 3F2라 한다. 셀캐패시터와 동시에 형성되는 셀캐패시터형 리저버 캐패시터가 형성될 영역의 가로 길이가 10㎛이고, 세로 길이가 10㎛인 경우를 예로 들어 셀캐패시터형 리저버 캐패시터의 총 표면적을 산출해보기로 한다. F는 0.1㎛라 한다. 셀캐패시터형 리저버 캐패시터가 형성될 영역의 가로길이가 10㎛이고, 세로길이가 10㎛이라 한다. 셀캐패시터형 리저버 캐패시터의 하부전극의 높이는 2㎛이라 한다. 셀캐패시터형 리저버 캐패시터의 하부전극은 사각 실린더 모양이라 한다.
셀캐패시터형 리저버 캐패시터의 총 표면적은 '총 벽면길이×높이×총 갯수'가 된다.
총 벽면길이는 0.8㎛(8F)가 된다. 높이는 2㎛이다.
총 갯수를 계산해보면 다음과 같다. 전술한 바와 같이, 8F2의 디자인룰에서는 가로방향에서는 3F의 길이를 갖고 세로방향에서는 1F의 길이를 갖고 셀캐패시터형 리저버 캐패시터가 형성된다. 이웃하는 셀캐패시터형 리저버 캐패시터는 가로방향 1F, 세로방향 1F의 간격을 갖는다. 따라서, 가로방향에서는 4F 길이[3F(가로길이)+1F(가로방향 간격)]마다 1개의 셀캐패시터형 리저버 캐패시터가 형성되고, 세로방향에서는 2F[1F(세로길이)+1F(세로방향 간격)]마다 1개의 셀캐패시터형 리저버 캐패시터가 형성된다.
위의 계산방법에 따라 셀캐패시터형 리저버 캐패시터가 형성될 영역의 가로 길이가 10㎛이고 세로길이가 10㎛이면, 가로방향에서는 0.4㎛(4F, F=0.1㎛) 길이당 1개의 셀캐패시터형 리저버 캐패시터가 형성되므로 총 25개의 셀캐패시터형 리저버 캐패시터가 형성된다. 세로방향에서는 0.2㎛(2F, F=0.1㎛) 길이당 1개의 셀캐패시터형 리저버 캐패시터가 형성되므로 총 50개의 셀캐패시터형 리저버 캐패시터가 형성된다.
따라서, 셀캐패시터형 리저버 캐패시터가 형성될 영역의 면적은 100㎛2이 되고, 이 100㎛2의 면적에서 형성되는 셀캐패시터형 리저버 캐패시터의 총 갯수는 1250개(25×50)가 된다.
총갯수, 총 벽면길이 및 높이에 의해 셀캐패시터형 리저버 캐패시터가 형성될 100㎛2의 면적에서 셀캐패시터형 리저버 캐패시터의 총 표면적은 0.8㎛×2㎛×1250=2000㎛2이 된다.
평판형인 MOS형 리저버 캐패시터(CG)의 표면적은 10㎛×10㎛이므로 100㎛2이 된다.
상술한 바에 따르면, 셀캐패시터형 리저버 캐패시터를 적용함에 따라, MOS형 리저버 캐패시터를 단독으로 적용한 경우보다 20배 정도의 표면적 증가 효과를 얻는다. 일반적으로 표면적이 증가하면 캐패시터의 용량또한 증가한다. 이에 따라, 셀캐패시터형 리저버 캐패시터를 이용하므로써 큰 용량의 리저버 캐패시터를 구현할 수 있다.
동일 면적당 표면적이 증가하는 것을 고려하면, 동일 용량을 얻기 위해 리저버 캐패시터가 형성될 영역의 면적을 그만큼 감소시킬 수 있게 된다.
동일 표면적 대비 4배의 용량 증가를 얻는다. 4배의 용량 증가를 설명하기 위해 다음을 참조한다.
Figure pat00008
Figure pat00009
개별 셀캐패시터형 리저버 캐패시터의 용량은 동일하다고 가정하면(CS1=CS2=CS), 직렬연결된 경우의 총 용량(CT1)은 CS/2이고, 병렬연결된 경우의 총 용량(CT2)은 2CS가 된다.
따라서, 셀캐패시터형 리저버 캐패시터의 갯수 및 개별 용량이 동일한 경우, 병렬연결된 경우는 직렬연결된 경우보다 4배의 용량 증가가 발생한다.
이를 수학식으로 표현하면 다음과 같다.
Figure pat00010
상술한 실시예들에 따르면, 본 발명의 MOS형 리저버 캐패시터는 종래기술의 MOS형 리저버 캐패시터보다 면적효율을 절반으로 감소시키고, 아울러 셀캐패시터형 리저버 캐패시터는 종래기술의 셀캐패시터형 리저버 캐패시터보다 면적효율을 4배 향상시킨다. 본 발명의 셀캐패시터형 리저버 캐패시터가 MOS형 리저버 캐패시터를 단독으로 사용하는 경우보다 면적효율을 20배 향상시키므로, 본 발명의 리저버 캐패시터는 종래기술의 MOS형 리저버 캐패시터를 단독으로 사용하는 경우보다 면적효율을 80배 향상시킨다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
WL : 워드라인 BL : 비트라인
PL : 플레이트 GND : 접지
CG : MOS형 리저버 캐패시터
CS : 셀캐패시터형 리저버 캐패시터

Claims (27)

  1. 워드라인과 비트라인 사이에 연결된 MOS형의 제1 리저버 캐패시터; 및
    플레이트와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 비트라인은 접지되고, 상기 워드라인 및 플레이트는 바이어스가 인가되는 메모리 장치.
  3. 제1항에 있어서,
    상기 비트라인은 바이어스가 인가되고, 상기 워드라인 및 플레이트는 접지되는 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 리저버 캐패시터는,
    콘케이브 또는 실린더 모양의 하부전극을 갖는 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 리저버 캐패시터는, 복수의 셀캐패시터형 리저버 캐패시터가 병렬연결된 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 리저버 캐패시터는,
    활성영역;
    상기 활성영역 상부에 형성되며 여러개의 라인으로 분할된 상기 워드라인; 및
    상기 활성영역과 상기 워드라인 사이에 형성된 유전막
    을 포함하는 메모리 장치.
  7. 제1항에 있어서,
    상기 워드라인의 선폭과 스페이스가 각각 F이고, 상기 제2 리저버 캐패시터는 3F2, 2F2 또는 1F2 중 어느 하나의 면적을 갖는 메모리 장치.
  8. 복수개의 워드라인;
    상기 워드라인들의 양끝단을 연결하는 워드라인패드부;
    복수개의 비트라인;
    상기 비트라인들의 양끝단을 연결하는 비트라인패드부;
    상기 워드라인과 상기 비트라인 사이에 연결된 MOS형의 제1 리저버 캐패시터; 및
    플레이트와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터
    를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 워드라인을 보호하는 워드라인더미부와 상기 비트라인을 보호하는 비트라인더미부를 더 포함하는 메모리 장치.
  10. 제8항에 있어서,
    상기 비트라인은 접지되고, 상기 워드라인 및 플레이트는 바이어스가 인가되는 메모리 장치.
  11. 제8항에 있어서,
    상기 비트라인은 바이어스가 인가되고, 상기 워드라인 및 플레이트는 접지되는 메모리 장치.
  12. 제8항에 있어서,
    상기 제2 리저버 캐패시터는,
    콘케이브 또는 실린더 모양의 하부전극을 갖는 메모리 장치.
  13. 제8항에 있어서,
    상기 제2 리저버 캐패시터는, 복수의 셀캐패시터형 리저버 캐패시터가 병렬연결된 메모리 장치.
  14. 제8항에 있어서,
    상기 제1 리저버 캐패시터는,
    활성영역;
    상기 활성영역 상부에 형성되는 상기 복수개의 워드라인; 및
    상기 활성영역과 상기 워드라인 사이에 형성된 유전막
    을 포함하는 메모리 장치.
  15. 제8항에 있어서,
    상기 워드라인의 선폭과 스페이스가 각각 F이고, 상기 제2 리저버 캐패시터는 3F2, 2F2 또는 1F2 중 어느 하나의 면적을 갖는 메모리 장치.
  16. 워드라인과 비트라인 사이에 연결된 MOS형의 제1 리저버 캐패시터;
    플레이트와 상기 비트라인 사이에 연결된 셀캐패시터형의 제2 리저버 캐패시터;
    상기 워드라인과 상기 제1 리저버 캐패시터 사이에 연결된 제1클램핑부; 및
    상기 플레이트와 상기 제2 리저버 캐패시터 사이에 연결된 제2클램핑부
    를 포함하는 메모리 장치.
  17. 제16항에 있어서,
    상기 제1클램핑부 및 제2클램핑부는 셀블록에 형성되는 메모리 장치.
  18. 제16항에 있어서,
    상기 제1클램핑부 및 제2클램핑부는 게이트와 드레인이 공통으로 연결된 트랜지스터를 포함하는 메모리 장치.
  19. 제16항에 있어서,
    상기 비트라인은 접지되고, 상기 워드라인 및 플레이트는 바이어스가 인가되는 메모리 장치.
  20. 제16항에 있어서,
    상기 제2 리저버 캐패시터는,
    콘케이브 또는 실린더 모양의 하부전극을 갖는 메모리 장치.
  21. 제16항에 있어서,
    상기 제2 리저버 캐패시터는, 복수의 셀캐패시터형 리저버 캐패시터가 병렬연결된 메모리 장치.
  22. 제16항에 있어서,
    상기 제1 리저버 캐패시터는,
    활성영역;
    상기 활성영역 상부에 형성되며 여러개의 라인으로 분할된 상기 워드라인; 및
    상기 활성영역과 상기 워드라인 사이에 형성된 유전막
    을 포함하는 메모리 장치.
  23. 제16항에 있어서,
    상기 워드라인의 선폭과 스페이스가 각각 F이고, 상기 제2 리저버 캐패시터는 3F2, 2F2 또는 1F2 중 어느 하나의 면적을 갖는 메모리 장치.
  24. 리저버 캐패시터가 형성될 전체 영역에 형성된 활성영역;
    상기 활성영역 상에 유전막을 사이에 두고 형성된 복수개의 워드라인;
    상기 워드라인 상부에 형성된 복수개의 비트라인;
    상기 워드라인 사이에 형성되어 상기 활성영역에 연결된 복수개의 제1콘택;
    상기 비트라인 아래에 형성되어 상기 활성영역에 연결된 복수개의 제2콘택; 및
    상기 제1콘택 상에 형성된 하부전극을 갖는 복수개의 셀캐패시터형 리저버 캐패시터
    를 포함하는 메모리 장치.
  25. 제24항에 있어서,
    상기 복수개의 제1콘택은 상기 활성영역을 통해 서로 연결되는 메모리 장치.
  26. 제24항에 있어서,
    상기 복수개의 제2콘택은 상기 활성영역을 통해 서로 연결되는 메모리 장치.
  27. 제24항에 있어서,
    상기 워드라인에 의해 상기 제1콘택과 제2콘택이 분리되는 메모리 장치.



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