KR20080063587A - 반도체 소자 및 그 제조 방법 - Google Patents

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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 반도체 기판 내에 위치하는 소자 분리 구조에 의해 정의되는 활성 영역과, 활성 영역의 소정 부분을 지나는 게이트 영역에 위치하는 게이트와, 게이트의 일 측의 활성 영역 상부에 위치하는 저장 전극을 포함한 메모리 셀 어레이의 각 셀을 설계함으로써, 반도체 소자의 디자인 룰 감소에도 지그재그 형태로 캐패시터를 형성할 수 있어 충분한 정전용량을 확보할 수 있고, 인접한 게이트의 효과를 최소화하여 소자의 동작 특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 활성 영역 104 : 게이트 영역
106 : 비트 라인 콘택 영역 108 : 저장 전극 콘택 영역
110 : 비트 라인 영역 112 : 저장 전극 영역
220 : 반도체 기판 220a : 활성 영역
224 : 소자 분리 구조 226 : 소스/드레인 영역
230 : 게이트 234 : 랜딩 플러그
240 : 저장 전극 콘택 플러그 244 : 비트 라인 콘택 플러그
248 : 비트 라인 250 : 저장 전극
302 : 활성 영역 304 : 게이트 영역
306 : 비트 라인 콘택 영역 308 : 저장 전극 콘택 영역
310 : 비트 라인 영역 312 : 저장 전극 영역
420 : 반도체 기판 420a : 활성 영역
424 : 소자 분리 구조 426 : 소스/드레인 영역
430 : 게이트 434 : 랜딩 플러그
440 : 저장 전극 콘택 플러그 444 : 비트 라인 콘택 플러그
448 : 비트 라인 450 : 저장 전극
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 하나의 활성 영역(Active region)에 하나의 캐패시터(Capacitor)를 적용한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory) 셀은 저장될 정보를 나타내는 전하를 저장하기 위한 캐패시터와, 이 캐패시터에 저장된 전하를 어드레싱하는 트랜지스터를 포함한다. 통상 반도체 기판상에 형성되는 트랜지스터는 소스/드레인 영역 사이에 흐르는 전류를 제거하는 게이트 전극을 포함한다. 캐패시터에 저장된 전하는 트랜지스터를 통하여 액세스 된다. 한편, 현재 사용되고 있는 디램 셀에서는 캐패시터가 실리더형으로 기판 상부에 형성된다.
캐패시터에 대한 정전용량(C: Capacitance)은 다음의 수학식 1과 같이 나타낼 수 있다. 수학식 1에서 ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결 정되는 유전율이며, d는 두 전극이 떨어진 거리이고, A는 두 전극의 평면적을 의미한다. 수학식 1에서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 면적(A)을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.
Figure 112007000272811-PAT00001
또한, 반도체 소자의 디자인 룰이 감소함에 따라, 캐패시터의 정전 용량을 확보하기 위하여 저장 전극 콘택 플러그와 저장 전극을 오정렬시킨 엇갈린 구조로 캐패시터를 정렬함으로써 저장 전극의 크기를 극대화할 수 있다. 그러나, 소자의 평면적은 점점 감소하여 저장 전극 사이의 간격도 줄어들었다. 결국, 줄어든 저장 전극 사이의 간격으로 인하여 하나의 활성 영역에 형성된 인접한 저장 전극의 영향을 배제하기 어렵다. 따라서, 인접한 게이트 효과에 의해 오프 게이트의 누설전류(Ioff)로 인한 반도체 특성이 열화되는 결과를 초래한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반도체 기판 내에 위치하는 소자 분리 구조에 의해 정의되는 활성 영역과, 활성 영역의 소정 부분을 지나는 게이트 영역에 위치하는 게이트와, 게이트의 일 측의 활성 영역 상부에 위치하는 저장 전극을 포함한 메모리 셀 어레이의 각 셀을 설계함으로써, 반도체 소자의 디자인 룰 감소에도 지그재그 형태로 캐패시터를 형성할 수 있어 충분한 정전 용량을 확보할 수 있고, 인접한 게이트의 효과를 최소화하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
반도체 기판 내에 위치하는 소자 분리 구조에 의해 정의되는 활성 영역과, 활성 영역의 소정 부분을 지나는 게이트 영역에 위치하는 게이트와, 게이트의 일 측의 활성 영역 상부에 위치하는 저장 전극을 포함한 메모리 셀 어레이의 각 셀을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자는,
반도체 기판 내에 위치하는 소자 분리 구조에 의해 정의되는 활성 영역과, 활성 영역의 소정 부분에 위치하는 게이트와, 게이트 양측의 활성 영역에 위치하는 소스/드레인 영역과, 소스 영역(또는 상기 드레인 영역)과 연결되며, 그 상부에 위치하는 비트 라인 콘택 플러그와, 드레인 영역(또는 상기 소스 영역)과 연결되며, 그 상부에 위치하는 저장 전극 콘택 플러그와, 저장 전극 콘택 플러그와 연결되며, 그 상부에 위치하는 저장 전극을 포함한 게이트 영역을 따라 인접한 제 1 메모리 셀과 제 2 메모리 셀을 포함하되, 제 1 메모리 셀의 상기 저장 전극 콘택 플러그는 제 2 메모리 셀의 그것과 엇갈려 위치되는 것을 특징으로 한다.
그리고 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계와, 활 성 영역의 소정 부분에 게이트를 형성하는 단계와, 게이트 일 측의 활성 영역 상부에 저장 전극을 형성하는 단계를 포함하여 메모리 셀 어레이를 구비한 반도체 소자를 제조하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계와, 활성 영역의 소정 부분에 게이트를 형성하는 단계와, 게이트 양측의 활성 영역에 소스/드레인 영역을 형성하는 단계와, 소스 영역(또는 드레인 영역)에 연결하며, 그 상부에 비트 라인 콘택 플러그를 형성하는 단계와, 드레인 영역(또는 소스 영역)에 연결하며, 그 상부에 저장 전극 콘택 플러그를 형성하는 단계와, 저장 전극 콘택 플러그 상부에 그와 전부 중첩되게 저장 전극을 형성하여 전기적으로 연결하는 단계를 포함하여 게이트 영역에 따라 인접한 제 1 메모리 셀 및 제 2 메모리 셀을 구비한 반도체 소자를 제조하되, 제 1 메모리 셀의 저장 전극 콘택 플러그는 제 2 메모리 셀의 그것과 엇갈리게 형성되는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃이다. 메모리 셀 어레이(Memory cell array)를 구비한 반도체 소자는 활성 영역(102), 게이트 영역(104), 비트 라인 콘택 영역(106), 저장 전극 콘택 영역(108), 비트 라인 영역(110) 및 저장 전극 영역(112)을 포함한다. 각 셀은 하나의 활성 영역(102)과 이의 단축을 지나는 두 개의 게이트 영역(104)을 포함한다. 또한, 활성 영역(102) 내 에 위치한 인접한 게이트 영역(104) 사이의 활성 영역(102)에 비트 라인 콘택 영역(106)이 위치한다. 게이트 영역(104)과 평면상에서 교차하며, 인접한 활성 영역(102) 사이에 비트 라인 영역(110)이 위치한다. 그리고 비트 라인 콘택 영역(106) 양측의 게이트 영역(104)과 다른 활성 영역(102)을 지나는 게이트 영역(104) 사이의 활성 영역(102)에 두 개의 저장 전극 콘택 영역(104)이 위치한다. 저장 전극 콘택 영역(104)의 일부와 중첩하며, 최대 면적을 갖도록 저장 전극 영역(112)이 지그재그(zigzag)형 배열로 엇갈리게 위치한다. 따라서, 본 발명의 일 실시 예에 따른 반도체 소자는 하나의 활성 영역(102)에 두 개의 저장 전극 영역(112)을 구비한 구조이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도를 도시한다. 메모리 셀 어레이를 구비한 반도체 소자에서, 각 셀은 활성 영역(220a), 게이트(230), 소스/드레인 영역(226), 랜딩 플러그(234), 비트 라인 콘택 플러그(244), 비트 라인(248), 저장 전극 콘택 플러그(240) 및 저장 전극(250)을 포함한다. 즉, 활성 영역(220a)은 반도체 기판(220) 내에 위치한 소자 분리 구조(224)에 의해 정의된다. 활성 영역(220a) 내에 두 개의 게이트(230)를 위치하며, 게이트(230) 양측의 활성 영역(220a)에 소스/드레인 영역(226)이 위치한다. 또한, 소스/드레인 영역(226) 상부에 랜딩 플러그(234)가 위치하며, 활성 영역(220a) 상에 위치한 게이트(230) 사이에 위치한 랜딩 플러그(234) 상부에 비트 라인 콘택 플러그(244)가 위치하여 비트 라인(248)과 활성 영역(220a)을 전기적으로 연결한다. 그리고 활성 영역(220a) 상에 위치한 게이트(230)와 인접한 소자 분리 구조(224) 상부에 위치한 게이트(230) 사이의 랜딩 플러그(234) 상부에 저장 전극 콘택 플러그(240)가 위치하여 저장 전극(250)과 활성 영역(220a)을 전기적으로 연결한다. 본 발명의 일 실시 예에 따르면, 저장 전극(250)의 정전 용량을 증가시키기 위하여 적층 구조의 실린더 형으로 구비한다. 또한, 인접한 저장 전극(250)과의 영향을 최소화하기 위하여 저장 전극 콘택 플러그(240)의 일부와 중첩하며, 지그재그(zigzag)형 배열로 엇갈리게 위치한다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 레이아웃이다. 특히, 반도체 소자는 하나의 활성 영역에 하나의 캐패시터를 적용하여 도 2의 반도체 소자보다 인접한 캐패시터 사이에 발생할 수 있는 브리지(Bridge)와 누설 전류(Ioff)를 최소화할 수 있도록 한다. 즉, 메모리 셀 어레이(Memory cell array)를 구비한 반도체 소자는 활성 영역(302), 게이트 영역(304), 비트 라인 콘택 영역(306), 저장 전극 콘택 영역(308), 비트 라인 영역(310) 및 저장 전극 영역(312)을 포함한다. 각 셀은 하나의 활성 영역(302)과 이의 단축을 지나는 하나의 게이트 영역(304)을 포함한다. 또한, 활성 영역(302)을 지나는 게이트 영역(304) 일 측에 비트 라인 콘택 영역(306)이 위치한다. 게이트 영역(304)과 평면상에서 교차하며, 인접한 활성 영역(302) 사이에 비트 라인 영역(310)이 위치한다. 그리고 활성 영역(302)을 지나는 게이트 영역(304) 타 측에 저장 전극 콘택 영역(308)이 위치한다. 저장 전극 콘택 영역(304) 전부와 중첩하며, 최대 면적을 갖도록 저장 전극 영역(312)이 지그재그(zigzag)형 배열로 엇갈리게 위치한다. 본 발명의 일 실시 예에 따르면, 도 3의 반도체 소자는 도 2의 반도체 소자보다 인접한 저장 전극 영역(312) 사이에 충분한 거리를 유지할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도를 도시한다. 메모리 셀 어레이를 구비한 반도체 소자에서, 각 셀은 활성 영역(420a), 게이트(430), 소스/드레인 영역(426), 랜딩 플러그(434), 비트 라인 콘택 플러그(444), 비트 라인(448), 저장 전극 콘택 플러그(440) 및 저장 전극(450)을 포함한다. 즉, 활성 영역(420a)은 반도체 기판(420) 내에 위치한 소자 분리 구조(424)에 의해 정의된다. 활성 영역(420a) 내에 하나의 게이트(430)를 위치하며, 게이트(430) 양측의 활성 영역(420a)에 소스/드레인 영역(426)이 위치한다. 또한, 소스/드레인 영역(426) 상부에 랜딩 플러그(434)가 위치하며, 게이트(430) 일 측의 활성 영역(420a) 상에 위치한 랜딩 플러그(434) 상부에 비트 라인 콘택 플러그(444)가 위치하여 비트 라인(448)과 활성 영역(420a)을 전기적으로 연결한다. 그리고 게이트(430) 타 측의 랜딩 플러그(434) 상부에 저장 전극 콘택 플러그(440)가 위치하여 저장 전극(450)과 활성 영역(420a)을 전기적으로 연결한다. 본 발명의 일 실시 예에 따르면, 저장 전극(450)의 정전 용량을 증가시키기 위하여 적층 구조의 실린더 형으로 구비한다. 또한, 인접한 저장 전극(450)과의 영향을 최소화하기 위하여 저장 전극 콘택 플러그(440) 전부와 중첩하며, 지그재그(zigzag)형 배열로 엇갈리게 위치한다. 따라서, 반도체 소자의 크기가 줄어듦에 따른 인접한 캐패시터 사이의 영향을 최소화할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 소자의 디자인 룰이 감소함에도 인접한 캐패시터 사이의 충분한 마진을 확보할 수 있어 인접한 소자 사의 영향을 최소화할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 메모리 셀 어레이를 구비한 반도체 소자에 있어서,
    상기 메모리 셀 어레이의 각 셀은,
    반도체 기판 내에 위치하는 소자 분리 구조에 의해 정의되는 활성 영역;
    상기 활성 영역의 소정 부분을 지나는 게이트 영역에 위치하는 게이트; 및
    상기 게이트의 일 측의 상기 활성 영역 상부에 위치하는 저장 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 저장 전극과 그 하부의 상기 활성 영역 사이에 저장 전극 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 저장 전극 콘택 플러그는 상기 활성 영역과 상기 저장 전극을 전기적으로 연결하는 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 저장 전극 콘택 플러그는 상기 저장 전극과 중첩되는 것을 특징으로 하는 반도체 소자.
  5. 제 2항에 있어서,
    상기 저장 전극 콘택 플러그는 상기 게이트 영역에 따라 인접한 셀의 상기 저장 전극 콘택 플러그와 엇갈리게 위치하는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 게이트의 양측의 상기 활성 영역에 위치하는 소스/드레인 영역를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 게이트의 타 측의 상기 활성 영역 상부에 위치하는 비트 라인 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 비트 라인 콘택 플러그가 상기 활성 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 저장 전극은 적층 실린더 형인 것을 특징으로 하는 반도체 소자.
  10. 게이트 영역을 따라 인접한 제 1 메모리 셀과 제 2 메모리 셀을 구비한 반도체 소자에 있어서,
    반도체 기판 내에 위치하는 소자 분리 구조에 의해 정의되는 활성 영역;
    상기 활성 영역의 소정 부분에 위치하는 게이트;
    상기 게이트 양측의 상기 활성 영역에 위치하는 소스/드레인 영역;
    상기 소스 영역(또는 상기 드레인 영역)과 연결되며, 그 상부에 위치하는 비트 라인 콘택 플러그;
    상기 드레인 영역(또는 상기 소스 영역)과 연결되며, 그 상부에 위치하는 저장 전극 콘택 플러그; 및
    상기 저장 전극 콘택 플러그와 연결되며, 그 상부에 위치하는 저장 전극을 포함하되,
    상기 제 1 메모리 셀의 상기 저장 전극 콘택 플러그는 상기 제 2 메모리 셀의 그것과 엇갈려 위치되는 것을 특징으로 하는 반도체 소자.
  11. 메모리 셀 어레이를 구비한 반도체 소자의 제조 방법에 있어서,
    반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역의 소정 부분에 게이트를 형성하는 단계; 및
    상기 게이트 일 측의 상기 활성 영역 상부에 저장 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 저장 전극과 상기 활성 영역 사이에 저장 전극 콘택 플러그를 형성하여 상기 저장 전극과 상기 활성 영역을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12항에 있어서,
    상기 저장 전극 콘택 플러그는 상기 저장 전극과 중첩하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 12항에 있어서,
    상기 저장 전극 콘택 플러그는 게이트 영역에 따라 인접한 셀의 상기 저장 전극 콘택 플러그와 엇갈리게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 11항에 있어서,
    상기 게이트 양측의 상기 활성 영역에 소스/드레인 영역를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 11항에 있어서,
    상기 게이트 타 측의 상기 활성 영역 상부에 비트 라인 콘택 플러그를 형성 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 11항에 있어서,
    상기 저장 전극은 적층 실린더 형으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 게이트 영역을 따라 인접한 제 1 메모리 셀과 제 2 메모리 셀을 구비한 반도체 소자에 있어서,
    반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역의 소정 부분에 게이트를 형성하는 단계;
    상기 게이트 양측의 상기 활성 영역에 소스/드레인 영역을 형성하는 단계;
    상기 소스 영역(또는 상기 드레인 영역)에 연결하며, 그 상부에 비트 라인 콘택 플러그를 형성하는 단계;
    상기 드레인 영역(또는 상기 소스 영역)에 연결하며, 그 상부에 저장 전극 콘택 플러그를 형성하는 단계; 및
    상기 저장 전극 콘택 플러그 상부에 그와 중첩되게 저장 전극을 형성하여 전기적으로 연결하는 단계를 포함하되,
    상기 제 1 메모리 셀의 상기 저장 전극 콘택 플러그는 상기 제 2 메모리 셀의 그것과 엇갈리게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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