KR20080088918A - 반도체 소자의 저장 캐패시터 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 저장 캐패시터(Reservoir Capacitor) 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화 되면서 저장 캐패시터의 정전용량이 감소되고 주변부에 구비되는 구동 회로에서 전원 전압이 안정화되지 못하는 문제를 해결하기 위하여, 저장 캐패시터를 실린더 형태로 형성함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 정전용량을 증가시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래기술에 따른 반도체 소자의 저장 캐패시터를 도시한 개략도.
도 2는 본 발명에 따른 반도체 소자의 저장 캐패시터를 도시한 평면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 저장 캐패시터 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 저장 캐패시터(Reservoir Capacitor) 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화 되면서 저장 캐패시터의 정전용량이 감소되고 주변부에 구비되는 구동 회로에서 전원 전압이 안정화되지 못하는 문제를 해결하기 위하여, 저장 캐패시터를 실린더 형태로 형성함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 정전용량을 증가시킬 수 있도록 하는 발명에 관한 것이다.
저장 캐패시터(Reservoir Capacitor)는 반도체 소자의 주변부 구동 회로에 구비되어 반도체 소자 내부에서 생성된 다양한 전압들(Vpp, Vblp, Vbb, Vint)의 전 하량을 보관하여 반도체 소자 내에 안정적인 전원이 공급되도록 도와주는 역할을 한다. 특히, 반도체 회로에서 발생하는 다양한 전압들(Vpp, Vblp, Vbb, Vint)의 급작스러운 변화를 완충시키는 일종의 로우 패스 필터(Low-pass filter)로 작용하는 것이다. 따라서 이러한 저장 캐패시터는 그 용량은 클수록 좋다.
여기서, 캐패시터의 용량은 캐패시터의 전극 면적에 비례한다. 종래 기술에 따른 MOS 형의 저장 캐패시터는 반도체 기판인 실리콘과 폴리실리콘층에 의해서 형성되고, 셀 영역을 제외한 주변부의 빈 영역 내에 형성된다.
도 1은 종래기술에 따른 반도체 소자의 저장 캐패시터를 도시한 개략도이다.
도 1을 참조하면, 반도체 기판(10) 상에 MOS 트랜지스터를 구성하는 활성영역(20), 소자분리막(30), 게이트(40) 및 소스/드레인 영역(50)이 구비된다. 여기서, 소스/드레인 영역(50) 및 게이트(40)에 다양한 전압들이 인가되며 상기 MOS 트랜지스터 구조는 저장 캐패시터로서 작용한다.
그러나, 반도체 소자가 고집적화 되면서 저장 캐패시터를 형성하기 위한 영역이 감소하여 저장 캐패시터의 정전용량이 감소하게 되었다. 또한, 게이트 산화막에서 발생하는 누설 전류에 의해서 반도체 기판에 인가되는 동작 전류 및 대기 전류가 안정적으로 유지되지 못하는 문제가 발생하였다. 이에 따라, 반도체 소자의 내부에 안정적인 전원 공급을 하지 못하고 소자의 신뢰성이 저하되는 문제가 발생하였다.
본 발명은 저장 캐패시터의 면적을 증가시키지 않고 저장 캐패시터를 실린더 형으로 형성하되 셀 영역에 캐패시터를 형성하는 공정을 이용함으로써, 별도의 추가공정 없이 저장 캐패시터의 정정 용량을 증가시킬 수 있고, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 특성을 향상시킬 수 있도록 하는 반도체 소자의 저장 캐패시터 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 저장 캐패시터는
반도체 기판의 주변회로 영역에 구비되는 저장 캐패시터(Reservoir Capacitor)에 있어서,
상기 저장 캐패시터는 실린더형 캐패시터로 구비하는 것을 특징으로 한다.
여기서, 상기 저장 캐패시터(Reservoir Capacitor)는 소정의 하부 구조가 구비된 반도체 기판 상에 구비되는 실린더형 하부 전극과, 상기 실린더형의 하부 전극 표면에 구비되는 유전층 및 상기 유전층 상부에 구비되는 상부 전극층을 포함하는 것을 특징으로 하고, 상기 소정의 하부 구조는 상기 반도체 기판상의 주변회로 영역에 구비되는 활성영역과, 상기 활성영역과 연결되는 제 1 저장전극 콘택 플러그를 포함하는 제 1 층간절연막과, 상기 제 1 층간절연막의 상부에 구비되는 더미 비트라인과, 상기 더미 비트라인 사이에 구비되며 상기 제 1 저장전극 콘택 플러그와 연결되는 제 2 저장전극 콘택 플러그를 포함하는 제 2 층간절연막 및 상기 제 2 층간절연막 상부에 구비되며 상기 제 2 저장전극 콘택 플러그와 연결되고 상기 저장 캐패시터가 형성될 영역을 정의하는 제 3 저장전극 콘택 플러그를 포함하는 것 을 특징으로 하고, 상기 저장 캐패시터는 셀 영역의 캐패시터와 동일한 크기로 형성되며, 상기 제 3 저장전극 콘택 플러그 상부에 복수개로 형성되는 것을 특징으로 하고, 상기 저장 캐패시터의 하부 전극들은 상기 제 3 저장전극 콘택 플러그에 공통 연결되고, 상기 저장 캐패시터의 상부 전극들은 상부 전극들 간에 서로 공통 연결되는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판의 셀 영역에 소자분리막을 형성하는 공정을 이용하여 주변회로 영역에 저장 캐패시터(Reservoir Capacitor) 형성을 위한 활성영역을 정의하는 단계와,
상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계와,
상기 제 1 층간절연막을 부분 식각한 후 식각 영역에 플러그 물질을 매립하여 상기 활성영역과 연결되는 제 1 저장전극 콘택 플러그를 형성하는 단계와,
상기 제 1 층간절연막 상부에 상기 제 1 저장전극 콘택 플러그와 비 접속되는 더미 비트라인을 형성하는 단계와,
상기 더미 비트라인 사이의 영역을 매립하는 제 2 층간절연막을 형성하는 단계와,
상기 제 2 층간절연막의 소정 부분을 식각하여 상기 제 1 저장전극 콘택 플러그를 노출시키는 단계와,
상기 식각 영역 내에 플러그 물질을 매립하여 제 1 저장전극 콘택 플러그와 연결되는 제 2 저장전극 콘택 플러그를 형성하는 단계와,
상기 제 2 층간절연막 및 제 2 저장전극 콘택 플러그 상부에 제 3 층간절연막을 형성하는 단계와,
상기 제 3 층간절연막의 소정 부분을 식각하여 상기 제 2 저장전극 콘택 플러그 및 더미 비트라인 영역을 노출시키는 단계와,
상기 식각 영역에 플러그 물질을 매립하여 상기 제 2 저장전극 콘택 플러그와 연결되고, 상기 저장 캐패시터가 형성될 영역을 정의하는 제 3 저장전극 콘택 플러그를 형성하는 단계 및
상기 제 3 저장전극 콘택 플러그 상부에 실린더형 저장 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 저장전극 콘택 플러그는 상기 셀 영역에 랜딩플러그를 형성하는 공정을 이용하여 형성하는 것을 특징으로 하고, 상기 저장 캐패시터 형성 공정은 상기 셀 영역에 캐패시터를 형성하는 공정을 이용하여 형성하는 것을 특징으로 하고, 상기 저장 캐패시터는 셀 영역의 캐패시터와 동일한 크기로 형성하며, 상기 제 3 저장전극 콘택 플러그 상부에 복수개로 형성하는 것을 특징으로 하고, 상기 저장 캐패시터 형성 공정은 상기 제 3 저장전극 콘택 플러그에 공통연결되는 실린더형 하부 전극을 형성하는 단계와, 상기 실린더형의 하부 전극 표면에 유전층을 형성하는 단계 및 상기 유전층 상부에 서로 공통연결되는 상부전극층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제 1 저장전극 콘택 플러그, 제 2 저장전극 콘택 플러그 및 제 3 저장전극 콘택 플러그는 제 1 콘택라인인 것을 특징으로 하고, 상기 상부전극층과 연결되는 제 2 콘택라인을 더 형성하는 것을 특징으 로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 저장 캐패시터 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자의 저장 캐패시터를 도시한 평면도이다.
도 2를 참조하면, 반도체 기판(100)의 주변회로 영역에 활성영역(120)이 구비되고, 활성영역(120)의 상부에 셀 영역의 저장 전극과 동일한 크기로 형성되는 실린더형 저장 캐패시터들(230)이 구비된다.
이때, 저장 캐패시터(230)의 하부 전극들은 제 3 저장전극 콘택 플러그(190) 상부에 형성되어 공통연결되며, 제 3 저장전극 콘택 플러그는 제 2 저장전극 콘택 플러그(180) 및 제 1 저장전극 콘택 플러그(미도시)에 공통 연결된다. 여기서, 제 1, 제 2 및 제 3 저장전극 콘택 플러그를 제 1 콘택라인이라 한다.
다음으로, 저장 캐패시터(230)의 상부 전극들은 서로 공통 연결되어 구비된다. 따라서, 각각의 실린더형 저장 캐패시터(230)들은 모두 병렬 연결되어 하나의 저장 캐패시터가 되는 것이다. 이와 같이 저장 캐패시터를 실린더형으로 구비함으로써 저장 캐패시터의 용량을 극대화시킬 수 있다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 저장 캐패시터 형성 방법을 도시한 단면도들로, 도 3a 내지 도 3c의 (i)은 반도체 소자의 주변회로 영역을 도시한 단면이고, 도 3a 내지 도 3c의 (ii)는 반도체 소자의 셀 영역을 도시한 단면이다.
본 발명에 따른 저장 캐패시터 형성 공정은 셀 영역에 게이트, 비트라인 및 캐패시터를 형성하는 공정을 이용하여 그 효율을 증가시킬 수 있다.
도 3a를 참조하면, 반도체 기판(100)의 셀 영역에 소자분리막(130)을 형성하는 공정을 이용하여 주변회로 영역에 저장 캐패시터(Reservoir Capacitor) 형성을 위한 활성영역(120)을 정의한다.
이때, 활성영역(120)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하며, 저장 캐패시터에 전원 전압을 인가하기 위하여 형성하는 것으로 후속에 형성되는 제 1 저장전극 콘택 플러그 영역을 고려하여 크기를 결정하는 것이 바람직하다.
다음에는, 셀 영역의 활성영역(120) 상부에 게이트(148)를 형성한다. 이때, 게이트(148)는 게이트 산화막(140), 게이트 전극층(142), 게이트 하드마스크층(144) 및 게이트 스페이서(146)로 구비되는 것이 바람직하며, 저장 캐패시터가 형성될 주변 회로 영역에는 형성하지 않되, 게이트 형성을 위한 채널 이온 주입 공정 또는 소스/드레인 불순물 이온 주입 공정은 주변회로 영역의 활성영역(120)에도 동일하게 수행하는 것이 바람직하다.
그 다음에는, 게이트(148)를 포함하는 반도체 기판(100) 전면에 제 1 층간절연막(150)을 형성한다.
그 다음에는, 셀 영역의 게이트 사이에 랜딩 플러그(165)를 형성한다. 이때, 주변회로 영역의 활성영역(120) 상부에는 제 1 저장전극 콘택 플러그(160)를 형성한다. 여기서, 제 1 저장전극 콘택 플러그(160)는 저장 캐패시터에 전원 전압을 안정적으로 인가할 수 있도록 복수개로 형성하는 것이 바람직하며, 그 위치는 도 2에 도시된 제 2 저장전극 콘택 플러그(180) 영역과 중첩되는 위치에 형성한다. 즉 후속 공정에서 형성되는 비트라인과 중첩되지 않는 위치에 형성하는 것이다.
그 다음에는, 제 1 층간절연막(150) 상부에 비트 라인(176)을 형성한다. 이때, 비트 라인(176)은 비트라인 전극층(170) 및 비트라인 하드마스크(172)의 적층구조와 그 측벽에 구비되는 비트라인 스페이서(174)로 형성하는 것이 바람직하다.
그 다음에는, 반도체 기판(100) 전면에 제 2 층간절연막(미도시)을 형성하고, 제 2 층간절연막을 부분 식각한 후 식각 영역 내에 플러그 물질을 매립하여 셀 영역의 비트라인(176) 사이의 영역에 랜딩 플러그(165)와 연결되는 저장전극 콘택 플러그(185)를 형성한다. 이때, 저장 캐패시터 예정 영역에는 제 1 저장전극 콘택 플러그(160)와 연결되는 제 2 저장전극 콘택 플러그(180)를 형성한다.
도 3b를 참조하면, 제 2 층간절연막(미도시) 상부에 제 3 층간절연막(178)을 형성한다.
다음에는, 활성영역(120)과 중첩되는 영역의 제 3 층간절연막(178)을 식각하여 비트라인(176) 및 제 2 저장전극 콘택 플러그(180)를 노출시킨다.
그 다음에는, 식각된 영역에 플러그 물질을 매립하여 제 3 저장전극 콘택 플러그(190)를 형성한다. 이와 같이 형성된 제 1, 제 2 및 제 3 저장전극 콘택 플러그(160, 180, 190)는 반도체 기판(100)에 인가되는 전원 전압을 저장 캐패시터에 인가해 주는 역할을 한다. 따라서, 제 1, 제 2 및 제 3 저장전극 콘택 플러그(160, 180, 190)를 제 1 콘택라인이라 할 수 있다.
도 3c를 참조하면, 상술한 구조물 전체 표면에 배리어막(198)을 형성하고 셀 영역 저장전극(205), 유전층(215) 및 상부전극층(225)으로 구비되는 캐패시터(235) 형성 공정을 수행한다. 이를 이용하여 주변회로 영역에는 저장 캐패시터(230)를 형성한다.
여기서, 저장 캐패시터(230) 형성 공정으로 먼저 배리어막(198) 상부에 희생산화막(미도시)을 형성하고, 제 3 저장전극 콘택 플러그(190)와 중첩되는 영역 상부에 원형의 저장전극 영역이 정의된 마스크 패턴을 형성하고, 이를 이용하여 희생산화막을 식각한다.
다음에는, 식각영역의 표면에 도전막을 형성하여 하부 전극이 되는 저장 전극(200)을 형성한다.
그 다음에는, 저장 전극(200)의 표면에 유전층(210)을 형성하고, 전체 구조물 표면에 상부 전극층(220)을 형성한다. 이때, 상부전극층(220)은 서로 공통연결되어 각각의 저장 캐패시터(230)가 병렬 연결될 수 있도록 한다.
그 다음에는, 상부 전극층(230)과 연결되는 캐패시터용 금속배선 플러그(미도시)를 형성하여 저장 전극에 전원 전압이 인가될 수 있도록 한다. 따라서, 상부 전극층(230)과 캐패시터용 금속배선 플러그는 제 2 콘택라인이 된다.
상술한 바와 같이, 본 발명은 저장 캐패시터의 용량을 증가시키기 위하여 단순히 MOS형 저장 캐패시터의 면적을 증가시키는 방법을 사용하는 것이 아니라, 저장 캐패시터를 실린더형으로 형성하여 그 용량을 증가될 수 있도록 한다. 이를 형성하기 위한 방법으로 셀 영역의 게이트, 비트라인 및 캐패시터 형성공정을 이용하되, 특히 셀 영역의 캐패시터 형성 공정을 수행하면서 주변회로 영역의 저장 캐패 시터 예정 영역에도 동일한 형태의 저장 캐패시터를 형성한다. 이와 같은 저장 캐패시터는 큰 실리더형 단독으로 사용할 수 있고, 셀 영역의 캐패시터 크기와 동일한 형태의 저장 캐패시터들을 병렬 연결하여 사용함으로써 저장 캐패시터의 정전용량 확보를 위한 면적을 비약적으로 증가시킬 수 있다. 또한, 셀 영역에서 사용하는 캐패시터의 유전층은 MOS형 저장 캐패시터에서 사용하는 게이트 산화막보다 유전상수가 더 높은 물질이므로 저장 캐패시터의 정전용량 상승 및 누설전류 감소 효과를 얻을 수 있다. 따라서, 본 발명의 실린더형 저장 캐패시터는 MOS형 저장 캐패시터 보다 약 400배 이상의 정전용량 증가 효과를 얻을 수 있으며, 디램 메모리 소자 이외에 임베디드 고속 메모리 소자 또는 셀 영역의 응용 소자에도 적용될 수 있다.
본 발명은 반도체 소자의 주변부 구동 회로에서 전원 전압의 안정화를 위하여 형성하는 저장 캐패시터를 실린더 형태로 형성함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고, 셀 영역의 반도체 소자 형성 공정을 이용하므로 별도의 추가공정을 사용하지 않고도 용이하게 저장 캐패시터의 용량을 증가시킬 수 있다. 따라서, 반도체 소자의 형성 공정 수율을 증가시킬 수 있고, 캐패시터의 정전용량 상승에 따른 전원 전압의 안정화 능력을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
Claims (12)
- 반도체 기판의 주변회로 영역에 구비되는 저장 캐패시터(Reservoir Capacitor)에 있어서,상기 저장 캐패시터는 실린더형 캐패시터로 구비하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 1 항에 있어서,상기 저장 캐패시터는 소정의 하부 구조가 구비된 반도체 기판 상에 구비되는 실린더형 하부 전극;상기 실린더형의 하부 전극 표면에 구비되는 유전층; 및상기 유전층 상부에 구비되는 상부 전극층을 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 2 항에 있어서,상기 소정의 하부 구조는상기 반도체 기판상의 주변회로 영역에 구비되는 활성영역;상기 활성영역과 연결되는 제 1 저장전극 콘택 플러그를 포함하는 제 1 층간절연막;상기 제 1 층간절연막의 상부에 구비되는 더미 비트라인;상기 더미 비트라인 사이에 구비되며 상기 제 1 저장전극 콘택 플러그와 연결되는 제 2 저장전극 콘택 플러그를 포함하는 제 2 층간절연막; 및상기 제 2 층간절연막 상부에 구비되며 상기 제 2 저장전극 콘택 플러그와 연결되고 상기 저장 캐패시터가 형성될 영역을 정의하는 제 3 저장전극 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 3 항에 있어서,상기 저장 캐패시터는 셀 영역의 캐패시터와 동일한 크기로 형성되며, 상기 제 3 저장전극 콘택 플러그 상부에 복수개로 형성되는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 4 항에 있어서,상기 저장 캐패시터의 하부 전극들은 상기 제 3 저장전극 콘택 플러그에 공통 연결되고, 상기 저장 캐패시터의 상부 전극들은 상부 전극들 간에 서로 공통 연결되는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 반도체 기판의 셀 영역에 소자분리막을 형성하는 공정을 이용하여 주변회로 영역에 저장 캐패시터(Reservoir Capacitor) 형성을 위한 활성영역을 정의하는 단계;상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 부분 식각한 후 식각 영역에 플러그 물질을 매립하여 상기 활성영역과 연결되는 제 1 저장전극 콘택 플러그를 형성하는 단계;상기 제 1 층간절연막 상부에 상기 제 1 저장전극 콘택 플러그와 비 접속되는 더미 비트라인을 형성하는 단계;상기 더미 비트라인 사이의 영역을 매립하는 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막의 소정 부분을 식각하여 상기 제 1 저장전극 콘택 플러그를 노출시키는 단계;상기 식각 영역 내에 플러그 물질을 매립하여 제 1 저장전극 콘택 플러그와 연결되는 제 2 저장전극 콘택 플러그를 형성하는 단계;상기 제 2 층간절연막 및 제 2 저장전극 콘택 플러그 상부에 제 3 층간절연막을 형성하는 단계;상기 제 3 층간절연막의 소정 부분을 식각하여 상기 제 2 저장전극 콘택 플러그 및 더미 비트라인 영역을 노출시키는 단계;상기 식각 영역에 플러그 물질을 매립하여 상기 제 2 저장전극 콘택 플러그와 연결되고, 상기 저장 캐패시터가 형성될 영역을 정의하는 제 3 저장전극 콘택 플러그를 형성하는 단계; 및상기 제 3 저장전극 콘택 플러그 상부에 실린더형 저장 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 제 1 저장전극 콘택 플러그는 상기 셀 영역에 랜딩플러그를 형성하는 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 저장 캐패시터 형성 공정은 상기 셀 영역에 캐패시터를 형성하는 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 저장 캐패시터는 셀 영역의 캐패시터와 동일한 크기로 형성하며, 상기 제 3 저장전극 콘택 플러그 상부에 복수개로 형성하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 9 항에 있어서,상기 저장 캐패시터 형성 공정은상기 제 3 저장전극 콘택 플러그에 공통연결되는 실린더형 하부 전극을 형성하는 단계;상기 실린더형의 하부 전극 표면에 유전층을 형성하는 단계; 및상기 유전층 상부에 서로 공통연결되는 상부전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 제 1 저장전극 콘택 플러그, 제 2 저장전극 콘택 플러그 및 제 3 저장전극 콘택 플러그는 제 1 콘택라인인 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 상부전극층과 연결되는 제 2 콘택라인을 더 형성하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8557660B2 (en) | 2009-07-28 | 2013-10-15 | Hynix Semiconductor Inc. | Semiconductor device and method for forming the same |
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2007
- 2007-03-30 KR KR1020070031804A patent/KR20080088918A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8557660B2 (en) | 2009-07-28 | 2013-10-15 | Hynix Semiconductor Inc. | Semiconductor device and method for forming the same |
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