JP2014225530A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタのチャネル領域に余剰電荷が蓄積してしまうことを防止する。【解決手段】半導体装置１は、主面１０ａを有するｐ型の半導体基板１０と、主面１０ａに埋め込まれて活性領域Ｋ１の一端を区画する素子分離用絶縁膜１３１と、活性領域Ｋ１を通過するように主面１０ａに設けられたゲートトレンチＧＴ１内にゲート絶縁膜３０を介して埋め込まれたゲート電極３１１と、ゲートトレンチＧＴ１と素子分離用絶縁膜１３１との間に配置される半導体ピラーＰ１と、半導体ピラーＰ１の上部に配置されるｎ型の上部拡散層２０１と、ゲートトレンチＧＴ１の下方から半導体ピラーＰ１の下方にかけて配置されるｎ型の下部拡散層２１１と、素子分離用絶縁膜１３１と半導体ピラーＰ１の間に配置された、下部拡散層２１１の不純物濃度より高い濃度のｐ型の不純物を含有する側面拡散層１１１とを備える。【選択図】図１

Description

本発明は、半導体装置に関し、特に、トランジスタのゲート電極が半導体基板に埋め込まれた構造を有する半導体装置に関する。
近年、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置ではトランジスタの微細化傾向が著しく、短チャネル効果が顕著になってきている。これは、ＤＲＡＭの例で言えば、メモリセルのリテンション特性や書き込み特性の悪化に直結する問題である。
そこで、最近では、平面的なチャネル領域を有する従来のプレーナ型トランジスタに代えて、３次元構造のチャネル領域を有するトランジスタの利用が検討されている。このようなトランジスタの具体的な例としては、特許文献４，５に開示されるトレンチ型トランジスタや、特許文献１〜３に開示されるフィン型トランジスタが知られている。いずれの型においても、平面内だけではなく高さ方向にもチャネルを形成できることから、プレーナ型トランジスタに比べて長いチャネル長を得ることができ、したがって短チャネル効果を抑制することが可能になる。また、ゲート電極が半導体基板に埋め込まれた構造となっている場合、半導体基板の表面からゲート電極が突出することがないので、上層に設けられる各種の構成（ＤＲＡＭの例では、セルキャパシタやビット線など）のレイアウトや加工が容易になるというメリットも得られる。
特開２００５−０６４５００号公報 特開２００７−０２７７５３号公報 特開２００７−３０５８２７号公報 特開２０１２−１３４４３９号公報 特開２０１２−２４８６８６号公報
ところで、特許文献５に開示されるＤＲＡＭでは、半導体基板の主面に、第１の方向に延在する活性領域と、第１の方向と交差する第２の方向にそれぞれ延在し、かつ活性領域と交差するように配置される第１及び第２のトレンチとが設けられる。活性領域の第１の方向の一端（第１のトレンチに近い方の端部）は第１の素子分離領域によって区画され、活性領域の第１の方向の他端（第２のトレンチに近い方の端部）は第２の素子分離領域によって区画される。
活性領域内には、２つのセルトランジスタ（第１及び第２のセルトランジスタ）が設けられる。第１及び第２のトレンチそれぞれの内部にはゲート絶縁膜を介してゲート電極を埋め込まれており、第１のトレンチに埋め込まれたゲート電極は第１のセルトランジスタのゲート電極を構成し、第２のトレンチに埋め込まれたゲート電極は第２のセルトランジスタのゲート電極を構成する。
活性領域内には、第１及び第２のトレンチの間に位置するトレンチ間領域と、第１のトレンチと第１の素子分離領域の間に位置する第１の半導体ピラーと、第２のトレンチと第２の素子分離領域の間に位置する第２の半導体ピラーとが区画される。このうちトレンチ間領域には、ビット線と接続される不純物拡散層（以下、「ビット線拡散層」と称する）が設けられる。ビット線拡散層は第１及び第２のセルトランジスタに共通であり、トレンチ間領域の下方から第１及び第２のトレンチそれぞれの下面に沿う領域にも延在する。一方、第１の半導体ピラーの上部には、第１のセルトランジスタに対応する第１のセルキャパシタと接続される不純物拡散層（上部拡散層）が設けられる。これにより、第１の半導体ピラーには、第１のセルトランジスタのチャネル領域が形成される。同様に、第２の半導体ピラーの上部には、第２のセルトランジスタに対応する第２のセルキャパシタと接続される不純物拡散層（上部拡散層）が設けられる。これにより、第２の半導体ピラーには、第２のセルトランジスタのチャネル領域が形成される。
ビット線拡散層のうち第１及び第２のトレンチそれぞれの下面に沿う領域に延在する部分は、第１及び第２のトレンチを形成した後、これらの底面に不純物イオンを注入することによって形成される。こうして底面にもビット線拡散層を形成するのは、上部拡散層における接合電界を緩和し、メモリセルのリテンション特性を向上させるためである。しかし一方で、微細化が進展して第１及び第２の半導体ピラーの幅が狭くなると、第１及び第２のトレンチの底面に注入した不純物イオンの一部が、第１及び第２の半導体ピラーを抜けて第１及び第２の素子分離領域まで達してしまう場合がある。そうすると、ビット線拡散層が第１及び第２の半導体ピラーの下部を塞ぐ形となり、第１及び第２の半導体ピラーに形成されるチャネル領域と、第１及び第２の半導体ピラーの下方に広がる半導体基板内の領域（以下、「下方領域」と称する）とが、ビット線拡散層によって分離されることになる。
セルトランジスタのオンオフ動作では、チャネル領域内に余剰電荷が発生することが分かっている。この余剰電荷は、通常、チャネル領域から下方領域を通してグランド等に放出される。しかしながら、上記のようにチャネル領域と下方領域とが分離されてしまうと、下方領域を通した余剰電荷の放出が機能しなくなる。その結果、チャネル領域に余剰電荷が蓄積し、それによって閾値が変動することにより、セルトランジスタの動作が不安定になってしまう。出願人は、これを「フローティングボディ効果」と呼んでいる。
本発明の一側面による半導体装置は、主面を有する第１導電型の半導体基板と、前記半導体基板に埋め込まれて活性領域の一端を区画する素子分離用絶縁膜と、前記活性領域を通過するように前記半導体基板に設けられたトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、前記トレンチと前記素子分離用絶縁膜との間に配置される半導体ピラーと、前記半導体ピラーの上部に配置される第２導電型の上部拡散層と、前記トレンチの下方から前記半導体ピラーの下方にかけて配置される前記第２導電型の下部拡散層と、前記素子分離用絶縁膜と前記半導体ピラーの間に配置された、前記下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する側面拡散層とを備えることを特徴とする。
本発明の他の一側面による半導体装置は、主面を有する第１導電型の半導体基板と、前記半導体基板に埋め込まれて活性領域の一端を区画する第１の素子分離用絶縁膜と、前記半導体基板に埋め込まれて前記活性領域の他端を区画する第２の素子分離用絶縁膜と、前記活性領域を通過するように前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して埋め込まれた第１のゲート電極と、前記活性領域のうち前記第１のトレンチと前記第２の素子分離用絶縁膜の間の領域を通過するように前記半導体基板に設けられた第２のトレンチ内にゲート絶縁膜を介して埋め込まれた第２のゲート電極と、前記第１のトレンチと前記第１の素子分離用絶縁膜との間に配置される第１の半導体ピラーと、前記第２のトレンチと前記第２の素子分離用絶縁膜との間に配置される第２の半導体ピラーと、前記第１の半導体ピラーの上部に配置される第２導電型の第１の上部拡散層と、前記第２の半導体ピラーの上部に配置される前記第２導電型の第２の上部拡散層と、前記第１のトレンチと前記第２のトレンチの間に配置される前記第２導電型のトレンチ間拡散層と、前記第１の半導体ピラーの下方から前記第２の半導体ピラーの下方にかけて配置され、前記トレンチ間拡散層と接続される前記第２導電型の下部拡散層と、前記第１の素子分離用絶縁膜と前記第１の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第１の側面拡散層と、前記第２の素子分離用絶縁膜と前記第２の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第２の側面拡散層とを備えることを特徴とする。
本発明のさらに他の一側面による半導体装置は、主面を有する第１導電型の半導体基板と、前記半導体基板に埋め込まれて第１の活性領域の一端及び第２の活性領域の一端を区画する第１の素子分離用絶縁膜と、前記第１の活性領域を通過するように前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して埋め込まれた第１のゲート電極と、前記第２の活性領域を通過するように前記半導体基板に設けられた第３のトレンチ内にゲート絶縁膜を介して埋め込まれた第３のゲート電極と、前記第１のトレンチと前記第１の素子分離用絶縁膜との間に配置される第１の半導体ピラーと、前記第３のトレンチと前記第１の素子分離用絶縁膜との間に配置される第３の半導体ピラーと、前記第１の半導体ピラーの上部に配置される第２導電型の第１の上部拡散層と、前記第３の半導体ピラーの上部に配置される前記第２導電型の第３の上部拡散層と、前記第１のトレンチの下方から前記第１の半導体ピラーの下方にかけて配置される前記第２導電型の第１の下部拡散層と、前記第３のトレンチの下方から前記第３の半導体ピラーの下方にかけて配置される前記第２導電型の第２の下部拡散層と、前記第１の素子分離用絶縁膜と前記第１の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第１の側面拡散層と、前記第１の素子分離用絶縁膜と前記第３の半導体ピラーの間に配置された、前記第２の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第３の側面拡散層とを備えることを特徴とする。
本発明によれば、側面拡散層によって、半導体ピラー内に形成されるチャネル領域と、半導体ピラーの下方に広がる半導体基板内の領域（下方領域）との電気的接続が確保される。したがって、チャネル領域に余剰電荷が蓄積してしまうことを防止できる。
（ａ）は、（ｂ）に示したＢ−Ｂ線に対応する、本発明の好ましい第１の実施の形態による半導体装置１の水平断面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、（ｂ）に示したＢ−Ｂ線に対応する、本発明の好ましい第２の実施の形態による半導体装置１の水平断面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は、製造工程における半導体装置１の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置１の断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の説明で用いる図面では、発明の特徴を分かりやすくするために、便宜上、特徴となる部分を拡大して示している場合がある。この場合、各構成要素の寸法比率などは、必ずしも実際のものと同じにはならない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
まず、図１を参照しながら、本発明の第１の実施の形態による半導体装置１の構造について説明する。なお、図１（ｂ）では、後述する層間絶縁膜４２より上に位置する構成の図示を省略している。
半導体装置１はＤＲＡＭとして機能させるものであり、半導体基板１０の主面１０ａに、複数のメモリセルがマトリックス状に並べて配置されるメモリセル領域と、メモリセル領域内の各メモリセルの動作を制御するための回路が形成される周辺回路領域とが配置された構成を有している。図１（ａ）には、このうちメモリセル領域の一部のみを示している。半導体基板１０の種類は特に限定されないが、ｐ型（第１導電型）のシリコン単結晶基板を半導体基板１０として用いることが好適である。以下では、半導体基板１０はｐ型のシリコン単結晶基板であるとして説明する。
図１（ａ）に示すように、半導体基板１０の主面１０ａには、複数の活性領域Ｋがマトリックス状に並べて配置される。各活性領域Ｋはそれぞれ２つのメモリセルに対応しており、具体的には、１つの活性領域Ｋ内に２つのセルトランジスタとそれぞれに対応するセルキャパシタが配置される。
各活性領域Ｋは、半導体基板１０の主面１０ａに埋め込まれたそれぞれ複数の素子分離用絶縁膜１３，１４（素子分離領域）によって区画される。素子分離用絶縁膜１３は、Ｙ方向（第１の方向）に延在するトレンチ内に埋め込まれた絶縁膜によって構成され、素子分離用絶縁膜１４は、Ｘ方向（第１の方向と交差する方向。第２の方向））に延在するトレンチ内に埋め込まれた絶縁膜によって構成される。素子分離用絶縁膜１３，１４は、図１（ｂ）に示すように、ライナー酸化膜１２を介して、対応するトレンチに埋め込まれる。なお、図１（ａ）ではライナー酸化膜１２の図示を省略している。
素子分離用絶縁膜１３，１４の底面と半導体基板１０の主面１０ａとの間は、図１（ｂ）に示すように、素子形成領域Ａ１である。一方、素子形成領域Ａ１より半導体基板１０の内側の領域は、下方領域Ａ２である。下方領域Ａ２には、図示しない端子を通じて、外部から基板電位が供給されている。
素子分離用絶縁膜１３の配置間隔はリソグラフィの最小加工寸法に、素子分離用絶縁膜１４の配置間隔はリソグラフィの最小加工寸法の５倍に、それぞれ等しくなるよう設定される。したがって、活性領域ＫのＸ方向の長さは最小加工寸法の５倍に等しくなり、Ｙ方向の長さは最小加工寸法に等しくなる。つまり、活性領域ＫはＸ方向に延在している。なお、図１（ａ）では活性領域Ｋを長方形として描いているが、平行四辺形や角丸長方形などの他の形状とすることも可能である。
ここで、図１（ａ）（ｂ）及び後掲の各図には、活性領域Ｋ１，Ｋ２のように、符号に下付の数字を付したものがある。この下付数字は説明の便宜上付加しているもので、具体的な構造は、下付数字がないものと同一である。図示するように、活性領域Ｋ１，Ｋ２（第１及び第２の活性領域）はＸ方向（第２の方向）に隣接して配置される。活性領域Ｋ１のＸ方向の一端及び活性領域Ｋ２のＸ方向の一端はそれぞれ、素子分離用絶縁膜１３１（第１の素子分離用絶縁膜）によって区画される。活性領域Ｋ１のＸ方向の他端は、素子分離用絶縁膜１３２（第２の素子分離用絶縁膜）によって区画される。
半導体基板１０の主面１０ａには、さらに、それぞれＹ方向に延在する複数のゲートトレンチＧＴが設けられる。これら複数のゲートトレンチＧＴは、１つの活性領域Ｋを２本のゲートトレンチＧＴが通過するように配置される。図１（ａ）に示すように、活性領域Ｋ１を通過するゲートトレンチＧＴは、ゲートトレンチＧＴ１，ＧＴ２（第１及び第２のトレンチ）の２本である。ゲートトレンチＧＴ２は、ゲートトレンチＧＴ１と素子分離用絶縁膜１３２の間の領域を通過するように配置される。また、活性領域Ｋ２を通過する２本のゲートトレンチＧＴのうち活性領域Ｋ１に近い位置を通過するものは、ゲートトレンチＧＴ３（第３のトレンチ）である。
ゲートトレンチＧＴには、ゲート絶縁膜３０を介して、対応するセルトランジスタの制御端子を構成するゲート電極３１が埋め込まれる。例えば、ゲートトレンチＧＴ１にはゲート電極３１１（第１のゲート電極）が、ゲートトレンチＧＴ２にはゲート電極３１２（第２のゲート電極）が、ゲートトレンチＧＴ３にはゲート電極３１３（第３のゲート電極）がそれぞれ埋め込まれる。ゲート電極３１はゲートトレンチＧＴの下部に埋め込まれており、ゲートトレンチＧＴの上部には、ゲート電極３１の上面を覆うキャップ絶縁膜３３が埋め込まれている。キャップ絶縁膜３３の上面は、半導体基板１０の主面１０ａを覆う層間絶縁膜１５の上面と同一の平面を構成している。各ゲートトレンチＧＴ内のゲート電極３１はそれぞれ、ＤＲＡＭのワード線を構成する。
活性領域Ｋは、２本のゲートトレンチＧＴによって３つの領域に分割される。このうち、ゲートトレンチＧＴ間の領域（トレンチ間領域）には、ｎ型（第２導電型）の不純物イオンを含むトレンチ間拡散層３２が配置される。他の２つの領域はそれぞれ半導体ピラーＰを構成し、対応するセルトランジスタのチャネル領域となる。
活性領域Ｋ１に関して具体的に説明すると、ゲートトレンチＧＴ１とゲートトレンチＧＴ２との間にはトレンチ間拡散層３２１（第１の接続用拡散層）が配置され、ゲートトレンチＧＴ１と素子分離用絶縁膜１３１との間には半導体ピラーＰ１（第１の半導体ピラー）が配置され、ゲートトレンチＧＴ２と素子分離用絶縁膜１３２との間には半導体ピラーＰ２（第２の半導体ピラー）が配置される。また、活性領域Ｋ２に関しては、ゲートトレンチＧＴ３と素子分離用絶縁膜１３１との間に半導体ピラーＰ３（第３の半導体ピラー）が配置され、ゲートトレンチＧＴ３ともう１本のゲートトレンチＧＴとの間にはトレンチ間拡散層３２２（第２の接続用拡散層）が配置される。
トレンチ間拡散層３２の上面は、上述した層間絶縁膜１５を貫通するビット線コンタクトプラグ３９を介して、ビット線ＢＬの下面と接触している。ビット線ＢＬは、後述するセルキャパシタＣを避けるように図示したＶ方向（Ｘ方向に対して所定角度傾いた方向）及びＷ方向（Ｘ方向に対して、Ｖ方向とは逆方向に所定角度傾いた方向）に折れ曲がりながら、全体としてＸ方向に延在するスネークライン状の導電体である。図１（ｂ）に示すように、ビット線ＢＬの上面はカバー絶縁膜４０で覆われ、ビット線ＢＬ及びカバー絶縁膜４０の側面にはライナー膜４１が設けられる。層間絶縁膜１５の上面には層間絶縁膜４２が形成されており、カバー絶縁膜４０の上面は、層間絶縁膜４２の上面と同一の平面を構成している。図１（ａ）から理解されるように、各ビット線ＢＬは、Ｘ方向に並ぶ複数の活性領域Ｋそれぞれのトレンチ間拡散層３２と共通に接続される。
各半導体ピラーＰの上部には、ｎ型の不純物イオンを含む上部拡散層２０が配置される。例えば、半導体ピラーＰ１の上部には上部拡散層２０１（第１の上部拡散層）が、半導体ピラーＰ２の上部には上部拡散層２０２（第２の上部拡散層）が、半導体ピラーＰ３の上部には上部拡散層２０３（第３の上部拡散層）がそれぞれ埋め込まれる。
上部拡散層２０は、図１（ｂ）に示すように、層間絶縁膜１５，４２を貫通する容量コンタクトプラグ４３を介して、対応するセルキャパシタＣの一方電極（下部電極）に接続される。例えば、上部拡散層２０１〜２０３はそれぞれ、セルキャパシタＣ１〜Ｃ３（第１乃至第３のセルキャパシタ）の一方電極に接続される。各セルキャパシタＣの他方電極（上部電極）は、共通のプレート電極４５に接続される。プレート電極４５には、外部から接地電位が供給される。
素子形成領域Ａ１の下部には、活性領域Ｋごとに、ｎ型の不純物イオンを含む下部拡散層２１が配置される。詳しくは後述するが、下部拡散層２１は、各ゲートトレンチＧＴの底面にｎ型の不純物イオンを注入することによって形成される。
活性領域Ｋ１の例で言えば、半導体ピラーＰ１の下方から半導体ピラーＰ１の下方にかけて、下部拡散層２１１（第１の下部拡散層）が配置される。このように配置される下部拡散層２１１は、当然、ゲートトレンチＧＴ１，ＧＴ２及びトレンチ間拡散層３２１の下方にも形成される。下部拡散層２１１のうちトレンチ間拡散層３２１の下方に形成される部分は、上面でトレンチ間拡散層３２１と接続される。活性領域Ｋ２にも同様に、トレンチ間拡散層３２２と接続される下部拡散層２１２（第２の下部拡散層）が配置される。
以上説明した構成により、それぞれの活性領域Ｋ内には、それぞれセルキャパシタＣとビット線ＢＬとの間に接続された２つのセルトランジスタが構成される。活性領域Ｋ１を例に取って説明すると、１つ目のセルトランジスタは、上部拡散層２０１をソース／ドレインの一方とし、下部拡散層２１１及びトレンチ間拡散層３２１をソース／ドレインの他方とし、ゲート電極３１１をゲート電極とするＭＯＳＦＥＴ(metal-oxide-semiconductor field-effect transistor)である。このセルトランジスタのチャネル領域は、半導体ピラーＰ１内に形成される。２つ目のセルトランジスタは、上部拡散層２０２をソース／ドレインの一方とし、下部拡散層２１１及びトレンチ間拡散層３２１をソース／ドレインの他方とし、ゲート電極３１２をゲート電極とするＭＯＳＦＥＴである。このセルトランジスタのチャネル領域は、半導体ピラーＰ２内に形成される。セルトランジスタの動作については、後ほどさらに詳しく説明する。
素子分離用絶縁膜１３と半導体ピラーＰの間には、下部拡散層２１の不純物濃度より高い濃度のｐ型の不純物を含有する側面拡散層１１が配置される。側面拡散層１１は、素子分離用絶縁膜１３の半導体ピラーＰと対向する側面に形成される他、素子分離用絶縁膜１３の底面にも形成される。
活性領域Ｋ１，Ｋ２に着目してより具体的に説明すると、まず素子分離用絶縁膜１３１は、底面１３１ａと、半導体ピラーＰ１と対向する側面１３１ｂと、半導体ピラーＰ３と対向する側面１３１ｃとを有して構成される。このうち側面１３１ｂには側面拡散層１１１（第１の側面拡散層）が形成され、側面１３１ｃには側面拡散層１１３（第３の側面拡散層）が形成される。これら側面拡散層１１１，１１３は、底面１３１ａに形成された側面拡散層１１とともに、一体として１つの側面拡散層１１を構成している。また、素子分離用絶縁膜１３２は、底面１３２ａと、半導体ピラーＰ２と対向する側面１３２ｃと、側面１３２ｂの反対側に位置する側面１３２ｂとを有して構成される。このうち側面１３２ｃには側面拡散層１１２（第２の側面拡散層）が形成される。側面拡散層１１２は、底面１３２ａ及び側面１３２ｂのそれぞれに形成された側面拡散層１１とともに、一体として１つの側面拡散層１１を構成している。
側面拡散層１１の具体的な不純物濃度は、半導体基板１０の不純物濃度や、下部拡散層２１の不純物濃度に応じて、適宜決定される。具体的な例を挙げると、半導体基板１０に含まれるｐ型不純物の濃度が５×１０１５ａｔｏｍｓ／ｃｍ３であり、下部拡散層２１に含まれるｎ型不純物の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３である場合、側面拡散層１１に含まれるｐ型不純物の濃度を１×１０１９ａｔｏｍｓ／ｃｍ３より高い濃度とする必要がある。一方、側面拡散層１１に含まれるｐ型不純物の濃度の上限は特にないが、過度に高濃度化すると接合電界が高くなり接合リーク電流が増加するおそれがあるので、５×１０１９ａｔｏｍｓ／ｃｍ３以下に留めることが好ましい。まとめると、側面拡散層１１に含まれるｐ型不純物の濃度は、下部拡散層２１に含まれるｎ型不純物の濃度より高く、かつ、下部拡散層２１に含まれるｎ型不純物の濃度より０．５桁多い濃度以下とすることが好ましいと言える。側面拡散層１１の不純物濃度をこのように設定するのは、側面拡散層１１の形成後に下部拡散層２１を形成するためのｎ型不純物のイオン注入を行う際、仮に側面拡散層１１にｎ型不純物が侵入してきたとしても、側面拡散層１１をｐ型に維持するためである。したがって、側面拡散層１１は、下部拡散層２１の形成後にもｐ型の状態を維持している。
また、側面拡散層１１のうち素子分離用絶縁膜１３の側面に形成される部分の厚み（Ｘ方向の幅）は、半導体ピラーＰのＸ方向の幅の１／２以下とすることが好ましく、１／５以下とすることがより好ましく、１／１０以下とすることがさらに好ましい。
以下、活性領域Ｋ１内の半導体ピラーＰ１をチャネル領域とするセルトランジスタを例に挙げつつ、側面拡散層１１を設けることによって奏される効果について、詳しく説明する。
ゲート電極３１１に所定の正電圧を印加すると、半導体ピラーＰ１の内部にチャネルが形成される。これにより、上部拡散層２０１と下部拡散層２１１とが導通し、セルトランジスタがオン状態となる。一方、ゲート電極３１１への上記正電圧の印加を停止すると、半導体ピラーＰ１内のチャネルが消滅して上部拡散層２０１と下部拡散層２１１とが非導通状態となり、セルトランジスタがオフ状態となる。
このようなセルトランジスタのオンオフ動作に伴い、半導体ピラーＰ１のチャネル領域には、余剰電荷（正孔）が発生する。側面拡散層１１１は、この余剰電荷の逃げ道として機能する。すなわち、チャネル領域内に発生した余剰電荷は、側面拡散層１１１を通じて下方領域Ａ２に漏洩し、下方領域Ａ２に接続されている基板電位供給用の電源配線を通じて外部に放出されることとなる。したがって、チャネル領域に余剰電荷が蓄積してしまうことを防止できる。
以上説明したように、本実施の形態による半導体装置１によれば、側面拡散層１１によって、半導体ピラーＰ内に形成されるチャネル領域と、半導体ピラーＰの下方に広がる半導体基板内の領域（下方領域Ａ２）との電気的接続が確保される。したがって、チャネル領域に余剰電荷が蓄積してしまうことを防止できるので、セルトランジスタの動作の安定化が可能になる。
次に、本実施の形態による半導体装置１の製造方法について、図２〜図６を参照しながら説明する。
まず初めに、図２（ａ）（ｂ）に示すように、半導体基板１０の主面１０ａにレジスト９０を塗布し、フォトリソグラフィ及びドライエッチングを用いて、それぞれＹ方向に延在する複数の素子分離溝Ｈ１を形成する。なお、素子分離溝Ｈ１は、いわゆるダブルパターニング法を用いて形成してもよい。素子分離溝Ｈ１を形成した後には、いわゆる斜め注入により、素子分離溝Ｈ１のＸ方向の両側面Ｈ１ｂ，Ｈ１ｃに、半導体基板１０内の不純物と同特性（＝ｐ型）の不純物をイオン注入する。不純物の濃度は、上述したように、後に形成する下部拡散層２１に含まれるｎ型不純物の濃度より高く、かつ、下部拡散層２１に含まれるｎ型不純物の濃度より０．５桁多い濃度以下とする。こうしてイオン注入した不純物は、素子分離溝Ｈ１ごとに一体化し、側面拡散層１１を構成する。側面拡散層１１は、側面Ｈ１ｂ，Ｈ１ｃだけでなく素子分離溝Ｈ１の底面Ｈ１ａにも形成されるが、これは意図的なものではない。ただし、側面拡散層１１と半導体基板１０とは同特性であるので、底面Ｈ１ａに側面拡散層１１が形成されても、特に問題となることはない。
次に、図３（ａ）（ｂ）に示すように、熱酸化により、各素子分離溝Ｈ１の内表面にライナー酸化膜１２（シリコン酸化膜）を形成する。なお、図３（ａ）では、ライナー酸化膜１２の描画を省略している。その後、各素子分離溝Ｈ１の内部にシリコン酸化膜を埋め込むことにより、それぞれＹ方向に延在する複数の素子分離用絶縁膜１３を形成する。このとき埋め込むシリコン酸化膜としては、ＡＭＤ社製のＦｌｏｗａｂｌｅ−ＣＶＤシリコン酸化膜を用いることが好適である。
続いて、図４（ａ）（ｂ）に示すように、フォトリソグラフィ及びドライエッチングを用いて、それぞれＸ方向に延在する複数の素子分離溝を半導体基板１０の表面に形成し、素子分離用絶縁膜１３の形成時と同様にして熱酸化膜の形成及びシリコン酸化膜の埋め込みを行うことにより、それぞれＸ方向に延在する複数の素子分離用絶縁膜１４を形成する。これにより、マトリクス状に配置された複数の活性領域Ｋが区画される。その後、各活性領域Ｋの上面に、半導体基板１０内の不純物と逆特性（＝ｎ型）の不純物を、低エネルギーでイオン注入する。これにより、各活性領域Ｋの上部に、後に上部拡散層２０となる不純物拡散層５０が形成される。
次に、図５（ａ）（ｂ）に示すように、シリコン窒化膜である層間絶縁膜１５を例えば２０ｎｍ厚で全面に成膜し、さらにレジスト９１を塗布する。そして、フォトリソグラフィ及びドライエッチングを用いて、それぞれＹ方向に延在する複数のゲートトレンチＧＴを形成する。なお、ゲートトレンチＧＴの形成にも、いわゆるダブルパターニング法を用いてもよい。これにより、ゲートトレンチＧＴと素子分離用絶縁膜１３の間に、図５（ｂ）に示した半導体ピラーＰ１，Ｐ２，Ｐ３を含む複数の半導体ピラーＰが形成される。また、隣接するゲートトレンチＧＴの間には、半導体ピラーＰＴが形成される。
ゲートトレンチＧＴを形成したら、次に、ゲートトレンチＧＴの底面に、半導体基板１０内の不純物と逆特性（＝ｎ型）の不純物をイオン注入する。これにより、下部拡散層２１が形成される。なお、こうしてゲートトレンチＧＴの底面に下部拡散層２１を形成するのは、上部拡散層２０（ストレージノード側拡散層）における接合電界を緩和し、メモリセルのリテンション特性を向上させるためである。また、ゲートトレンチＧＴの底面へのイオン注入は、具体的には、ＬＣＩ(Local Channel Implant)法によって行うことが好適である。
ゲートトレンチＧＴの底面に注入した不純物イオンは、図５（ｂ）に示すように、半導体ピラーＰの下方にも大きく張り出し、側面拡散層１１まで達する。しかし、上述したように、側面拡散層１１の不純物濃度を下部拡散層２１の不純物濃度よりも高くしているため、側面拡散層１１はｐ型の状態で維持される。したがって、下部拡散層２１の形成後においても、半導体ピラーＰと下方領域Ａ２とは、側面拡散層１１を通じて電気的に接続されている。
次に、図６（ａ）（ｂ）に示すように、熱酸化によってゲートトレンチＧＴの内表面にゲート絶縁膜３０を形成し、さらに、ゲートトレンチＧＴを埋める膜厚でタングステン膜を成膜した後、このタングステン膜のエッチバックを行うことによって、ゲートトレンチＧＴ内にゲート電極３１を形成する。なお、タングステン膜のエッチバックは、ゲート電極３１の上面が上部拡散層２０の下面よりも下に位置する程度まで行う。その後、シリコン窒化膜を成膜し、エッチバックを行うことにより、ゲートトレンチＧＴの内部にキャップ絶縁膜３３で埋め込む。こうして形成されたキャップ絶縁膜３３は、層間絶縁膜１５と一体化する。
次に、図７（ａ）（ｂ）に示すように、全面にレジスト９２を塗布し、フォトリソグラフィ及びドライエッチングを用いて、層間絶縁膜１５に、半導体ピラーＰＴ（隣接するゲートトレンチＧＴ間の領域）を露出させるビット線コンタクト溝Ｈ２を形成する。そして、このビット線コンタクト溝Ｈ２を通して半導体ピラーＰＴ内に、半導体基板１０内の不純物と逆特性（＝ｎ型）の不純物をイオン注入する。これにより、隣接するゲートトレンチＧＴ間の領域に、トレンチ間拡散層３２が形成される。このときのイオン注入は、トレンチ間拡散層３２と、その下の下部拡散層２１とが一体化するように実施する。その後は、図１（ａ）（ｂ）に示したように、ビット線ＢＬ、容量コンタクトプラグ４３、セルキャパシタＣなど形成することにより、本実施の形態による半導体装置１が完成する。
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、素子分離用絶縁膜１３と半導体ピラーＰの間に側面拡散層１１を形成することが可能になる。したがって、安定して動作するセルトランジスタを備える半導体装置１を得ることが可能になる。
次に、図８を参照しながら、本発明の第２の実施の形態による半導体装置１の構造について説明する。なお、図８（ｂ）でも、層間絶縁膜４２より上に位置する構成の図示を省略している。
本実施の形態による半導体装置１は、素子分離用絶縁膜１３と半導体基板１０の間にＢＳＧ(Boron Silicon Glass)膜６０が設けられる点で第１の実施の形態による半導体装置１と相違し、その他の点では第１の実施の形態による半導体装置１と同一である。なお、図８ではライナー酸化膜１２を描画していないが、実際にはライナー酸化膜１２も第１の実施の形態と同様に形成される。以下では、相違点に着目して説明する。
図８（ａ）（ｂ）に示すように、本実施の形態による半導体装置１では、素子分離用絶縁膜１３と半導体基板１０の間にＢＳＧ膜６０が設けられる。このＢＳＧ膜６０は、半導体装置１の製造時に、半導体基板１０内に側面拡散層１１を構成するｐ型不純物としてのボロンを供給するためのもの（不純物供給膜）である。したがって、本実施の形態では、側面拡散層１１に含有される不純物はボロンとなっている。以下、本実施の形態による半導体装置１の製造方法について詳しく説明する。
本実施の形態による半導体装置１の製造方法では、まず図９（ａ）（ｂ）に示すように、半導体基板１０の主面１０ａにレジスト９０を塗布し、フォトリソグラフィ及びドライエッチングを用いて、それぞれＹ方向に延在する複数の素子分離溝Ｈ１を形成する。この素子分離溝Ｈ１自体は、第１の実施の形態で形成したものと同一である。本実施の形態では、その後、この素子分離溝Ｈ１の内表面に、５ｎｍ厚程度の薄いＢＳＧ膜６０を形成する。そして、熱処理を行うことにより、ＢＳＧ膜６０中のボロンを半導体基板１０内に拡散させる。これにより、図９（ｂ）に示すように、側面拡散層１１が形成される。このときボロンを拡散させる範囲は、後に形成されるゲートトレンチＧＴまでの距離の半分以下とする。この方法によっても、素子分離溝Ｈ１の底面にも側面拡散層１１が形成されるが、第１の実施の形態でも説明したように、これが特に問題となることはない。その後は、第１の実施の形態と同様の工程を実施することにより、本実施の形態による半導体装置１が完成する。
以上説明したように、本実施の形態による半導体装置１の製造方法によっても、素子分離用絶縁膜１３と半導体ピラーＰの間に側面拡散層１１を形成することが可能になる。したがって、安定して動作するセルトランジスタを備える半導体装置１を得ることが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態では側面拡散層１１を素子分離用絶縁膜１３の底面及びＸ方向の両側面の全体に形成していたが、側面拡散層１１は、上記のようにチャネル領域内に発生した余剰電荷の逃げ道としての役割を果たすものであるから、下部拡散層２１と素子分離用絶縁膜１３の間にあってこれらが直接接触することを防止できれば足りる。したがって、側面拡散層１１を素子分離用絶縁膜１３の底面及びＸ方向の両側面の全体に形成することは必須ではなく、少なくともチャネル領域内に発生した余剰電荷の逃げ道としての機能が発揮できる部分（下部拡散層２１と素子分離用絶縁膜１３の間）に形成すればよい。
Ａ１ 素子形成領域
Ａ２ 下方領域
ＢＬ ビット線
Ｃ，Ｃ１〜Ｃ３ セルキャパシタ
ＧＴ，ＧＴ１〜ＧＴ３ ゲートトレンチ
Ｈ１ 素子分離溝
Ｈ２ ビット線コンタクト溝
Ｋ，Ｋ１，Ｋ２ 活性領域
Ｐ，Ｐ１〜Ｐ３，ＰＴ 半導体ピラー
１ 半導体装置
１０ 半導体基板
１１，１１１〜１１３ 側面拡散層
１２ ライナー酸化膜
１３，１３１，１３２，１４ 素子分離用絶縁膜
１５，４２ 層間絶縁膜
２０，２０１〜２０３ 上部拡散層
２１，２１１，２１２ 下部拡散層
３０ ゲート絶縁膜
３１，３１１〜３１３ ゲート電極
３２，３２１，３２２ トレンチ間拡散層
３３ キャップ絶縁膜
３９ ビット線コンタクトプラグ
４０ カバー絶縁膜
４１ ライナー膜
４３ 容量コンタクトプラグ
４５ プレート電極
５０ 不純物拡散層
６０ ＢＳＧ膜
９０，９１ レジスト

Claims (14)

  1. 第１導電型の半導体基板と、
    前記半導体基板に埋め込まれて活性領域の一端を区画する素子分離用絶縁膜と、
    前記活性領域を通過するように前記半導体基板に設けられたトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記トレンチと前記素子分離用絶縁膜との間に配置される半導体ピラーと、
    前記半導体ピラーの上部に配置される第２導電型の上部拡散層と、
    前記トレンチの下方から前記半導体ピラーの下方にかけて配置される前記第２導電型の下部拡散層と、
    前記素子分離用絶縁膜と前記半導体ピラーの間に配置された、前記下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する側面拡散層と
    を備えることを特徴とする半導体装置。
  2. 前記素子分離用絶縁膜及び前記トレンチはそれぞれ第１の方向に延在し、
    前記活性領域は、前記第１の方向と交差する第２の方向に延在し、
    前記側面拡散層は、前記素子分離用絶縁膜の前記半導体ピラーと対向する側面に設けられる
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記側面拡散層は、前記素子分離用絶縁膜の前記第２の方向の両側面及び底面に形成される
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記上部拡散層に接続されるセルキャパシタと、
    前記トレンチを挟んで前記半導体ピラーの反対側に配置され、前記下部拡散層と接続される接続用拡散層と、
    前記接続用拡散層に接続されるビット線とをさらに備え、
    前記ゲート電極はワード線である
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記素子分離用絶縁膜と前記側面拡散層の間に配置された不純物供給膜
    をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 第１導電型の半導体基板と、
    前記半導体基板に埋め込まれて活性領域の一端を区画する第１の素子分離用絶縁膜と、
    前記半導体基板に埋め込まれて前記活性領域の他端を区画する第２の素子分離用絶縁膜と、
    前記活性領域を通過するように前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して埋め込まれた第１のゲート電極と、
    前記活性領域のうち前記第１のトレンチと前記第２の素子分離用絶縁膜の間の領域を通過するように前記半導体基板に設けられた第２のトレンチ内にゲート絶縁膜を介して埋め込まれた第２のゲート電極と、
    前記第１のトレンチと前記第１の素子分離用絶縁膜との間に配置される第１の半導体ピラーと、
    前記第２のトレンチと前記第２の素子分離用絶縁膜との間に配置される第２の半導体ピラーと、
    前記第１の半導体ピラーの上部に配置される第２導電型の第１の上部拡散層と、
    前記第２の半導体ピラーの上部に配置される前記第２導電型の第２の上部拡散層と、
    前記第１のトレンチと前記第２のトレンチの間に配置される前記第２導電型のトレンチ間拡散層と、
    前記第１の半導体ピラーの下方から前記第２の半導体ピラーの下方にかけて配置され、前記トレンチ間拡散層と接続される前記第２導電型の下部拡散層と、
    前記第１の素子分離用絶縁膜と前記第１の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第１の側面拡散層と、
    前記第２の素子分離用絶縁膜と前記第２の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第２の側面拡散層と
    を備えることを特徴とする半導体装置。
  7. 前記第１及び第２の素子分離用絶縁膜並びに前記第１及び第２のトレンチはそれぞれ第１の方向に延在し、
    前記活性領域は、前記第１の方向と交差する第２の方向に延在し、
    前記第１の側面拡散層は、前記第１の素子分離用絶縁膜の前記第１の半導体ピラーと対向する側面に設けられ、
    前記第２の側面拡散層は、前記第２の素子分離用絶縁膜の前記第２の半導体ピラーと対向する側面に設けられる
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の側面拡散層は、前記第１の素子分離用絶縁膜の前記第２の方向の両側面及び底面に形成され、
    前記第２の側面拡散層は、前記第２の素子分離用絶縁膜の前記第２の方向の両側面及び底面に形成される
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の上部拡散層に接続される第１のセルキャパシタと、
    前記第２の上部拡散層に接続される第２のセルキャパシタと、
    前記トレンチ間拡散層に接続されるビット線とをさらに備え、
    前記第１及び第２のゲート電極はそれぞれワード線である
    ことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
  10. 第１導電型の半導体基板と、
    前記半導体基板に埋め込まれて第１の活性領域の一端及び第２の活性領域の一端を区画する第１の素子分離用絶縁膜と、
    前記第１の活性領域を通過するように前記半導体基板に設けられた第１のトレンチ内にゲート絶縁膜を介して埋め込まれた第１のゲート電極と、
    前記第２の活性領域を通過するように前記半導体基板に設けられた第３のトレンチ内にゲート絶縁膜を介して埋め込まれた第３のゲート電極と、
    前記第１のトレンチと前記第１の素子分離用絶縁膜との間に配置される第１の半導体ピラーと、
    前記第３のトレンチと前記第１の素子分離用絶縁膜との間に配置される第３の半導体ピラーと、
    前記第１の半導体ピラーの上部に配置される第２導電型の第１の上部拡散層と、
    前記第３の半導体ピラーの上部に配置される前記第２導電型の第３の上部拡散層と、
    前記第１のトレンチの下方から前記第１の半導体ピラーの下方にかけて配置される前記第２導電型の第１の下部拡散層と、
    前記第３のトレンチの下方から前記第３の半導体ピラーの下方にかけて配置される前記第２導電型の第２の下部拡散層と、
    前記第１の素子分離用絶縁膜と前記第１の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第１の側面拡散層と、
    前記第１の素子分離用絶縁膜と前記第３の半導体ピラーの間に配置された、前記第２の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第３の側面拡散層と
    を備えることを特徴とする半導体装置。
  11. 前記第１の素子分離用絶縁膜及び前記第１のトレンチはそれぞれ第１の方向に延在し、
    前記第１及び第２の活性領域はそれぞれ、前記第１の方向と交差する第２の方向に延在し、
    前記第１の側面拡散層は、前記第１の素子分離用絶縁膜の前記第１の半導体ピラーと対向する側面に設けられ、
    前記第３の側面拡散層は、前記第１の素子分離用絶縁膜の前記第３の半導体ピラーと対向する側面に設けられる
    ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１及び第３の側面拡散層は、前記第１の素子分離用絶縁膜の前記第２の方向の両側面及び底面に一体として形成される
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１の上部拡散層に接続される第１のセルキャパシタと、
    前記第３の上部拡散層に接続される第３のセルキャパシタと、
    前記第１のトレンチを挟んで前記第１の半導体ピラーの反対側に配置され、前記第１の下部拡散層と接続される第１の接続用拡散層と、
    前記第３のトレンチを挟んで前記第３の半導体ピラーの反対側に配置され、前記第２の下部拡散層と接続される第２の接続用拡散層と、
    前記第１及び第２の接続用拡散層のそれぞれに接続されるビット線とをさらに備え、
    前記第１及び第３のゲート電極はそれぞれワード線である
    ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
  14. 前記半導体基板に埋め込まれて前記第１の活性領域の他端を区画する第２の素子分離用絶縁膜と、
    前記第１の活性領域のうち前記第１のトレンチと前記第２の素子分離用絶縁膜の間の領域を通過するように前記半導体基板に設けられた第２のトレンチ内にゲート絶縁膜を介して埋め込まれた第２のゲート電極と、
    前記第２のトレンチと前記第２の素子分離用絶縁膜との間に配置される第２の半導体ピラーと、
    前記第２の半導体ピラーの上部に配置される前記第２導電型の第２の上部拡散層と、
    前記第１のトレンチと前記第２のトレンチの間に配置される前記第２導電型のトレンチ間拡散層と、
    前記第２の素子分離用絶縁膜と前記第２の半導体ピラーの間に配置された、前記第１の下部拡散層の不純物濃度より高い濃度の前記第１導電型の不純物を含有する第２の側面拡散層とをさらに備え、
    前記第１の下部拡散層は、前記第１の半導体ピラーの下方から前記第２の半導体ピラーの下方にかけて配置され、前記トレンチ間拡散層と接続される
    ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
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