KR20090088249A - 반도체 메모리 장치의 디커플링 캐패시터의 레이아웃 방법 - Google Patents

반도체 메모리 장치의 디커플링 캐패시터의 레이아웃 방법 Download PDF

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KR20090088249A
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Abstract

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 주변 회로 영역에 형성되는 디커플링 캐패시터를 적용하는 반도체 메모리 장치의 배치 방법에 관하여 개시한다. 개시된 본 발명은 반도체 메모리 장치의 디커플링 캐패시터 배치 방법은 다수의 블록 사이에 최소한 둘 이상의 디커플링 캐패시터를 형성하기 위한 디커플링 캐패시터 배치 영역이 사각형 패턴으로 레이아웃되는 단계, 상기 디커플링 캐패시터 배치 영역에 형성되는 상기 복수의 디커플링 캐패시터로 인가될 제 1 전원과 상기 디커플링 캐패시터 배치 영역에 인접하는 상기 블록으로 공급되는 제 2 전원에 상응하여 가변적으로 상기 각 디커플링 캐패시터의 폭이 레이아웃되는 단계 및 상기 각 디커플링 캐패시터의 액티브와 게이트에 오버랩되는 보조 레이어에 상기 각 디커플링 캐패시터의 액티브와 게이트로 전원을 공급하는 메탈 라인 및 콘택이 레이아웃되는 단계를 포함함으로써, 디커플링 캐패시터의 배치 시간을 단축시키는 효과가 있다.

Description

반도체 메모리 장치의 디커플링 캐패시터의 레이아웃 방법{Method for layout de-coupling capacitor of a semiconductor memory device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 주변 회로 영역에 형성되는 디커플링 캐패시터를 적용하는 반도체 메모리 장치의 배치 방법에 관한 것이다.
디램과 같은 반도체 메모리 장치는 메모리 셀 어레이뿐만 아니라 안정적인 전원 공급 또는 전송되는 신호들의 안정화를 위하여 캐패시터를 채용하고 있으며, 특히 노이즈와 같은 요인으로부터 전압을 안정화시키기 위한 목적으로 주변 회로(Prephery) 영역의 여유 공간에 디커플링 캐패시터(decoupling capacitor)를 배치한다.
상기한 디커플링 캐패시터는 전원 상의 고주파 노이즈를 제거하거나 소자가 필요로 하는 전원을 보조적으로 제공하고, 소자에 외부 전원이 연결될 때 발생하는 인덕턴스(inductance) 성분 등을 배제하여 외부 전원에서 바라보는 임피던스(impedance)를 개선하는 역할을 한다.
반도체 메모리 장치의 경우 작은 면적에 큰 캐패시터 용량을 가지는 모 스(MOS) 캐패시터가 디커플링 캐패시터로 형성되는 것이 일반적이다.
도 1은 종래 기술에 디커플링 캐패시터로 사용되는 모스 캐패시터의 레이아웃으로, 도 1을 참조하면, 디커플링 캐패시터(100)는 기판(미도시)에 액티브(102)가 배치되고 액티브(102)와 이격된 상부에 장방형으로 게이트(104)가 배치되며, 액티브(102)와 게이트(104) 사이에 유전층(미도시)이 게재되어 캐패시터를 이룬다.
그리고, 게이트(104)가 배치된 상부 레이어에 디커플링 캐패시터(100)의 각 전극에 소정 전압을 인가하기 위한 메탈라인(106,108,110,112)이 수평으로 이격되면서 일정한 폭을 갖도록 배치된다.
예를 들어, 디커플링 캐패시터(100)가 NMOS 캐패시터인 경우, 게이트(104)와 오버랩되는 메탈라인(106, 108)은 전원 전압을 게이트(104)에 인가하기 위해 콘택들이 접속되고, 액티브(102)와 오버랩되는 메탈라인(110, 112)은 접지 전압을 드레인(114)과 소스(116) 및 백바이어스(미도시)에 인가하기 위해 콘택들에 접속된다. 반면, 디커플링 캐패시터(100)가 PMOS 캐패시터인 경우 메탈라인(106,108,110,112)은 그 반대로 전압이 인가된다.
종래 기술에 따른 반도체 메모리 장치는, 주변 영역에 최소한의 로직 기능을 수행하는 소자들로 구성된 회로 블록들을 배치하면서 발생하는 빈 공간에 디커플링 캐패시터(100)를 하나씩 차례로 배치하였다.
한편, 상기 블록 사이의 공간에는 각 블록으로 전원을 공급하기 위한 전원 라인과, 데이터 입출력 라인 및 블록 간 신호 전달을 위한 신호 라인 등이 배치되는데, 이들 라인 중 디커플링 캐패시터로 전압을 공급하는 메탈라 인(106,108,110,112)과 같은 종류의 라인이 존재할 수 있으므로, 디커플링 캐패시터를 배치할 때 이들 라인의 배치까지 고려하여야 한다. 이로 인해 디커플링 캐패시터를 배치하기 위한 배치 시간이 증가되는 문제점이 있다.
또한, 주변 영역에 상기 블록들을 배치하면서 발생하는 빈 공간에 도 1의 디커플링 캐패시터(100)를 하나씩 배치하는 경우, 디커플링 캐패시터(100)에 전압을 공급하는 메탈라인(106,108,110,112) 중 특정 부분이 상기 라인들 즉, 전원 라인과 데이터 입출력 라인 및 신호 라인에 의해 가로 막혀 전원과 제대로 연결되지 못하여 디커플링 캐패시터의 성능이 떨어지는 문제점이 있다.
본 발명은 디커플링 캐패시터의 배치 시간을 단축시키는 반도체 메모리 장치의 디커플링 캐패시터의 배치 방법을 제공한다.
또한, 본 발명은 디커플링 캐패시터로 전압을 공급하는 메탈라인과 전원과의 연결을 용이하게 하여 디커플링 캐패시터의 성능을 개선하는 반도체 메모리 장치의 디커플링 캐패시터의 배치 방법을 제공한다.
본 발명의 반도체 메모리 장치의 디커플링 캐패시터의 배치 방법은 다수의 블록 사이에 최소한 둘 이상의 디커플링 캐패시터를 형성하기 위한 디커플링 캐패시터 배치 영역이 사각형 패턴으로 레이아웃되는 단계; 상기 디커플링 캐패시터 배치 영역에 형성되는 상기 복수의 디커플링 캐패시터로 인가될 제 1 전원과 상기 디 커플링 캐패시터 배치 영역에 인접하는 상기 블록으로 공급되는 제 2 전원에 상응하여 가변적으로 상기 각 디커플링 캐패시터의 폭이 레이아웃되는 단계; 및 상기 각 디커플링 캐패시터의 액티브와 게이트에 오버랩되는 보조 레이어에 상기 각 디커플링 캐패시터의 액티브와 게이트로 전원을 공급하는 메탈 라인 및 콘택이 레이아웃 되는 단계;를 포함한다.
여기서, 상기 제 1 전원은 상기 디커플링 캐패시터의 게이트로 인가되는 전압임이 바람직하다.
바람직하게는, 상기 각 디커플링 캐패시터의 폭은 상기 제 1 전원과 상기 제 2 전원이 동종의 전원이면 상기 디커플링 캐패시터의 게이트를 상기 제 2 전원을 인가하는 전원 라인에 정렬되도록 조절된다.
바람직하게는, 상기 각 디커플링 캐패시터의 폭은 상기 제 1 전원과 상기 제 2 전원이 이종의 전원이면 동일한 크기로 조절된다.
상기 보조 레이어는 상기 디커플링 캐패시터의 게이트로 전압을 인가하는 메탈 라인 및 콘택을 배치시키기 위한 다수의 제 1 보조 레이어가 상기 디커플링 캐패시터의 게이트의 양단에 각각 소정 크기로 오버랩되게 레이아웃되고, 상기 디커플링 캐패시트의 액티브로 전압을 인가하는 메탈 라인 및 콘택을 배치시키기 위한 제 2 보조 레이어가 상기 디커플링 캐패시터의 액티브와 오버랩되게 레이아웃됨이 바람직하다.
상기 보조 레이어는 상기 블록에서 연장된 배선이 형성된 영역에 대하여 리세스 패턴으로 레이아웃됨이 바람직하다.
상기 보조 레이어는 기판상에 상기 디커플링 캐패시터의 액티브와 유전층 및 장방형의 상기 디커플링 캐패시터의 게이트가 순차적으로 적층된 상부 층에 레이아웃됨이 바람직하다.
본 발명은 반도체 메모리 장치의 주변 영역에서 디커플링 캐패시터가 배치될 디커플링 캐패시터 배치 영역을 미리 확보하고, 다수의 디커플링 캐패시터를 배치함으로써 배치 시간을 단축시키는 효과가 있다.
또한, 본 발명은 상기 디커플링 캐패시터와 인접하는 블록의 전원을 고려하여 디커플링 캐패시터의 게이트를 정렬하여 전원 연결을 용이하게 함으로써, 디커플링 캐패시터의 성능을 개선하는 효과가 있다.
본 발명은 반도체 메모리 장치의 주변 영역에서 최소한 둘 이상의 디커플링 캐패시터를 배치할 배치 영역을 미리 확보하고, 확보된 디커플링 캐패시터 배치 영역에 다수의 디커플링 캐패시터를 배치함으로써 배치 시간을 감소시키며, 디커플링 캐패시터의 게이트를 인접하는 블록의 전원을 고려하여 배치하여 전원 연결을 용이하게 함으로써 디커플링 캐패시터의 성능을 개선하는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법을 개시한다.
도 2는 본 발명에서 예시하는 디커플링 케패시터의 레이아웃이다. 도 2를 참조하면, 디커플링 캐패시터(200)는 종래의 디커플링 캐패시터(도 1의 100)에서 각 전극에 소정 전압을 인가하는 메탈라인 및 콘택을 대신하여 메탈라인과 콘택이 배 치될 보조 레이어(206, 208, 210)가 배치되며, 디커플링 캐패시터의 폭(Width)과 길이(Length)가 인접하는 블록으로 인가되는 전원에 상응하여 가변적으로 배치된다.
구체적으로 살펴보면, 디커플링 캐패시터(200)는 기판(미도시)에 액티브(202)가 배치되고 액티브(202)와 이격된 상부에 장방형으로 게이트(204)가 배치되며, 액티브(202)와 게이트(204) 사이에 유전층(미도시)이 게재되어 모스(MOS) 캐패시터를 이룬다.
그리고, 게이트(204)가 배치된 상부 레이어에 디커플링 캐패시터(200)의 각 전극에 소정 전압을 인가하는 메탈라인이 배치될 보조 레이어(206, 208, 210)가 배치된다.
여기서, 보조 레이어(206, 208)는 게이트(204) 양단에 오버랩되며 일정한 폭을 갖도록 배치되며, 이는 도 1에서 게이트(104)에 전원을 인가하는 메탈라인(106, 108)이 배치되는 위치에 대응된다.
그리고, 보조 레이어(210)는 액티브(202)가 전체적으로 오버랩되로록 배치되며, 이는 도 1에서 드레인(114)과 소스(116) 및 백바이어스(미도시)에 전원을 인가하는 메탈라인(110, 112)이 배치되는 위치를 포함한다.
한편, 디커플링 캐패시터(200)가 NMOS 캐패시터이면 보조 레이어(206, 208)에 배치될 메탈라인은 게이트(204)로 전원 전압을 인가하는 전원 라인과 연결되고, 보조 레이어(210)에 배치될 메탈라인은 드레인(214)과 소스(216) 및 백바이어스(미도시)로 접지 전압을 인가하는 전원 라인과 연결된다.
도 2 내지 도 6을 참조하여 본 발명에 따른 반도체 메모리 장치의 디커플링 캐패시터 배치 방법을 살펴본다.
우선, 도 3a 내지 도 3b와 같이, 반도체 메모리 장치의 주변 영역에서 디커플링 캐패시터를 배치할 수 있는 디커플링 캐패시터 배치 영역(300, 310)을 확보한다.
즉, 디커플링 캐패시터 배치 영역(300, 310)은 반도체 메모리 장치의 주변 영역에 다수의 회로 블록들(B1, B2, B3, B4)이 배치되고 남은 빈 공간으로, 도 3a와 같은 사각형 또는 도 3b와 같은 폴리곤(polygon) 형상을 가질 수 있다. 폴리곤 형상을 갖는 디커플링 캐패시터 배치 영역(310)은 취급하기 용이하도록 적당한 크기를 갖는 사각형의 단위 영역(310_a, 310_b, 310_c)으로 재단됨이 바람직하다.
다음, 디커플링 캐패시터 배치 영역(예를 들면, 300)에 인접하는 블록(B1, B2)에 사용되는 전원을 고려하여 배치 영역(300)에 배치되는 디커플링 캐패시터의 게이트(204)를 정렬시킴으로써 각 디커플링 캐패시터의 폭을 레이아웃한다.
구체적으로, 도 4a 내지 도 4b에 도시된 바와 같이, 디커플링 캐패시터 배치 영역(300)에 인접하는 블록(B1, B2)에 사용되는 전원이 디커플링 캐패시터의 인가될 전원과 동종인 경우를 살펴본다.
도 4a와 같이, 각 블록(B1, B2)의 전원 전압 라인(VDD_L1, VDD_L2)이 접지 전압 라인(VSS_L1, VSS_L2)보다 디커플링 캐패시터 배치 영역(300)으로부터 더 이격되어 배치된 경우, 디커플링 캐패시터 배치 영역(300)에 배치되는 다수의 디커플링 캐패시터 각각은 게이트로 전원을 인가하기 위한 보조 레이어(206, 208)를 도시 된 화살표와 같이 블록(예컨대 B1)의 전원 전압 라인(VDD_L1)과 콘택되는 전원 라인(M0)에 맞추어 정렬함으로써, 각 디커플링 캐패시터의 폭(Width; W1, W2, W3, W4)을 레이아웃한다. 이때의 디커플링 캐패시터는 NMOS 캐패시터임이 바람직하다.
한편, 도 4b와 같이, 각 블록(B1, B2)의 접지 전압 라인(VSS_L1, VSS_L2)이 전원 전압 라인(VDD_L1, VDD_L2)보다 디커플링 캐패시터 배치 영역(300)으로부터 더 이격되어 배치된 경우, 디커플링 캐패시터 배치 영역(300)에 배치되는 다수의 디커플링 캐패시터 각각은 게이트 전원을 인가하기 위한 보조 레이어(206, 208)를 도시된 화살표와 같이 블록(예컨대 B1)의 접지 전압 라인(VSS_L1)과 콘택되는 전원 라인(M1)에 맞추어 정렬함으로써, 각 디커플링 캐패시터의 폭(W1, W2, W3, W4)을 레이아웃한다. 이때의 디커플링 캐패시터는 PMOS 캐패시터임이 바람직하다.
도 4a, 내지 도 4b와 같이, 각 디커플링 캐패시터의 폭을 가변적으로 레이아웃하여 각 디커플링 캐패시터의 게이트를 블록(B1, B2)의 전원 라인에 상응하여 정렬시킴으로써 각 디커플링 캐패시터로 인가될 전원 연결이 용이 해진다.
반면, 도 5와 같이 디커플링 캐패시터 배치 영역(300)에 인접하는 블록(B1, B2)에 사용되는 전원이 디커플링 캐패시터의 인가될 전원과 이종인 경우, 디커플링 캐패시터 배치 영역(300)에 배치되는 다수의 디커플링 캐패시터는 임의의 한 점을 기준으로 동일한 폭(W5)을 갖도록 레이아웃된다. 이때, 디커플링 캐패시터 배치 영역(300)의 마지막 열이나 행에 배치되는 디커플링 캐패시터는 잉여 공간에 맞추어 폭(W6) 또는 길이가 설정됨이 바람직하다.
이어서, 각 디커플링 캐패시터(200)의 보조 레이어(206, 208, 210)를 블 록(B1, B2)으로부터 확장되는 신호 라인과 이종의 전원 라인 및 데이터 입출력 라인 영역 등과 오버랩되지 않도록 리세스 패턴으로 레이아웃하고, 리세스 패턴으로 레이아웃된 각 디커플링 캐패시터(200)의 보조 레이어(206, 208, 210)의 소정 영역에 메탈 라인 및 콘택을 배치하여 전원을 연결한다.
구체적으로, 도 6에 도시된 바와 같이, 디커플링 캐패시터의 보조 레이어(210)와 블록(B1 또는 B2)에서 확장되는 신호 라인(SL)이 오버랩되면, 디커플링 캐패시터의 보조 레이어(210)는 신호 라인(SL)에 대하여 오목해지는 형상, 즉 리세스 패턴으로 레이아웃된다. 디커플링 캐패시터의 보조 레이어(206, 208)도 동일하게 레이아웃됨이 바람직하다. 그리고, 상기 디커플링 캐패시터의 보조 레이어(206,208,210)의 소정 영역에 일정한 폭을 갖는 메탈라인(2220, 222, 224, 226)이 배치된다. 특히, 상기 디커플링 캐패시터의 보조 레이어(210)에 배치되는 메탈라인(220, 222)는 게이트(204)와 오버랩되지 않는 영역에 배치됨이 바람직하다.
그리고, 도 7과 같이, 각 메탈라인(220, 222, 224, 226)은 인접 블록(B1, B2)의 전원 라인(M0, M1)과 전기적으로 연결되어 디커플링 캐패시터로 전압을 인가하는 콘택들(C)이 배치된다.
도 8을 참조하여 본 발명의 반도체 메모리 장치의 디커플링 캐패시터 레이아웃 방법을 다시 살펴보면, 우선, 다수의 블록이 배치된 반도체 메모리 장치의 주변 영역에서 최소한 둘 이상의 디커플링 캐패시터를 배치할 디커플링 캐피시터 배치 영역을 먼저 확보하고, 확보된 소정 형상의 디커플링 캐패시터 배치 영역을 사각형 패턴으로 레이아웃한다.(S1)
그리고, 디커플링 캐패시터 배치 영역에 형성되는 디커플링 캐패시터로 인가될 전원과 디커플링 캐패시터 배치 영역에 인접하는 블록에 공급되는 전원이 동종이면 각 디커플링 캐패시터의 게이트를 연결된 전원 라인에 정렬함으로써 각 디커플링 캐패시터의 폭을 레이아웃하고, 디커플링 캐패시터로 인가될 전원과 상기 블록에 공급되는 전원이 이종이면 일정한 폭을 갖는 다수의 디커플링 캐패시터를 일괄적으로 레이아웃한다.(S2)
이어서, 각 디커플링 캐패시터의 보조 레이어를 블록에서 디커플링 캐패시터 배치 영역으로 연장된 배선이 형성될 영역에 대하여 오버랩되지 않게 리세스 패턴으로 레이아웃하고, 상기 보조 레이어에 각 디커플링 캐패시터로 전원을 공급하기 위해 전원 라인과 콘택되는 메탈라인을 레이아웃한다.(S3)
상기한 바와 같이, 반도체 메모리 장치의 주변 영역에서 디커플링 캐패시터가 배치될 배치 영역을 먼저 확보하고, 확보된 디커플링 캐패시터 배치 영역에 다수의 디커플링 캐패시터를 동시에 배치함으로써 배치 시간이 단축된다.
또한, 상기 디커플링 캐패시터 배치 영역에 인접하는 블록의 전원을 고려하여 디커플링 캐패시터의 게이트 위치가 정렬되게 배치함으로써 전원 연결을 용이하게 하여 디커플링 캐패시터의 성능이 개선된다.
도 1은 종래 기술에서 디커플링 캐패시터로 사용되는 모스 캐패시터의 레이아웃도.
도 2는 본 발명의 실시예에 따른 인스턴스 디커플링 캐패시터의 레이아웃도.
도 3a 내지 도 3b는 반도체 메모리 장치의 주변 영역에서 확보되는 디커플링 캐패시터 배치 영역의 레이아웃도.
도 4a 내지 도 4b는 도 3a의 블록(B1, B2)에 사용되는 전원이 디커플링 캐패시터에 공급되는 전원과 동종의 전원인 경우의 디커플링 캐패시터의 레이아웃도.
도 5는 도 3a의 블록(B1, B2)에 사용되는 전원이 디커플링 캐패시터에 공급되는 전원과 이종의 전원인 경우의 디커플링 캐패시터의 레이아웃도.
도 6은 디커플링 캐패시터의 보조 레이어 및 메탈라인의 레이아웃도.
도 7은 디커플링 캐패시터의 메탈라인과 전원라인을 연결하는 레이아웃도.
도 8은 본 발명의 반도체 메모리 장치의 디커플링 캐패시터의 배치 방법을 나타내는 순서도.

Claims (7)

  1. 다수의 블록 사이에 최소한 둘 이상의 디커플링 캐패시터를 형성하기 위한 디커플링 캐패시터 배치 영역이 사각형 패턴으로 레이아웃되는 단계;
    상기 디커플링 캐패시터 배치 영역에 형성되는 상기 복수의 디커플링 캐패시터로 인가될 제 1 전원과 상기 디커플링 캐패시터 배치 영역에 인접하는 상기 블록으로 공급되는 제 2 전원에 상응하여 가변적으로 상기 각 디커플링 캐패시터의 폭이 레이아웃되는 단계; 및
    상기 각 디커플링 캐패시터의 액티브와 게이트에 오버랩되는 보조 레이어에 상기 각 디커플링 캐패시터의 액티브와 게이트로 전원을 공급하는 메탈 라인 및 콘택이 레이아웃 되는 단계;
    를 포함하는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
  2. 제 1 항에 있어서,
    상기 제 1 전원은 상기 디커플링 캐패시터의 게이트로 인가되는 전압인 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
  3. 제 1 항에 있어서,
    상기 각 디커플링 캐패시터의 폭은 상기 제 1 전원과 상기 제 2 전원이 동종의 전원이면 상기 디커플링 캐패시터의 게이트를 상기 제 2 전원을 인가하는 전원 라인에 정렬되도록 조절되는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
  4. 제 1 항에 있어서,
    상기 각 디커플링 캐패시터의 폭은 상기 제 1 전원과 상기 제 2 전원이 이종의 전원이면 동일한 크기로 조절되는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
  5. 제 1 항에 있어서,
    상기 보조 레이어는,
    상기 디커플링 캐패시터의 게이트로 전압을 인가하는 메탈 라인 및 콘택을 배치시키기 위한 다수의 제 1 보조 레이어가 상기 디커플링 캐패시터의 게이트의 양단에 각각 소정 크기로 오버랩되게 레이아웃되고,
    상기 디커플링 캐패시트의 액티브로 전압을 인가하는 메탈 라인 및 콘택을 배치시키기 위한 제 2 보조 레이어가 상기 디커플링 캐패시터의 액티브와 오버랩되게 레이아웃되는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
  6. 제 1 항에 있어서,
    상기 보조 레이어는 상기 블록에서 연장된 배선이 형성된 영역에 대하여 리세스 패턴으로 레이아웃되는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
  7. 제 1 항에 있어서,
    상기 보조 레이어는 기판상에 상기 디커플링 캐패시터의 액티브와 유전층 및 장방형의 상기 디커플링 캐패시터의 게이트가 순차적으로 적층된 상부 층에 레이아웃되는 반도체 메모리 장치의 디커플링 캐패시터 배치 방법.
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