CN110945655A - 具有内在去耦电容器的单元架构 - Google Patents

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Abstract

IC包括单元阵列和第一组端帽单元。单元阵列包括耦合到第一电压的第一组Mx层功率互连、第一组Mx层互连、耦合到第二电压源的第二组Mx层功率互连、以及第二组Mx层互连。第一组端帽单元包括第一组Mx+1层互连和第二组Mx+1层互连。第一组Mx+1层互连被耦合到第一组Mx层功率互连和第二组Mx层互连，以提供第一组去耦电容器。第二组Mx+1层互连被耦合到第二组Mx层功率互连和第一组Mx层互连，以提供第二组去耦电容器。

Description

具有内在去耦电容器的单元架构
相关申请的交叉引用
本申请要求于2017年8月2日提交的标题为“CELL ARCHITECTURE WITH INTRINSICDECOUPLING CAPACITOR”的美国专利申请号15/667,576的优先权，其通过整体引用明确地合并于此。
技术领域
本公开总体上涉及单元架构，更特别地，涉及具有一个或多个内在去耦电容器的单元架构。
背景技术
标准单元设备是实现数字逻辑的集成电路(IC)。诸如片上系统(SoC)设备的专用IC(ASIC)可能包括成千上万个标准单元设备。典型的IC包括依次形成的层的堆叠。每一层可以被堆叠或覆盖在先前的层上并且被图案化以形成限定晶体管(例如，场效应晶体管(FET)和/或鳍式场效应晶体管(FinFET))的形状，并且将晶体管连接到电路中。
去耦电容器(也称为旁路电容器)使电路的一部分与电路的另一部分去耦合。由电路元件引起的噪声可能会通过去耦电容器分流，从而降低了噪声对其他电路元件的影响。当前需要对去耦电容器的设计进行改进。
发明内容
在本公开的方面中，IC至少包括第一IC部分和在第一IC部分的第一侧上的第二IC部分。IC包括在第一IC部分中的单元阵列。单元阵列包括：第一组金属x(Mx)层功率互连，该第一组金属层功率互连被耦合到第一电压源，并且在第一方向上跨单元阵列、邻近于p型金属氧化物半导体(MOS)(pMOS)的有源区域延伸；第一组Mx层互连，在第一方向上跨单元阵列、邻近于pMOS有源区域延伸；第二组Mx层功率互连，被耦合到小于第一电压源的第二电压源，并且在第一方向上跨单元阵列、邻近于n型MOS(NMOS)有源区域延伸；以及第二组Mx层互连，在第一方向上跨单元阵列、邻近于nMOS有源区域延伸。IC还包括在第二IC部分中的第一组端帽单元。第一组Mx层功率互连、第一组Mx层互连、第二组Mx层功率互连、以及第二组Mx层互连跨第一组端帽单元进一步延伸。第一组端帽单元包括在与第一方向正交的第二方向上延伸的第一组金属x+1(Mx+1)层互连。第一组Mx+1层互连被耦合到第一组Mx层功率互连和第二组Mx层互连，以在第二组Mx层互连处提供第一电压源。第一组端帽单元还包括在第二方向上延伸的第二组Mx+1层互连。第二组Mx+1层互连被耦合到第二组Mx层功率互连和第一组Mx层互连，以在第一组Mx层互连处提供第二电压源。第一组Mx层功率互连和第一组Mx层互连用作第一组去耦电容器，以及第二组Mx层功率互连和第二组Mx层互连用作第二组去耦电容器。
在本公开的方面中，IC和IC的操作的方法被提供。IC至少包括第一IC部分和在第一IC部分的第一侧上的第二IC部分。在第一组Mx层功率互连中提供第一电压。单元阵列在第一IC部分中。单元阵列包括第一组Mx层功率互连，其被耦合到第一电压源，并且在第一方向上跨单元阵列、邻近于pMOS有源区域延伸。单元阵列还包括第一组Mx层互连，该第一组Mx层互连在第一方向上跨单元阵列、邻近于pMOS有源区域延伸。在第二组Mx层功率互连中提供第二电压。单元阵列包括第二组Mx层功率互连，该第二组Mx层功率互连被耦合到小于第一电压源的第二电压源，并且在第一方向上跨单元阵列、邻近于nMOS有源区域延伸。单元阵列还包括第二组Mx层互连，该第二组Mx层互连在第一方向上跨单元阵列、邻近于nMOS有源区域延伸。第一组端帽单元在第二IC部分中。第一组Mx层功率互连、第一组Mx层互连、第二组Mx层功率互连和第二组Mx层互连跨第一组端帽单元进一步延伸。在第二组Mx层互连处提供第一电压。第一组端帽单元包括在与第一方向正交的第二方向上延伸的第一组Mx+1层互连。第一组Mx+1层互连被耦合到第一组Mx层功率互连和第二组Mx层互连，以在第二组Mx层互连处提供第一电压源。在第一组Mx层互连处提供第二电压。第一组端帽单元包括在第二方向上延伸的第二组Mx+1层互连。第二组Mx+1层互连被耦合到第二组Mx层功率互连和第一组Mx层互连，以在第一组Mx层互连处提供第二电压源。第一组Mx层功率互连和第一组Mx层互连用作第一组去耦电容器，以及第二组Mx层功率互连和第二组Mx层互连用作第二组去耦电容器。
附图说明
图1是图示标准单元和IC内的各个层的侧视图的第一图。
图2是图示标准单元和IC内的各个层的侧视图的第二图。
图3是概念性地图示具有内在去耦电容器的单元架构的平面图。
图4是概念性地图示包括单元阵列和端帽单元的宏块的平面图的第一图。
图5是图示包括单元阵列和端帽单元的宏块的平面图的第二图。
图6是图示图5的宏块中的不同金属层的图。
图7是图示包括单元阵列和端帽单元的宏块的平面图的第三图。
图8是图示示例性IC的操作方法的图。
具体实施方式
下面结合附图阐述的详细描述旨在作为对各种配置的描述，而不旨在表示可以实践本文描述的概念的唯一配置。详细描述包括以提供对各种概念的完整理解为目的的具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，以框图形式示出了众所周知的结构和组件，以避免使这些概念模糊。装置和方法将在下面的详细描述中进行描述，并且可以在附图中通过各种框、模块、组件、电路、步骤、过程、算法、元素等来示出。
去耦电容器使电路的一部分与电路的另一部分去耦合。电路元件引起的噪声可能会通过去耦电容器分流，从而降低了噪声对其他电路元件的影响。去耦电容器可能会占用IC上的大量空间。下文提供了具有内在/内置去耦电容器的示例性(标准)单元架构。具有内在/内置去耦电容器的示例性单元架构可以节省IC上的空间，因为去耦电容器是内在的，并且内置于执行各种逻辑功能的标准单元中，诸如缓冲器、反相器、与门、与非门、或门、或非门和其他逻辑功能。在一种配置中，示例性去耦电容器可以被内在地形成在金属0(M0)层上的标准单元内。图1和图2提供了包括标准单元和IC内的M0层在内的各个层的侧视图。
图1是图示标准单元和IC内的各个层的侧视图的第一图100。如图1所示，晶体管具有栅极102、源极104和漏极106。源极104和漏极106可以由鳍片形成。接触B(CB)层互连108(也被称为金属聚(metal POLY)(MP)层互连)可以接触栅极102。接触A(CA)层互连110(也被称为金属扩散(MD)层)互连)可以接触源极104或漏极106。过孔112(可以被称为过孔D(VD)或过孔G(VG))可以接触CA层互连110。过孔VD、VG 112在至少双重图案化工艺中通过单独的掩模来形成。M0层互连114接触过孔VD/VG112。过孔V0 116可以接触M0层互连114。
图2图示标准单元和IC内的各个层的侧视图的第二图200。如图2所示，晶体管具有栅极202、源极204和漏极206。源极204和漏极206可以由鳍片形成。CB层互连208可以接触栅极202。CA层互连210可以接触源极204或漏极206。过孔212VD/VG可以接触CB层互连208。M0层互连214接触过孔VD/VG 212。过孔V0 116可以接触M0层互连214。
如上述所讨论的，提供了具有内在去耦电容器的示例性单元架构。去耦电容器被内置于提供各种逻辑功能的标准单元中。例如，提供逻辑功能(诸如缓冲器、反相器、与门、与非门、或门、或非门以及其他逻辑功能)的标准单元还可以包括内置去耦电容器。这种内置去耦电容器可以通过以下互连耦合到Vdd和Vss：通过端帽单元内的互连、通过主要没有pMOS/nMOS有源区域(也被称为氧化物扩散(OD)区域)的互补MOS(CMOS)中断单元中的互连、和/或通过在pMOS/nMOS有源区域的中断(OD中断)处/上方延伸的互连。下文相对于图3至图7提供了具有内在/内置去耦电容器的示例性单元架构。
图3是概念性地图示具有内在去耦电容器的单元架构的平面图。注意，图3是简化的图示，以便于说明具有内在去耦电容器的示例性单元架构。参考图3，IC 300包括第一组Mx层功率互连302、306。Mx层功率互连302被耦合到Vdd。Mx层功率互连306也被耦合到Vdd，这是因为Mx层功率互连306通过Mx+1层互连340被耦合到Mx层功率互连302，Mx+1层互连340通过过孔Vx 342被连接到第一组Mx层功率互连302、306。集成电路300还包括第二组Mx层功率互连312、316。Mx层功率互连312被耦合到Vss。Mx层功率互连316也被耦合到Vss，这是因为Mx层功率互连316通过Mx+1层互连344被耦合到Mx层功率互连312，Mx+1层互连344通过过孔Vx 346被耦合到第二组Mx层功率互连312、316。第一组Mx层功率互连302、306和第二组Mx层功率互连312、316在第一方向上延伸。Mx层功率互连302位于pMOS区域中的标准单元的顶边缘350处。Mx层功率互连302可以与顶边缘350上方邻接的标准单元共享。Mx层功率互连312位于nMOS区域中的标准单元的底边缘352处。Mx层功率互连312可以与底边缘352下方邻接的标准单元共享。
IC300还包括第一组Mx层互连304(在图3中，在第一组Mx层互连中仅图示了一个互连)和第二组Mx层互连314(在图3中，在第二组Mx层互连中仅图示了一个互连)。第一组Mx层功率互连302、306和第一组Mx层互连304形成了与pMOS有源区域370(pMOS晶体管所在的位置)邻近的第一组去耦电容器。第二组Mx层功率互连312、316和第二组Mx层互连314形成了与nMOS有源区域372(nMOS晶体管所在的位置)邻近的第二组去耦电容器。在图3中，图示了四个去耦电容器，如去耦电容器的端子是302/304、306/304、314/312和314/316。假设在第一组Mx层功率互连中存在S1p个Mx层功率互连、在第一组Mx层互连中存在S1个Mx层互连、在第二组Mx层功率互连中存在S2p个Mx层功率互连、以及第二组Mx层互连中存在S2个Mx层互连，其中|S1p-S1|≤1并且|S2p-S2|≤1，则第一组去耦电容器将包括S1p+S1-1个去耦电容器，并且第二组去耦电容器将包括S2p+S2-1个去耦电容器。
IC 300还包括第一组Mx+1互连320(在图3中，在第一组Mx+1层互连中仅图示了一个互连)，其在与第一个方向正交的第二方向上延伸。第一组Mx+1层互连320通过过孔Vx 330、332将Mx层功率互连302耦合到Mx层互连314，以便在Mx层互连314处提供电压Vdd。IC300还包括第二组Mx+1层互连322(在图3中，在第二组Mx+1层互连中仅图示了一个互连)，其在第二方向上延伸。第二组Mx+1层互连322通过过孔Vx 334、336将Mx层功率互连312耦合到Mx层互连304，以便在Mx层互连304处提供电压Vss。相应地，第一组Mx+1层互连320将去耦电容器314/316、314/312的端子314捆绑到Vdd。进一步地，第二组Mx+1层互连322将去耦电容器306/304、302/304的端子304捆绑到Vss。
第一和第二组Mx+1层互连320、322也可以分别通过过孔Vx+1 390、392处的电压源连接而耦合到Vdd、Vss。第一组和第二组Mx+1层互连320、322可以位于提供特定逻辑功能的标准单元阵列的外部。在一个示例中，第一组和第二组Mx+1层互连320、322可以在端帽单元内、在主要没有pMOS/nMOS有源区域(OD区域)的CMOS中断(标准)单元内、或者在包括pMOS/nMOS有源区域中断(OD中断)的区域内。
在一种配置中，x小于或等于三。在另一配置中，x小于或等于2。在另一配置中，x小于或等于一。在又一配置中，x等于零。相应地，在x等于零的情况下，Mx层是M0层，Mx+1层是M1层，过孔Vx是过孔V0，以及过孔Vx+1是过孔V1。
在IC 300的pMOS区域中，第一组Mx层功率互连302、306和第一组Mx层互连304(在沿第一方向延伸的每隔一个的邻近轨道上)交错。在IC 300的nMOS区域中，第二组Mx层功率互连312、316和第二组Mx层互连314(在沿第一方向延伸的每隔一个的邻近轨道上)交错。在一种配置中，第一组Mx层功率互连302、306和第二组Mx层功率互连312、316都包括分别在标准单元边缘350和352上的互连。该配置在图3中被示出，如Mx层功率互连302、312分别在标准单元边缘350、352上。然而，在另一配置中，第一组Mx层互连304和第二组Mx层互连314都包括分别在标准单元边缘350和352上的互连。这种配置在图5至图7中被示出。如这样的，在IC300的pMOS区域内，如图3所示，标准单元的边缘350上的Mx层互连可以被绑接到Vdd，或者如图5至图7所示，可以被绑接到Vss。进一步地，如图3所示，在IC 300的nMOS区域内，标准单元边缘350上的Mx层互连可以被绑接到Vss，或者如图5至图7所示，可以被绑接到Vdd。
图4是概念性地图示包括单元阵列402和端帽单元404、406的宏块的平面图的第一图。参考图4，IC 400包括执行各种逻辑功能(例如，缓冲器、反相器、与门、与非门、或门、或非门和/或其他逻辑功能)的标准单元阵列402，并且还包括内在/内置的去耦电容器。标准单元阵列402包括去耦电容器的内置端子，如上述所讨论的。内置端子在标准单元本身内(例如，在M3、M2、M1或M0中)，而不是在全局布线阶段期间形成的互连的一部分(例如，在My之上的金属层中，其中标准单元包括My和更低的层)。与标准单元阵列402邻近的是端帽单元408。与该端帽单元邻近的是端帽单元404、406，端帽单元404、406提供用于将去耦电容器的端子绑接到Vdd和Vss的绑带。
图5是图示包括单元阵列和端帽单元的宏块的平面图的第二图。图6是图示图5的宏块中的不同金属层M0、M1、M2的图600。图7是图示包括单元阵列和端帽单元的宏块的平面图的第三图。参考图5、图6，IC 500被图示包括标准单元阵列的两行502a、502b。与标准单元阵列502a、502b邻近的是端帽单元504a/506a、504b/506b。标准单元阵列502a、502b的每个阵列都包括形成内置去耦电容器端子的第二组Mx层互连602、606、610、第一组Mx层功率互连622、618、614、第一组Mx层互连624、620、616、和第二组Mx层功率互连604、608、612。端帽单元504a包括第一组Mx+1层互连520，第一组Mx+1层互连520从第一组Mx层功率互连622、618、614向第二组Mx层互连602、606、610提供功率(PWR)，并且端帽单元504a包括第二组Mx+1层互连522，该第二组Mx+1层互连522从第二组Mx层功率互连604、608、612向第一组Mx层互连624、620、616提供地(GND)。
Mx层互连540将第一组Mx层功率互连622、618、614绑接在一起并且绑接到PWR。Mx层互连542将第二组Mx层功率互连604、608、612绑接在一起并且绑接至地。
如图5、图6中所图示的，IC 500至少包括第一IC部分502a和第二IC部分504a，第二IC部分504a在第一IC部分502的第一侧上。IC 500包括在第一IC部分502a中的单元阵列502a。单元阵列502a中的每个标准单元提供逻辑功能(诸如缓冲器、反相器、与门、与非门、或门、或非门、或其他逻辑功能)。单元阵列502a包括第一组Mx层功率互连622、618、614，它们被耦合到第一电压源(例如，PWR、Vdd)，并且在第一方向上跨单元阵列502a、邻近于pMOS有源区域598延伸。单元阵列502a还包括第一组Mx层互连624、620、616，它们在第一方向上跨单元阵列502a、邻近于pMOS有源区域598延伸。第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616在每隔一个的轨道上交错。如这样的，如果第一组Mx层功率互连622、618、614在奇数编号的轨道上延伸，则第一组Mx层互连624、620、616将在偶数编号的轨道上延伸。如图6中所示出的，第一组Mx层互连624、620、616具有在标准单元的边缘(虚线)上的互连(即，Mx层互连624)。然而，在另一配置中，第一组Mx层功率互连622、618、614可以具有在标准单元边缘(虚线)上的互连(例如，参见关于图3的讨论)。单元阵列502a还包括第二组Mx层功率互连604、608、612，它们被耦合到小于第一电压源的第二电压源(例如，GND、Vss)，并且在第一方向上跨单元阵列502a、邻近于nMOS有源区域596延伸。单元阵列502a还包括第二组Mx层互连602、606、610，它们在第一方向上跨单元阵列502a、邻近nMOS有源区域596延伸。第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610在每隔一个的轨道上交错。如这样的，如果第二组Mx层功率互连604、608、612在奇数编号的轨道上延伸，则第二组Mx层互连602、606、610将在偶数编号的轨道上延伸。如图6所示，第二组Mx层互连602、606、610具有在标准单元的边缘(虚线)上的互连(即，Mx层互连602)。然而，在另一配置中，第二组Mx层功率互连604、608、612可以具有在标准单元的边缘(虚线)上的互连(例如，参见关于图3的讨论)。
IC 500还包括在第二IC部分504a中的第一组端帽单元504a。第一组Mx层功率互连622、618、614、第一组Mx层互连624、620、616，第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610跨第一组端帽单元504a进一步延伸。第一组端帽单元504a包括第一组Mx+1层互连520，其在与第一方向正交的第二方向上延伸。第一组Mx+1层互连520被耦合到第一组Mx层功率互连622、618、614和第二组Mx层互连602、606、610，以在第二组Mx层互连602、606、610处提供第一电压源(例如，PWR、Vdd)。第一组端帽单元504a还包括在第二方向上延伸的第二组Mx+1层互连522。第二组Mx+1层互连522被耦合到第二组Mx层功率互连604、608、612和第一组Mx层互连624、620、616，以在第一组Mx层互连624、620、616处提供第二电压源(例如，GND、Vss)。第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616用作第一组去耦电容器，以及第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610用作第二组去耦电容器。第一组去耦电容器具有端子622/624、622/620、618/620、618/616和614/616。第二组去耦电容器具有端子602/604、606/604、606/608、610/608和610/612。
如上述所讨论的，第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616在第二方向(在沿第一方向延伸的每隔一个的轨道上)上交错，并且第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610在第二方向(在沿第一方向延伸的每隔一个的轨道上)上交错。
如图6中所示的，第一组Mx层功率互连622、618、614包括S1p个Mx层功率互连，第一组Mx层互连624、620、616包括S1个Mx层互连，第二组Mx层功率互连604、608、612包括S2p个Mx层功率互连，以及第二组Mx层互连602、606、610包括S2个Mx层互连，其中|S1p-S1|≤1并且|S2p-S2|≤1。第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616形成S1p+S1-1个去耦电容器，并且第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610形成S2p+S2-1个去耦电容器。在图6中，S1p、S1、S2p和S2为3，并且因此第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616形成5个去耦电容器，以及第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610形成5个去耦电容器。
第一组Mx+1层互连520和第二组Mx+1层互连522在第一方向上交错(在每隔一个的轨道上)。
IC 500还包括在第一IC部分502a的第二侧上的第三IC部分506a，其中第二侧关于第一IC部分502a与第一侧相对。IC 500还包括在第三IC部分506a中的第二组端帽单元506a。第一组Mx层功率互连622、618、614、第一组Mx层互连624、620、616、第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610跨第二组端帽单元506a进一步延伸。第二组端帽单元506a包括在第二方向上延伸的第三组Mx+1层互连570。第三组Mx+1层互连570被耦合到第一组Mx层功率互连622、618、614和第二组Mx层互连602、606、610，以在第二组Mx层互连602、606、610处提供第一电压源(例如，PWR、Vdd)。第二组端帽单元506a还包括在第二方向上延伸的第四组Mx+1层互连572。第四组Mx+1层互连572被耦合到第二组Mx层功率互连604、608、612和第一组Mx层互连624、620、616，以在第一组Mx层互连624、620、616处提供第二电压源(例如，GND、Vss)。
类似于第一组和第二组Mx+1层互连，第三组Mx+1层互连570和第四组Mx+1层互连572在第一方向上交错(沿第二方向延伸的每隔一个的轨道上)。
IC还可以包括第三组Mx+1层互连540以及第四组Mx+1层互连542，第三组Mx+1层互连540在第二方向上延伸并且将第一组Mx层功率互连622、618、614耦合在一起，以及第四组Mx+1层互连542在第二方向上延伸并且将第二组Mx层功率互连604、608、612耦合在一起。
在一种配置中，第一组Mx层功率互连622、618、614包括第一第一组Mx层功率互连622，第一组Mx层互连624、620、616包括第一第一组Mx层互连624，第一第一组Mx层互连624与第一第一组Mx层功率互连622邻近；第二组Mx层功率互连604、608、612包括第一第二组Mx层功率互连604，以及第二组Mx层互连602、606、610包括第一第二组Mx层互连602，第一第二组Mx层互连602与第一第二组Mx层功率互连604邻近。在这种配置中，第一组Mx+1层互连520被耦合到第一第一组Mx层功率互连622和第一第二组Mx层互连602，以在第一第二组Mx层互连602处提供第一电压源(例如，PWR、Vdd)。此外，在这种配置中，第二组Mx+1层互连522被耦合到第一第二组Mx层功率互连604和第一第一组Mx层互连624，以在第一第一组Mx层互连624处提供第二电压源(例如，GND、VSS)。第一第一组Mx层功率互连622和第一第一组Mx层互连624用作第一组去耦电容器中的第一去耦电容器，以及第一第二组Mx层功率互连604和第一第二组Mx层互连602用作第二组去耦电容器中的第二去耦电容器。
参考图7，IC 700还可以包括主要没有pMOS有源区域和nMOS有源区域的一组CMOS中断单元580。除了在第二方向上延伸的侧面处(即，图7中的左侧/右侧，其在第一方向上彼此相对)，CMOS中断单元580可以完全没有pMOS/nMOS有源区域或者可以没有pMOS/nMOS有源区域。该CMOS中断单元580包括在第二方向上延伸的第三组Mx+1层互连582、584(在图7中，仅示出了一个Mx+1层互连582)。第三组Mx+1层互连582、584中的每个Mx+1层互连将第一组Mx层功率互连622、618、614中的每一个耦合到第二组Mx层互连602、606、610，以在第二组Mx层互连602、606、610处(如图7所示，Mx+1层互连582提供耦合)提供第一电压源(例如，PWR、Vdd)或将第二组Mx层功率互连604、608、612耦合到第一组Mx层互连624、620、616，以在第一组M x层互连624、620、616处(如图7所示，Mx+1层互连584提供耦合)提供第二电压源(例如GND、Vss)。
如上述所讨论的，在一种配置中，x≤3。在另一配置中，x≤2。在另一配置中，x≤1。在又一种配置中，x为0。
图8是图示示例性IC的操作方法的图。提供了IC的操作方法。IC至少包括第一IC部分和在第一IC部分的第一侧上的第二IC部分。
在802处，在第一组Mx层功率互连622、618、614中提供第一电压(例如，PWR、Vdd)。单元阵列502a在第一IC部分中。单元阵列502a包括第一组Mx层功率互连622、618、614，它们被耦合到第一电压源(例如，PWR、Vdd)并且在第一方向上跨单元阵列502a、邻近于pMOS有源区域598延伸。单元阵列502a还包括第一组Mx层互连624、620、616，它们在第一方向上跨单元阵列502a、邻近于pMOS有源区域598延伸。
在804处，在第二组Mx层功率互连604、608、612中提供第二电压(例如GND、Vss)。单元阵列502a包括第二组Mx层功率互连604、608、612，它们被耦合到小于第一电压源(例如，PWR、Vdd)的第二电压源(例如，GND、Vss)，并且在第一方向上跨单元阵列502a、邻近于nMOS有源区域596延伸。单元阵列502a还包括第二组Mx层互连602、606、610，它们在第一方向上跨单元阵列502a、邻近于nMOS有源区域596延伸。第一组端帽单元在第二IC部分中。第一组Mx层功率互连622、618、614、第一组Mx层互连624、620、616、第二组Mx层功率互连604、608、612以及第二组Mx层互连602、606、610跨第一组端帽单元进一步延伸。
在806处，在第二组Mx层互连602、606、610处提供第一电压(例如，PWR、Vdd)。第一组端帽单元包括第一组Mx+1层互连520，第一组Mx+1层互连520在与第一方向正交的第二方向上延伸。第一组Mx+1层互连520被耦合到第一组Mx层功率互连622、618、614和第二组Mx层互连602、606、610，以在第二组Mx层互连处提供第一电压源(例如PWR、Vdd)。
在808处，在第一组Mx层互连624、620、616处提供第二电压(例如，GND、Vss)。第一组端帽单元包括在第二方向上延伸的第二组Mx+1层互连522。第二组Mx+1层互连522被耦合到第二组Mx层功率互连604、608、612和第一组Mx层互连624、620、616，以在第一组Mx层互连处提供第二电压源(例如，GND、Vss)。第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616用作第一组去耦电容器，以及第二组Mx层功率互连604、608、612和第二组Mx层互连602、606、610用作第二组去耦电容器。
在一种配置中，IC被提供。IC至少包括第一IC部分和在第一IC部分的第一侧上的第二IC部分。IC包括用于在第一组Mx层功率互连622、618、614中提供第一电压(例如，PWR、Vdd)的部件。单元阵列502a在第一IC部分中。单元阵列502a包括第一组Mx层功率互连622、618、614，它们被耦合到第一电压源(例如，PWR、Vdd)，并且在第一方向上跨单元阵列502a、邻近于pMOS有源区域延伸。单元阵列502a还包括第一组Mx层互连624、620、616，它们在第一方向上跨单元阵列502a、邻近于pMOS有源区域598延伸。IC还包括用于在第二组Mx层功率互连604、608、612中提供第二电压(例如，GND、Vss)的部件。单元阵列502a包括第二组Mx层功率互连604、608、612，它们被耦合到小于第一电压源(例如，PWR、Vdd)的第二电压源(例如，GND、Vss)，并且在第一方向上跨单元阵列502a、邻近于nMOS有源区域596延伸。单元阵列502a还包括第二组Mx层互连602、606、610，它们在第一方向上跨单元阵列502a、邻近于nMOS有源区域596延伸。第一组端帽单元在第二IC部分中。第一组Mx层功率互连622、618、614、第一组Mx层互连624、620、616、第二组Mx层功率互连604、608、612以及第二组Mx层互连602、606、610跨第一组端帽单元进一步延伸。IC还包括用于在第二组Mx层互连602、606、610处提供第一电压(例如，PWR、Vdd)的部件。第一组端帽单元包括在与第一方向正交的第二方向上延伸的第一组Mx+1层互连520。第一组Mx+1层互连520被耦合到第一组Mx层功率互连622、618、614和第二组Mx层互连602、606、610，以在第二组Mx层互连处提供第一电压源(例如PWR、Vdd)。IC还包括用于在第一组Mx层互连624、620、616处提供第二电压(例如，GND、Vss)的部件。第一组端帽单元包括在第二方向上延伸的第二组Mx+1层互连522。第二组Mx+1层互连522被耦合到第二组Mx层功率互连604、608、612和第一组Mx层互连624、620、616，以在第一组Mx层互连处提供第二电压源(例如，GND、Vss)。第一组Mx层功率互连622、618、614和第一组Mx层互连624、620、616用作第一组去耦电容器，以及第二组Mx层功率互连604、608，612和第二组Mx层互连602、606、610用作第二组去耦电容器。
去耦电容器使电路的一部分与电路的另一部分去耦合。由电路元件引起的噪声可能会通过去耦电容器被分流，从而降低了噪声对其他电路元件的影响。去耦电容器可能会占用IC上的大量空间。上述提供了具有内在/内置去耦电容器的示例性(标准)单元架构。具有内在/内置去耦电容器的示例性单元架构可以节省IC上的空间，因为去耦电容器是内在的，并且被内置于执行各种逻辑功能的标准单元中，诸如缓冲器、反相器、与门、与非门、或门、或非门和其他逻辑功能。如上文所讨论的，示例性的去耦电容器可以被内在地形成在位于或低于M3、M2、或M1的金属层上的标准单元内，并且具体的形成在M0层上的标准单元内。内置去耦电容器可以通过以下互连耦合到Vdd和Vss：端帽单元内的互连、通过CMOS中断单元中的互连和/或通过在pMOS/nMOS有源区域的中断(OD中断)处延伸的互连。这样的互连将Vdd从邻近pMOS有源区域的去耦电容器端子耦合到邻近nMOS有源区域的另一端子，并且将Vss从邻近nMOS有源区域的去耦电容器端子耦合到邻近pMOS有源区域的另一端子。相应地，耦合到Vdd和Vss的多个交错互连/端子与pMOS有源区域和nMOS有源区域邻近。耦合到与pMOS有源区域邻近的Vdd的端子也为pMOS有源区域中的pMOS晶体管供电，并且耦合到与nMOS有源区域邻近的Vss的端子也为nMOS有源区域中的nMOS晶体管供电。pMOS/nMOS晶体管一起提供CMOS逻辑功能。
应当理解，所公开过程中的步骤的特定顺序或层级是示例性方法的说明。应当理解，基于设计偏好，可以重新排列过程中步骤的特定顺序或层级。进一步地，一些步骤可以被组合或省略。所附的方法权利要求以示例顺序呈现了各个步骤的元素，但并不意味着被限制于所呈现的具体顺序或层级。
前面的描述被提供以使任何本领域技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员将是明显的，并且本文中限定的一般原理可以被应用于其他方面。因此，权利要求不旨在被限于本文中所示出的方面，而是应被赋予与语言权利要求一致的完整范围，其中除非明确地如此陈述，以单数形式提及的元件并不旨在表示“一个且仅一个”，而是旨在表示“一个或多个”。词语“示例性的”在本文中用来表示“用作示例，实例或说明”。本文中描述为“示例性”的任何方面都不必解释为优选的或优于其他方面的。除非另外明确说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”和“A、B、C或它们的任何组合”的组合包括A、B、和/或C的任何组合，并且可以包括A的倍数、B的倍数或C的倍数。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或它们的任何组合”的组合可以仅是A、仅是B、仅是C、A和B、A和C、B和C或A和B和C，其中任何的这种组合可以包括A，B或C的一个成员或多个成员。本领域普通技术人员已知或以后将知道的，贯穿本公开描述的各个方面的元件的所有结构和功能等同物通过引用并入本文，并且旨在被权利要求所涵盖。而且，无论在权利要求中是否明确叙述了本文公开的内容，本文所公开的内容都不旨在专用于公众。任何权利要求元素都不应被解释为部件加功能，除非使用短语“用于……的部件”明确叙述该元素。

Claims (30)

1.一种集成电路(IC)，所述IC至少包括第一IC部分和在所述第一IC部分的第一侧上的第二IC部分，所述IC包括：
在所述第一IC部分中的单元阵列，所述单元阵列包括：第一组金属x(Mx)层功率互连，所述第一组Mx层功率互连被耦合到第一电压源，并且在第一方向上跨所述单元阵列、邻近于p型金属氧化物半导体(MOS)(pMOS)有源区域延伸；第一组Mx层互连，在所述第一方向上跨所述单元阵列、邻近于所述pMOS有源区域延伸；第二组Mx层功率互连，被耦合到小于所述第一电压源的第二电压源，并且在所述第一方向上跨所述单元阵列、邻近于n型MOS(nMOS)有源区域延伸；以及第二组Mx层互连，在所述第一方向上跨所述单元阵列、邻近于所述nMOS有源区域延伸；以及
在所述第二IC部分中的第一组端帽单元，其中所述第一组Mx层功率互连、所述第一组Mx层互连、所述第二组Mx层功率互连、以及所述第二组Mx层互连跨所述第一组端帽单元进一步延伸，所述第一组端帽单元包括：
第一组金属x+1(Mx+1)层互连，在与所述第一方向正交的第二方向上延伸，所述第一组Mx+1层互连被耦合到所述第一组Mx层功率互连和所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源；以及
第二组Mx+1层互连，在所述第二方向上延伸，所述第二组Mx+1层互连被耦合到所述第二组Mx层功率互连和所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源，
其中所述第一组Mx层功率互连和所述第一组Mx层互连用作第一组去耦电容器，并且所述第二组Mx层功率互连和所述第二组Mx层互连用作第二组去耦电容器。
2.根据权利要求1所述的IC，其中所述第一组Mx层功率互连和所述第一组Mx层互连在所述第二方向上交错，并且所述第二组Mx层功率互连和所述第二组Mx层互连在所述第二方向上交错。
3.根据权利要求2所述的IC，其中所述第一组Mx层功率互连包括S1p个Mx层功率互连，所述第一组Mx层互连包括S1个Mx层互连，所述第二组Mx层功率互连包括S2p个Mx层功率互连，并且所述第二组Mx层互连包括S2个Mx层互连，其中|S1p-S1|≤1且|S2p-S2|≤1，并且其中所述第一组Mx层功率互连和所述第一组Mx层互连形成S1p+S1-1个去耦电容器，并且所述第二组Mx层功率互连和所述第二组Mx层互连形成S2p+S2-1个去耦电容器。
4.根据权利要求1所述的IC，其中所述第一组Mx+1层互连和所述第二组Mx+1层互连在所述第一方向上交错。
5.根据权利要求1所述的IC，其中所述IC包括在所述第一IC部分的第二侧上的第三IC部分，第二侧关于所述第一IC部分与所述第一侧相对，所述IC还包括：
在所述第三IC部分中的第二组端帽单元，其中所述第一组Mx层功率互连、所述第一组Mx层互连、所述第二组Mx层功率互连和所述第二组Mx层互连跨所述第二组端帽单元进一步延伸，所述第二组端帽单元包括：
在所述第二方向上延伸的第三组Mx+1层互连，所述第三组Mx+1层互连被耦合到所述第一组Mx层功率互连和所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源；以及
在所述第二方向上延伸的第四组Mx+1层互连，所述第四组Mx+1层互连被耦合到所述第二组Mx层功率互连和所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源。
6.根据权利要求1所述的IC，其中所述第三组Mx+1层互连和所述第四组Mx+1层互连在所述第一方向上交错。
7.根据权利要求1所述的IC，其中所述IC还包括：
第三组Mx+1层互连，在所述第二方向上延伸并且将所述第一组Mx层功率互连耦合在一起；以及
第四组Mx+1层互连，在所述第二方向上延伸并且将所述第二组Mx层功率互连耦合在一起。
8.根据权利要求1所述的IC，其中：
所述第一组Mx层功率互连包括第一第一组Mx层功率互连，所述第一组Mx层互连包括与所述第一第一组Mx层功率互连邻近的第一第一组Mx层互连，所述第二组Mx层功率互连包括第一第二组Mx层功率互连，并且所述第二组Mx层互连包括第一第二组Mx层互连，所述第一第二组Mx层互连与所述第一第二组Mx层功率互连邻近；
所述第一组Mx+1层互连被耦合到所述第一第一组Mx层功率互连和所述第一第二组Mx层互连，以在所述第一第二组Mx层互连处提供所述第一电压源；
所述第二组Mx+1层互连被耦合到所述第一第二组Mx层功率互连和所述第一第一组Mx层互连，以在所述第一第一组Mx层互连处提供所述第二电压源；以及
所述第一第一组Mx层功率互连和所述第一第一组Mx层互连用作所述第一组去耦电容器中的第一去耦电容器，并且所述第一第二组Mx层功率互连和所述第一第二组Mx层互连用作所述第二组去耦电容器中的第二去耦电容器。
9.根据权利要求1所述的IC，其中所述IC进一步包括主要没有pMOS有源区域和nMOS有源区域的一组互补MOS(CMOS)中断单元，其中所述一组CMOS中断单元包括第三组Mx+1层互连，所述第三组Mx+1层互连中的每个Mx+1层互连将所述第一组Mx功率互连中的一个Mx功率互连耦合到所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源，或将所述第二组Mx层功率互连耦合到所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源。
10.根据权利要求1所述的IC，其中x≤3。
11.根据权利要求10所述的IC，其中x≤2。
12.根据权利要求11所述的IC，其中x为0。
13.一种集成电路(IC)的操作的方法，所述IC至少包括第一IC部分和在所述第一IC部分的第一侧上的第二IC部分，所述方法包括：
在第一组金属x(Mx)层功率互连中提供第一电压，单元阵列在所述第一IC部分中，所述单元阵列包括所述第一组Mx层功率互连，所述第一组Mx层功率互连被耦合到第一电压源，并且在第一方向上跨所述单元阵列、邻近于p型金属氧化物半导体(MOS)(pMOS)有源区域延伸，所述单元阵列还包括第一组Mx层互连，所述第一组Mx层互连在所述第一方向上跨所述单元阵列、邻近于所述PMOS有源区域延伸；
在第二组Mx层功率互连处提供第二电压，所述单元阵列包括所述第二组Mx层功率互连，所述第二组Mx层功率互连被耦合到小于所述第一电压源的第二电压源，并且在所述第一方向上跨所述单元阵列、邻近于n型MOS(nMOS)有源区域延伸，所述单元阵列还包括第二组Mx层互连，所述第二组Mx层互连在所述第一方向上跨所述单元阵列、邻近于所述nMOS有源区域延伸，第一组端帽单元在所述第二IC部分中，其中所述第一组Mx层功率互连、所述第一组Mx层互连、所述第二组Mx层功率互连和所述第二组Mx层互连跨所述第一组端帽单元进一步延伸；
在所述第二组Mx层互连处提供所述第一电压，所述第一组端帽单元包括在与所述第一方向正交的第二方向上延伸的第一组金属x+1(Mx+1)层互连，所述第一组Mx+1层互连被耦合到所述第一组Mx层功率互连和所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源；以及
在所述第一组Mx层互连处提供所述第二电压，所述第一组端帽单元包括在所述第二方向上延伸的第二组Mx+1层互连，所述第二组Mx+1层互连被耦合到所述第二组Mx层功率互连和所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源；
其中，所述第一组Mx层功率互连和所述第一组Mx层互连用作第一组去耦电容器，并且所述第二组Mx层功率互连和所述第二组Mx层互连用作第二组去耦电容器。
14.根据权利要求13所述的方法，其中所述第一组Mx层功率互连和所述第一组Mx层互连在所述第二方向上交错，并且所述第二组Mx层功率互连和所述第二组Mx层互连在所述第二方向上交错。
15.根据权利要求14所述的方法，其中所述第一组Mx层功率互连包括S1p个Mx层功率互连，所述第一组Mx层互连包括S1个Mx层互连，所述第二组Mx层功率互连包括S2p个Mx层功率互连，并且所述第二组Mx层互连包括S2个Mx层互连，其中|S1p-S1|≤1且|S2p-S2|≤1，并且其中所述第一组Mx层功率互连和所述第一组Mx层互连形成S1p+S1-1个去耦电容器，并且所述第二组Mx层功率互连和所述第二组Mx层互连形成S2p+S2-1个去耦电容器。
16.根据权利要求13所述的方法，其中所述第一组Mx+1层互连和所述第二组Mx+1层互连在所述第一方向上交错。
17.根据权利要求13所述的方法，其中所述IC包括在所述第一IC部分的第二侧上的第三IC部分，第二侧关于所述第一IC部分与所述第一侧相对，所述IC还包括：
在所述第三IC部分中的所述第二组端帽单元，其中所述第一组Mx层功率互连、所述第一组Mx层互连、所述第二组Mx层功率互连和所述第二组Mx层互连跨所述第二组端帽单元进一步延伸，所述第二组端帽单元包括：
在所述第二方向上延伸的第三组Mx+1层互连，所述第三组Mx+1层互连被耦合到所述第一组Mx层功率互连和所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源；以及
在所述第二方向上延伸的第四组Mx+1层互连，所述第四组Mx+1层互连被耦合到所述第二组Mx层功率互连和所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源。
18.根据权利要求13所述的方法，其中所述第三组Mx+1层互连和所述第四组Mx+1层互连在所述第一方向上交错。
19.根据权利要求13所述的方法，其中所述IC还包括：
第三组Mx+1层互连，在所述第二方向上延伸并且将所述第一组Mx层功率互连耦合在一起；以及
第四组Mx+1层互连，在所述第二方向上延伸并且将所述第二组Mx层功率互连耦合在一起。
20.根据权利要求13所述的方法，其中：
所述第一组Mx层功率互连包括第一第一组Mx层功率互连，所述第一组Mx层互连包括与所述第一第一组Mx层功率互连邻近的第一第一组Mx层互连，所述第二组Mx层功率互连包括第一第二组Mx层功率互连，并且所述第二组Mx层互连包括与所述第一第二组Mx层功率互连邻近的第一第二组Mx层互连；
所述第一组Mx+1层互连被耦合到所述第一第一组Mx层功率互连和所述第一第二组Mx层互连，以在所述第一第二组Mx层互连处提供所述第一电压源；
所述第二组Mx+1层互连被耦合到所述第一第二组Mx层功率互连和所述第一第一组Mx层互连，以在所述第一第一组Mx层互连处提供所述第二电压源；以及
所述第一第一组Mx层功率互连和所述第一第一组Mx层互连用作所述第一组去耦电容器中的第一去耦电容器，并且所述第一第二组Mx层功率互连和所述第一第二组Mx层互连用作所述第二组去耦电容器中的第二去耦电容器。
21.根据权利要求13所述的方法，其中，x≤3。
22.一种集成电路(IC)，所述IC至少包括第一IC部分和在所述第一IC部分的第一侧上的第二IC部分，所述IC包括：
用于在第一组x(Mx)层功率互连中提供第一电压的部件，单元阵列在所述第一IC部分中，所述单元阵列包括所述第一组Mx层功率互连，所述第一组Mx层功率互连被耦合到第一电压源，并且在第一方向上跨所述单元阵列、邻近于p型金属氧化物半导体(MOS)(pMOS)有源区域延伸，所述单元阵列还包括第一组Mx层互连，所述第一组Mx层互连在所述第一方向上跨所述单元阵列、邻近于所述pMOS有源区域延伸，
用于在第二组Mx层功率互连中提供第二电压的部件，所述单元阵列包括所述第二组Mx层功率互连，所述第二组Mx层功率互连被耦合到小于所述第一电压源的第二电压源，并且在所述第一方向上跨所述单元阵列、邻近于n型MOS(nMOS)有源区域延伸，所述单元阵列还包括第二组Mx层互连，所述第二组Mx层互连在所述第一方向上跨所述单元阵列、邻近于所述nMOS有源区域延伸，第一组端帽单元在所述第二IC部分中，其中所述第一组Mx层功率互连、所述第一组Mx层互连、所述第二组Mx层功率互连和所述第二组Mx层互连跨所述第一组端帽单元进一步延伸；
用于在所述第二组Mx层互连处提供所述第一电压的部件，所述第一组端帽单元包括在与所述第一方向正交的第二方向上延伸的第一组金属x+1(Mx+1)层互连，所述第一组Mx+1层互连被耦合到所述第一组Mx层功率互连和所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源；以及
用于在所述第一组Mx层互连处提供所述第二电压的部件，所述第一组端帽单元包括在所述第二方向上延伸的第二组Mx+1层互连，所述第二组Mx+1层互连被耦合到所述第二组Mx层功率互连和所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源，
其中所述第一组Mx层功率互连和所述第一组Mx层互连用作第一组去耦电容器，并且所述第二组Mx层功率互连和所述第二组Mx层互连用作第二组去耦电容器。
23.根据权利要求22所述的IC，其中所述第一组Mx层功率互连和所述第一组Mx层互连在所述第二方向上交错，并且所述第二组Mx层功率互连和所述第二组Mx层互连在所述第二方向上交错。
24.根据权利要求23所述的IC，其中所述第一组Mx层功率互连包括S1p个Mx层功率互连，所述第一组Mx层互连包括S1个Mx层互连，所述第二组Mx层功率互连包括S2p个Mx层功率互连，并且所述第二组Mx层互连包括S2个Mx层互连，其中|S1p-S1|≤1且|S2p-S2|≤1，并且其中所述第一组Mx层功率互连和所述第一组Mx层互连形成S1p+S1-1个去耦电容器，并且所述第二组Mx层功率互连和所述第二组Mx层互连形成S2p+S2-1个去耦电容器。
25.根据权利要求22所述的IC，所述第一组Mx+1层互连和所述第二组Mx+1层互连在所述第一方向上交错。
26.根据权利要求22所述的IC，其中所述IC包括在所述第一IC部分的第二侧上的第三IC部分，第二侧关于所述第一IC部分与所述第一侧相对，所述IC还包括：
在所述第三IC部分中的所述第二组端帽单元，其中所述第一组Mx层功率互连、所述第一组Mx层互连、所述第二组Mx层功率互连和所述第二组Mx层互连跨所述第二组端帽单元进一步延伸，所述第二组端帽单元包括：
在所述第二方向上延伸的第三组Mx+1层互连，所述第三组Mx+1层互连被耦合到所述第一组Mx层功率互连和所述第二组Mx层互连，以在所述第二组Mx层互连处提供所述第一电压源；以及
在所述第二方向上延伸的第四组Mx+1层互连，所述第四组Mx+1层互连被耦合到所述第二组Mx层功率互连和所述第一组Mx层互连，以在所述第一组Mx层互连处提供所述第二电压源。
27.根据权利要求22所述的IC，其中所述第三组Mx+1层互连和所述第四组Mx+1层互连在所述第一方向上交错。
28.根据权利要求22所述的IC，其中IC还包括：
第三组Mx+1层互连，在所述第二方向上延伸并且将所述第一组Mx层功率互连耦合在一起；以及
第四组Mx+1层互连，在所述第二方向上延伸并且将所述第二组Mx层功率互连耦合在一起。
29.根据权利要求22所述的IC，其中：
所述第一组Mx层功率互连包括第一第一组Mx层功率互连，所述第一组Mx层互连包括与所述第一第一组Mx层功率互连邻近的第一第一组Mx层互连，所述第二组Mx层功率互连包括第一第二组Mx层功率互连，并且所述第二组Mx层互连包括与所述第一第二组Mx层功率互连邻近的第一第二组Mx层互连；
所述第一组Mx+1层互连被耦合到所述第一第一组Mx层功率互连和所述第一第二组Mx层互连，以在所述第一第二组Mx层互连处提供所述第一电压源；
所述第二组Mx+1层互连被耦合到所述第一第二组Mx层功率互连和所述第一第一组Mx层互连，以在所述第一第一组Mx层互连处提供所述第二电压源；以及
所述第一第一组Mx层功率互连和所述第一第一组Mx层互连用作所述第一组去耦电容器中的第一去耦电容器，并且所述第一第二组Mx层功率互连和所述第一第二组Mx层互连用作所述第二组去耦电容器中的第二去耦电容器。
30.根据权利要求22所述的IC，其中，x≤3。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116057705A (zh) * 2020-09-23 2023-05-02 高通股份有限公司 用于改进引脚可访问性的多位多高度单元

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424250B2 (en) * 2020-08-27 2022-08-23 Qualcomm Incorporated Memory
US11562994B2 (en) * 2021-06-29 2023-01-24 Qualcomm Incorporated Dummy cell and tap cell layout structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656834A (en) * 1994-09-19 1997-08-12 Philips Electronics North America Corporation IC standard cell designed with embedded capacitors
US20070045770A1 (en) * 2005-08-31 2007-03-01 Nec Electronics Corporation Integrated circuit incorporating decoupling capacitor under power and ground lines
JP2008300765A (ja) * 2007-06-04 2008-12-11 Toshiba Microelectronics Corp 半導体集積回路装置
KR20090088249A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 반도체 메모리 장치의 디커플링 캐패시터의 레이아웃 방법
US20130175589A1 (en) * 2012-01-05 2013-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
US9306570B1 (en) * 2015-01-22 2016-04-05 Qualcomm Incorporated Continuous diffusion configurable standard cell architecture

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05174578A (ja) 1991-12-24 1993-07-13 Mitsubishi Electric Corp 半導体装置
US7739624B2 (en) 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US7262951B2 (en) 2004-09-27 2007-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. De-coupling capacitors produced by utilizing dummy conductive structures integrated circuits
US7761831B2 (en) 2005-12-29 2010-07-20 Mosaid Technologies Incorporated ASIC design using clock and power grid standard cell
JP2009059735A (ja) * 2007-08-29 2009-03-19 Elpida Memory Inc 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656834A (en) * 1994-09-19 1997-08-12 Philips Electronics North America Corporation IC standard cell designed with embedded capacitors
US20070045770A1 (en) * 2005-08-31 2007-03-01 Nec Electronics Corporation Integrated circuit incorporating decoupling capacitor under power and ground lines
JP2008300765A (ja) * 2007-06-04 2008-12-11 Toshiba Microelectronics Corp 半導体集積回路装置
KR20090088249A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 반도체 메모리 장치의 디커플링 캐패시터의 레이아웃 방법
US20130175589A1 (en) * 2012-01-05 2013-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
US9306570B1 (en) * 2015-01-22 2016-04-05 Qualcomm Incorporated Continuous diffusion configurable standard cell architecture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116057705A (zh) * 2020-09-23 2023-05-02 高通股份有限公司 用于改进引脚可访问性的多位多高度单元
CN116057705B (zh) * 2020-09-23 2024-02-20 高通股份有限公司 用于改进引脚可访问性的多位多高度单元

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