CN110024122B - 具有金属可编程拐点频率的去耦电容器 - Google Patents

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Abstract

一种MOS IC包括pMOS晶体管，每个pMOS晶体管具有pMOS晶体管漏极、源极和栅极。每个pMOS晶体管栅极在第一方向上延伸并且耦合到其他pMOS晶体管栅极。每个pMOS晶体管源极/漏极耦合到第一电压源。MOS IC进一步包括在pMOS晶体管之上延伸的第一金属互连(310)。第一金属互连具有第一端(312)和第二端(314)。第一金属互连耦合到每个pMOS晶体管栅极，并且耦合到小于第一电压源的第二电压源。每个pMOS晶体管栅极或第二电压源中的一者通过位于第一端与第二端之间的至少一个分接点(316)耦合到第一金属互连。pMOS晶体管和第一金属互连用作去耦电容器。

Description

具有金属可编程拐点频率的去耦电容器
相关申请的交叉引用
本申请要求于2016年11月23日提交的题为“DECOUPLING CAPACITOR WITH METALPROGRAMMABLE KNEE FREQUENCY”的美国专利申请No.15/360,777的权益，该申请通过引用明确地整体并入本文。
技术领域
本公开一般地涉及标准单元架构，并且更具体地涉及具有金属可编程拐点频率的去耦电容器。
背景技术
标准单元器件是实现数字逻辑的集成电路(IC)。诸如片上系统(SoC)器件的专用IC(ASIC)可以包含数千到数百万的标准单元器件。典型的IC包括顺序形成的层的堆叠。每个层可以堆叠或覆盖在前一层上并且被图案化，以形成限定晶体管(例如，场效应晶体管(FET)和/或鳍式FET(FinFET))的形状，并且将晶体管连接到电路中。
去耦电容器(也称为旁路电容器)用于将IC的一部分与IC的另一部分去耦。当这种噪声通过去耦电容器分流时，去耦电容器降低由电路元件引起的噪声。去耦电容器可以用于抑制来自电源、开关子电路或生成噪声的其他电路部件的噪声。目前需要改进去耦电容器的设计和功能。
发明内容
在本公开的一个方面，一种金属氧化物半导体(MOS)IC或IC的MOS器件包括第一多个p型MOS(pMOS)晶体管。每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极。第一多个pMOS晶体管的每个pMOS晶体管栅极在第一方向上延伸并且耦合到第一多个pMOS晶体管的其他pMOS晶体管栅极。第一多个pMOS晶体管的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源。MOS IC或IC的MOS器件进一步包括在第一多个pMOS晶体管之上延伸的第一金属互连。第一金属互连具有第一端和第二端。第一金属互连耦合到第一多个pMOS晶体管的每个pMOS晶体管栅极并且耦合到小于第一电压源的第二电压源。第一多个pMOS晶体管的每个pMOS晶体管栅极或第二电压源中的一者通过位于第一端与第二端之间的至少一个分接点耦合到第一金属互连。第一多个pMOS晶体管和第一金属互连用作去耦电容器。
附图说明
图1A是示出第一示例性去耦电容器的电路示意图的图。
图1B是示出第二示例性去耦电容器的电路示意图的图。
图2是示出示例性去耦电容器的布局的平面图的第一图。
图3是概念性地示出示例性去耦电容器的布局的平面图的图。
图4是示出示例性去耦电容器的布局的平面图的第二图。
图5A是示出图4的示例性去耦电容器的第一部分的特写平面图的图。
图5B是示出图4的示例性去耦电容器的第二部分的特写平面图的图。
图6是示出IC中的示例性去耦电容器的位置的平面图的图。
图7是示出去耦电容器标准单元组的平面图的图。
图8是示出MOS IC去耦电容器的操作方法的图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括具体细节以用于提供对各种概念的透彻理解的目的。然而，对于本领域技术人员很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，以框图形式示出了公知的结构和部件以避免模糊这些概念。装置和方法将在以下具体实施方式中描述，并且可以在附图中通过各种框、模块、部件、电路、步骤、过程、算法、元件等来说明。
去耦电容器(也称为旁路电容器或阻尼去耦电容器)用于将IC的一部分与IC的另一部分去耦。当这种噪声通过去耦电容器分流时，去耦电容器降低由电路元件引起的噪声。去耦电容器可以用于抑制来自电源、开关子电路或生成噪声的其他电路部件的噪声。下文中图1A、图1B示出了示例性去耦电容器的电路示意图。下文中图2至图7示出了/概念性地示出了示例性去耦电容器/去耦电容器标准单元的布局。示例性去耦电容器被配置用于通过改变示例性去耦电容器中的分接点的位置来对拐点频率进行编程。编程通过在IC的制造期间改变一个或多个掩模来执行。
图1A是示出第一示例性去耦电容器100的电路示意图的图。图1B是示出第二示例性去耦电容器150的电路示意图的图。如图1A所示，去耦电容器100包括pMOS晶体管102和电阻器110。pMOS晶体管102具有pMOS晶体管源极104、pMOS晶体管漏极106和pMOS晶体管栅极108。pMOS晶体管源极104和pMOS晶体管漏极106连接到第一电压源Vdd。第二电压源Vss(Vss<Vdd；例如，Vss是接地电压)通过电阻器110耦合到pMOS晶体管栅极108。电阻器110的第一端112连接到pMOS晶体管栅极108。电阻器110的分接点116连接到第二电压源Vss。分接点116位于电阻器110的第一端112与第二端114之间。电阻器110的第二端114可以保持断开/未连接。电阻器110的电阻R通过选择分接点116的位置来被编程。因此，利用pMOS晶体管102的给定电容C，包括电阻器110和pMOS晶体管102的去耦电容器100的RC可以通过选择分接点116的位置来被控制/编程。分接点116的位置可以通过在去耦电容器的制造期间利用特定掩模集合来被设置。由于拐点频率是1/2πRC的函数，去耦电容器的拐点频率可以通过选择分接点116的位置来被编程。
虽然图1A示出了连接到pMOS晶体管栅极108的电阻器110的第一端112和连接到第二电压源Vss的分接点116，但是在如图1B所示的另一配置中，电阻器110的第一端112可以连接到第二电压源Vss，并且分接点116可以连接到pMOS晶体管栅极108。
图2是示出示例性去耦电容器200的布局的平面图的第一图。去耦电容器200示出了用于在衬底上形成器件的一些设计层。并非所有层都被示出。设计层可以用于产生用于形成器件的掩模。去耦电容器200可以在标准单元内。去耦电容器200包括第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250。第一多个pMOS晶体管220的源极/漏极通过在垂直于第一方向的第二方向上延伸的金属互连270连接在一起。第二多个pMOS晶体管230的源极/漏极通过在第二方向上延伸的金属互连276连接在一起。第三多个pMOS晶体管240的源极/漏极通过在第二方向上延伸的金属互连280连接在一起。第四多个pMOS晶体管250的源极/漏极通过在第二方向上延伸的金属互连284连接在一起。金属互连270、276、280、284中的每一个连接到第一电压源Vdd，从而将第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的所有漏极/源极连接到第一电压源Vdd。
金属互连270、276、280、284各自可以包括分别在第一方向上延伸的指状物272、278、282、286。指状物272、278、282、286在第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的漏极/源极区域之上延伸，并且增加了去耦电容器200的电容。在标准单元的下部部分中，金属互连210以“S”形状交织穿过第一多个pMOS晶体管220和第二多个pMOS晶体管230，延伸到标准单元的上部部分(在210'处)，并且以“S”形状交织穿过第三多个pMOS晶体管240和第四多个pMOS晶体管250。指状物272、278在标准单元的下部部分中的“S”形金属互连210的各部分之间延伸，并且指状物282、286在标准单元的上部部分中的“S”形金属互连210的各部分之间延伸。在第一配置中，指状物272、278、282、286在第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的漏极区域之上延伸，并且金属互连210在第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的源极区域之上延伸，因为金属互连210以基本上“S”形状交织穿过第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250。在第二配置中，指状物272、278、282、286在第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的源极区域之上延伸，并且金属互连210在第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的漏极区域之上延伸，因为金属互连210以基本上“S”形状交织穿过第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250。金属互连210在第一端212处连接到第一多个pMOS晶体管220、第二多个pMOS晶体管230、第三多个pMOS晶体管240和第四多个pMOS晶体管250的栅极。金属互连210在分接点216处连接到Vss。金属互连210具有可以保持未连接的第二端214。分接点216可以改变到不同的位置，诸如216'或216”，以便调节输入到pMOS晶体管栅极的电阻R，并且从而调节去耦电容器200的拐点频率。例如，利用216处的分接点，电阻可以是R1并且去耦电容器可以具有拐点频率fknee1(例如，R1＝1.77kΩ，fknee1＝75MHz)。再例如，利用216'处的分接点，电阻可以是R2(其中R2<R1)并且去耦电容器可以具有拐点频率fknee2(其中fknee2>fknee1)(例如，R2＝1.36kΩ，fknee2＝100MHz)。再例如，利用216”处的分接点，电阻可以是R3(其中R3<R2)并且去耦电容器可以具有拐点频率fknee3(其中fknee3>fknee2)(例如，R3＝1.08kΩ，fknee3＝125MHz)。拐点频率可以设置为对应于谐波/自谐振频率(SRF)，其中
Figure BDA0002067069700000061
并且L是去耦电容器的电感。将拐点频率与SRF相匹配可以抑制去耦电容器的SRF处的阻抗极点/峰值。
如图2所示，标准单元的下部部分包括第一多个pMOS晶体管220和第二多个pMOS晶体管230，并且标准单元的上部部分包括第三多个pMOS晶体管240和第四多个pMOS晶体管240。标准单元的上部部分允许金属互连210更长，这对于对拐点频率进行编程提供了更大的范围。在第一配置中，去耦电容器标准单元仅包括所示的下部部分。在第二配置中，如图2所示，去耦电容器标准单元包括图示的下部部分和上部部分两者。
图3是概念性地示出示例性去耦电容器300的布局的平面图的图。去耦电容器300包括第一多个pMOS晶体管320和第二多个pMOS晶体管330。pMOS晶体管320、330的栅极398在第一方向上延伸。每个栅极398由被一对pMOS晶体管(pMOS晶体管320中的一个pMOS晶体管和pMOS晶体管330中的一个pMOS晶体管)共享的一个栅极互连398形成。pMOS晶体管320的栅极398通过在与第一方向正交的第二方向上延伸的接触B(CB)互连390(也称为金属POLY(MP)互连)耦合在一起。pMOS晶体管330的栅极398通过在第二方向上延伸的CB互连392耦合在一起。pMOS晶体管320、330的源极/漏极各自通过在第一方向上延伸的接触A(CA)互连396(也称为金属扩散(MD)互连)被接触。pMOS晶体管320的源极/漏极通过金属互连370耦合在一起，金属互连370通过通孔连接到CA互连396。金属互连370在第二方向上延伸。pMOS晶体管330的源极/漏极通过金属互连376耦合在一起，金属互连376通过通孔连接到CA互连396。金属互连376在第二方向上延伸。金属互连370、376耦合到第一电压源Vdd。金属互连310在pMOS晶体管320、330之上延伸。金属互连310具有第一端312和第二端314。如上所述(参见图1A)，通过将第一端312连接到CB互连390、392，第一端312可以连接到pMOS晶体管320、330的栅极398，并且第一端312与第二端314之间的分接点316可以连接到第二电压源Vss。可替代地(参见图1B)，第一端312可以连接到第二电压源Vss，并且通过将分接点316连接到CB互连390、392，第一端312与第二端314之间的分接点316可以连接到pMOS晶体管320、330的栅极398。第二端314可以保持未连接。
如图3所示，金属互连310可以在pMOS晶体管320、330之上以及在金属互连370、376之间以基本上“S”形状延伸。金属互连370、376、310各自可以由不同的掩模形成，并且因此在制造期间可能需要三个不同的掩模以形成三个金属互连370、376、310。此外，金属互连370、376、310可以在金属一(M1)层上。如图3所示，金属互连370包括在第一方向上延伸的指状物372，并且金属互连376包括在第一方向上延伸的指状物378。指状物372、378通过通孔来接触对应的CA互连。指状物372、378在“S”形金属互连310的各部分之间延伸。指状物372、378增加了去耦电容器的电容。由于金属互连310在每隔一个源极/漏极区域中在第一方向上延伸并且在每隔一个漏极/源极区域中在第二方向上延伸(产生“S”形状)，金属互连310可以在pMOS晶体管320、330之上以“S”形状交织，使得金属互连310仅在pMOS晶体管320、330的漏极区域之上在第一方向上延伸并且仅在pMOS晶体管320、330的源极区域之上在第二方向上延伸，或者使得金属互连310仅在pMOS晶体管320、330的源极区域之上在第一方向上延伸并且仅在pMOS晶体管320、330的漏极区域之上在第二方向上延伸。这样，当金属互连310在pMOS晶体管320、330的源极区域之上在第一方向上延伸以及在pMOS晶体管320、330的漏极区域之上在第二方向上延伸时，指状物372、378在pMOS晶体管320、330的漏极区域之上在第一方向上延伸。另外，当金属互连310在pMOS晶体管320、330的漏极区域之上在第一方向上延伸以及在pMOS晶体管320、330的源极区域之上在第二方向上延伸时，指状物372、378在pMOS晶体管320、330的源极区域之上在第一方向上延伸。
图4是示出示例性去耦电容器400的布局的平面图的第二图。图4类似于图2，但是还示出了栅极互连。特写视图由附图标记500(参见图5A)和附图标记550(参见图5B)指示。
图5A是示出图4的示例性去耦电容器的第一部分500的特写平面图的图。图5B是示出图4的示例性去耦电容器的第二部分550的特写平面图的图。图5A、图5B示出了用于在衬底上形成器件的一些设计层。并非所有层都被示出。设计层可以用于产生用于形成器件的掩模。pMOS晶体管的源极/漏极由CA互连596接触。金属互连570、576连接到电压源Vdd并且通过通孔连接到CA互连596，以将pMOS晶体管的源极/漏极连接在一起并且将pMOS晶体管的源极/漏极绑定到电压源Vdd。栅极互连598通过CB互连590连接在一起。金属互连510在pMOS晶体管之上以及在金属互连570、576之间以基本上“S”形状延伸。如上所述，金属互连510可以在第一端处耦合到pMOS晶体管的栅极598，并且在分接点处耦合到电压源Vss。图5B还示出了金属互连542在CB互连590之上延伸并且通过多个通孔544连接到CP互连590。金属互连542(其可以是M1层互连)可以耦合到金属互连510的第一端，从而将CB互连590耦合到金属互连510的第一端。
图6是示出IC 600中的示例性去耦电容器的位置的平面图的图。如图6所示，上述去耦电容器可以位于沟槽区域602中，沟槽区域602邻近于处理器、控制器、中央处理单元(CPU)或其他高性能部件604并且位于其边缘处。沟槽区域位于两个IC部件之间，其中一个IC部件可以是处理器、控制器、CPU或其他高性能部件604。沟槽区域602中的去耦电容器组减少了由处理器、控制器、CPU或其他高性能部件604引起的噪声，因为这样的噪声通过沟槽区域602中的去耦电容器组来被分流。
图7是示出去耦电容器标准单元组700的平面图的图。图7示出了图6的去耦电容器标准单元的一部分的特写平面图。如图7所示，去耦电容器标准单元702可以在标准单元组中，包括多列和多行标准单元。去耦电容器标准单元702如图4中的400所示。
再次参考图1至图7，MOS IC 100、200、300、400、500、550包括第一多个pMOS晶体管220、320。第一多个pMOS晶体管220、320中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合到第一多个pMOS晶体管220、320的其他pMOS晶体管栅极398、598。第一多个pMOS晶体管220、320的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。MOS IC 100、200、300、400、500、550进一步包括在第一多个pMOS晶体管220、320之上延伸的第一金属互连110、210、310、510。第一金属互连110、210、310、510具有第一端112、212、312和第二端114、214、314。第一金属互连110、210、310、510耦合到第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598，并且耦合到小于第一电压源Vdd的第二电压源Vss。第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598或第二电压源Vss中的一者通过位于第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316耦合到第一金属互连110、210、310、510。第一多个pMOS晶体管220、320和第一金属互连110、210、310、510用作去耦电容器。在一种配置中，第一多个pMOS晶体管220、320和第一金属互连110、210、310、510用作具有的拐点频率是至少一个分接点116、216、316的函数的去耦电容器。在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320之上以基本上“S”形状延伸。
在一种配置中，MOS IC 100、200、300、400、500、550进一步包括第二多个pMOS晶体管230、330。第二多个pMOS晶体管230、330中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第二多个pMOS晶体管230、330的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合在一起。第二多个pMOS晶体管230、330的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。第二多个pMOS晶体管230、330的每个pMOS晶体管栅极398、598和第一多个pMOS晶体管220、320的对应的pMOS晶体管栅极398、598通过在第一方向上延伸的栅极互连398、598来形成。
在一种配置中，第一金属互连110、210、310、510在第一端112、212、312或在第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316中的一者处耦合到第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的每个pMOS晶体管栅极398、598。第一金属互连110、210、310、510在第一端112、212、312或在第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316中的另一者处耦合到第二电压源Vss，并且第一金属互连110、210、310、510在第二多个pMOS晶体管230、330之上延伸。
在一种配置中，第一端112、212、312耦合到第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管栅极398、598，并且至少一个分接点116、216、316耦合到第二电压源Vss。在一种配置中，第二端114、214、314未连接。
在一种配置中，MOS IC 100、200、300、400、500、550进一步包括第三多个pMOS晶体管240。第三多个pMOS晶体管240中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第三多个pMOS晶体管240的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合到第三多个pMOS晶体管240的其他pMOS晶体管栅极398、598。第三多个pMOS晶体管240的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。在这样的配置中，MOS IC 100、200、300、400、500、550进一步包括第四多个pMOS晶体管250。第四多个pMOS晶体管250中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第四多个pMOS晶体管250的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合在一起。第四多个pMOS晶体管250的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。第四多个pMOS晶体管250的每个pMOS晶体管栅极398、598和第三多个pMOS晶体管240的对应的pMOS晶体管栅极398、598通过在第一方向上延伸的栅极互连398、598来形成。在一种配置中，第一金属互连110、210、310、510在第一端112、212、312或在第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316中的一者处耦合到第三多个pMOS晶体管240和第四多个pMOS晶体管250的每个pMOS晶体管栅极398、598，并且第一金属互连110、210、310、510在第三多个pMOS晶体管240和第四多个pMOS晶体管250之上延伸。
在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330之上以基本上“S”形状延伸。
在一种配置中，MOS IC 100、200、300、400、500、550进一步包括在与第一方向正交的第二方向上延伸的第二金属互连270、370、570。第二金属互连270、370、570耦合到第一多个pMOS晶体管220、320的每个pMOS晶体管源极和每个pMOS晶体管漏极，并且耦合到第一电压源Vdd。在这样的配置中，MOS IC 100、200、300、400、500、550进一步包括在第二方向上延伸的第三金属互连276、376、576。第三金属互连276、376、576耦合到第二多个pMOS晶体管230、330的每个pMOS晶体管源极和每个pMOS晶体管漏极，并且耦合到第一电压源Vdd。在一种配置中，第一金属互连110、210、310、510、第二金属互连270、370、570和第三金属互连276、376、576各自由不同的掩模形成并且位于M1层上。在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330之上以及在第二金属互连270、370、570与第三金属互连276、376、576之间以基本上“S”形状延伸。在一种配置中，第二金属互连270、370、570和第三金属互连276、376、576包括在第一方向上延伸并且在基本上“S”形第一金属互连110、210、310、510的各部分之间延伸的部分272、372、278、378。
在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管源极之上在第一方向或第二方向中的一个方向上延伸，并且在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管漏极之上在第一方向或第二方向中的另一方向上延伸，其中第二方向与第一方向正交。在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管源极之上在第一方向上延伸，并且在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管漏极之上在第二方向上延伸。
在一种配置中，第一多个pMOS晶体管220、320和第一金属互连110、210、310、510位于沟槽区域602中，沟槽区域602邻近于MOS IC 100、200、300、400、500、550的处理器604或控制器604中的一者。
图8是示出MOS IC去耦电容器的操作方法的图800。如图8所示，在802处，通过第一电压源Vdd向第一多个pMOS晶体管220、320供电。第一多个pMOS晶体管220、320中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合到第一多个pMOS晶体管220、320的其他pMOS晶体管栅极398、598。第一多个pMOS晶体管220、320的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。在804处，将信号(例如，来自第二电压源Vss)传播通过在第一多个pMOS晶体管220、320之上延伸的第一金属互连110、210、310、510。第一金属互连110、210、310 510具有第一端112、212、312和第二端114、214、314。第一金属互连110、210、310、510耦合到第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598并且耦合到小于第一电压源Vdd的第二电压源Vss。第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598或第二电压源Vss中的一者通过位于第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316耦合到第一金属互连110、210、310、510。第一多个pMOS晶体管220、320和第一金属互连110、210、310、510用作去耦电容器。在一种配置中，第一多个pMOS晶体管220、320和第一金属互连110、210、310、510用作具有的拐点频率是至少一个分接点116、216、316的函数的去耦电容器。在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320之上以基本上“S”形状延伸。
在一种配置中，通过第一电压源Vdd向第二多个pMOS晶体管230、330供电。第二多个pMOS晶体管230、330中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第二多个pMOS晶体管230、330的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合在一起。第二多个pMOS晶体管230、330的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。第二多个pMOS晶体管230、330的每个pMOS晶体管栅极398、598和第一多个pMOS晶体管220、320的对应的pMOS晶体管栅极398、598通过在第一方向上延伸的栅极互连398、598来形成。
在一种配置中，第一金属互连110、210、310、510在第一端112、212、312或在第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316中的一者处耦合到第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的每个pMOS晶体管栅极398、598。第一金属互连110、210、310、510在第一端112、212、312或在第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316中的另一者处耦合到第二电压源Vss，并且第一金属互连110、210、310、510在第二多个pMOS晶体管230、330之上延伸。
在一种配置中，第一端112、212、312耦合到第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管栅极398、598，并且至少一个分接点116、216、316耦合到第二电压源Vss。在一种配置中，第二端114、214、314未连接。
在一种配置中，通过第一电压源Vdd向第三多个pMOS晶体管240供电。第三多个pMOS晶体管240中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第三多个pMOS晶体管240的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合到第三多个pMOS晶体管240的其他pMOS晶体管栅极398、598。第三多个pMOS晶体管240的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。在这样的配置中，通过第一电压源Vdd向第四多个pMOS晶体管250供电。第四多个pMOS晶体管250中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第四多个pMOS晶体管250的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合在一起。第四多个pMOS晶体管250的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。第四多个pMOS晶体管250的每个pMOS晶体管栅极398、598和第三多个pMOS晶体管240的对应的pMOS晶体管栅极398、598通过在第一方向上延伸的栅极互连398、598来形成。在一种配置中，第一金属互连110、210、310、510在第一端112、212、312或在第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316中的一者处耦合到第三多个pMOS晶体管240和第四多个pMOS晶体管250的每个pMOS晶体管栅极398、598，并且第一金属互连110、210、310、510在第三多个pMOS晶体管240和第四多个pMOS晶体管250之上延伸。
在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330之上以基本上“S”形状延伸。
在一种配置中，MOS IC去耦电容器100、200、300、400、500、550进一步包括在与第一方向正交的第二方向上延伸的第二金属互连270、370、570。第二金属互连270、370、570耦合到第一多个pMOS晶体管220、320的每个pMOS晶体管源极和每个pMOS晶体管漏极，并且耦合到第一电压源Vdd。在这样的配置中，MOS IC去耦电容器100、200、300、400、500、550进一步包括在第二方向上延伸的第三金属互连276、376、576。第三金属互连276、376、576耦合到第二多个pMOS晶体管230、330的每个pMOS晶体管源极和每个pMOS晶体管漏极，并且耦合到第一电压源Vdd。在一种配置中，第一金属互连110、210、310、510、第二金属互连270、370、570和第三金属互连276、376、576各自由不同的掩模形成并且位于M1层上。在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330之上以及在第二金属互连270、370、570与第三金属互连276、376、576之间以基本上“S”形状延伸。在一种配置中，第二金属互连270、370、570和第三金属互连276、376、576包括在第一方向上延伸并且在基本上“S”形第一金属互连110、210、310、510的各部分之间延伸的部分272、372、278、378。
在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管源极之上在第一方向或第二方向中的一个方向上延伸，并且在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管漏极之上在第一方向或第二方向中的另一方向上延伸，其中第二方向与第一方向正交。在一种配置中，第一金属互连110、210、310、510在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管源极之上在第一方向上延伸，并且在第一多个pMOS晶体管220、320和第二多个pMOS晶体管230、330的pMOS晶体管漏极之上在第二方向上延伸。
在一种配置中，第一多个pMOS晶体管220、320和第一金属互连110、210、310、510位于沟槽区域602中，沟槽区域602邻近于MOS IC去耦电容器100、200、300、400、500、550的处理器604或控制器604中的一者。
在一种配置中，MOS IC去耦电容器100、200、300、400、500、550包括第一多个pMOS晶体管220、320。第一多个pMOS晶体管220、320中的每个pMOS晶体管具有pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极398、598。第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598在第一方向上延伸并且耦合到第一多个pMOS晶体管220、320的其他pMOS晶体管栅极398、598。第一多个pMOS晶体管220、320的每个pMOS晶体管源极和每个pMOS晶体管漏极耦合到第一电压源Vdd。MOS IC去耦电容器进一步包括在第一多个pMOS晶体管220、320之上延伸的用于传播信号(例如，来自第二电压源Vss)的装置。用于传播信号的装置110、210、310、510具有第一端112、212、312和第二端114、214、314。用于传播信号的装置110、210、310、510耦合到第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598，并且耦合到小于第一电压源Vdd的第二电压源Vss。第一多个pMOS晶体管220、320的每个pMOS晶体管栅极398、598或第二电压源Vss中的一者通过位于第一端112、212、312与第二端114、214、314之间的至少一个分接点116、216、316耦合到用于传播信号的装置110、210、310、510。第一多个pMOS晶体管220、320和用于传播信号的装置110、210、310、510用作去耦电容器。在一种配置中，用于传播信号的装置是第一金属互连110、210、310、510。
如上所述，示例性去耦电容器100、200、300、400、500、550包括由电压源Vdd供电的多个pMOS晶体管，并且包括耦合到pMOS晶体管的栅极和电压源Vss两者的电阻器。电阻器在pMOS晶体管之上以基本上“S”形状延伸。去耦电容器被配置用于通过改变电阻器的分接点的位置来对拐点频率进行编程。编程可以通过在IC的制造期间改变一个或多个掩模来执行。
应当理解，所公开的过程中的步骤的特定顺序或层次是示例性方法的说明。基于设计偏好，应当理解，可以重新排列过程中的步骤的特定顺序或层次。此外，可以组合或省略一些步骤。所附方法权利要求以样本顺序呈现各种步骤的要素，并不表示限于所呈现的特定顺序或层次。
提供先前的描述是为了使得所属领域的技术人员能够实践本文中描述的各种方面。对于本领域技术人员来说，对这些方面的各种修改是很清楚的，并且本文中定义的一般原理可以应用于其他方面。因此，权利要求不旨在限于本文中所示的方面，而是与符合语言权利要求的全部范围相一致，其中除非具体如此陈述，否则对单数要素的引用并非旨在表示“仅一个”，而是表示“一个或多个”。单词“示例性”在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为是优选的或者优于其他方面。除非另外特别说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”、以及“A、B、C或其任何组合”等组合包括A、B和/或C的任何组合，并且可以包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”、以及“A、B、C或其任何组合”等组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这样的组合可以包含A、B或C中的一个或多个成员。本领域普通技术人员已知的或稍后变得已知的本说明书中描述的各个方面的要素的所有结构和功能等同物通过引用明确地并入本文，并且旨在由权利要求书涵盖。此外，无论在权利要求中是否明确地叙述了这样的公开内容，本文中公开的内容都不旨在致力于公众。任何权利要求要素都不应当被解释为手段加功能，除非使用短语“用于……的装置”明确地叙述该要素。

Claims (30)

1.一种金属氧化物半导体(MOS)集成电路(IC)，所述MOS IC包括：
第一多个MOS晶体管，各自具有晶体管漏极、晶体管源极和晶体管栅极，所述第一多个MOS晶体管的每个晶体管栅极在第一方向上延伸并且耦合到所述第一多个MOS晶体管的其他晶体管栅极，所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到第一电压源；以及
在所述第一多个MOS晶体管之上延伸的第一金属互连和第二金属互连，所述第一金属互连具有第一端和第二端，所述第一金属互连耦合到所述第一多个MOS晶体管的每个晶体管栅极并且耦合到第二电压源，所述第一多个MOS晶体管的每个晶体管栅极或所述第二电压源中的一者通过位于所述第一端与所述第二端之间的至少一个分接点耦合到所述第一金属互连，以调节输入到所述第一多个MOS晶体管的晶体管栅极的电阻，所述第二金属互连耦合到所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极，所述第二金属互连具有在所述第一金属互连的各部分之间延伸的部分，以增加去耦电容器的电容，所述第一多个MOS晶体管用作所述去耦电容器。
2.根据权利要求1所述的MOS IC，其中所述第一金属互连在所述第一多个MOS晶体管之上在所述第一方向上延伸，并且在所述第一多个MOS晶体管之上在与所述第一方向正交的第二方向上延伸。
3.根据权利要求1所述的MOS IC，进一步包括第二多个MOS晶体管，各自具有晶体管漏极、晶体管源极和晶体管栅极，所述第二多个MOS晶体管的每个晶体管栅极在所述第一方向上延伸并且耦合在一起，所述第二多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源，所述第二多个MOS晶体管的每个晶体管栅极和所述第一多个MOS晶体管的对应的晶体管栅极是通过在所述第一方向上延伸的栅极互连而形成的。
4.根据权利要求3所述的MOS IC，其中所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的一者处耦合到所述第一多个MOS晶体管和所述第二多个MOS晶体管的每个晶体管栅极，所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的另一者处耦合到所述第二电压源，并且所述第一金属互连在所述第二多个MOS晶体管之上延伸。
5.根据权利要求4所述的MOS IC，其中所述第一端耦合到所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管栅极，并且所述至少一个分接点耦合到所述第二电压源。
6.根据权利要求5所述的MOS IC，其中所述第二端未连接。
7.根据权利要求4所述的MOS IC，进一步包括：
第三多个MOS晶体管，各自具有晶体管漏极、晶体管源极和晶体管栅极，所述第三多个MOS晶体管的每个晶体管栅极在所述第一方向上延伸并且耦合到所述第三多个MOS晶体管的其他晶体管栅极，所述第三多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源；以及
第四多个MOS晶体管，各自具有晶体管漏极、晶体管源极和晶体管栅极，所述第四多个MOS晶体管的每个晶体管栅极在所述第一方向上延伸并且耦合在一起，所述第四多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源，所述第四多个MOS晶体管的每个晶体管栅极和所述第三多个MOS晶体管的对应的晶体管栅极是通过在所述第一方向上延伸的栅极互连而形成的，
其中所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的一者处耦合到所述第三多个MOS晶体管和所述第四多个MOS晶体管的每个晶体管栅极，并且所述第一金属互连在所述第三多个MOS晶体管和所述第四多个MOS晶体管之上延伸。
8.根据权利要求3所述的MOS IC，其中所述第一金属互连在所述第一多个MOS晶体管和所述第二多个MOS晶体管之上在所述第一方向上延伸，并且在所述第一多个MOS晶体管和所述第二多个MOS晶体管之上在与所述第一方向正交的第二方向上延伸。
9.根据权利要求3所述的MOS IC，进一步包括：
在与所述第一方向正交的第二方向上延伸的所述第二金属互连，所述第二金属互连耦合到所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极并且耦合到所述第一电压源；以及
在所述第二方向上延伸的第三金属互连，所述第三金属互连耦合到所述第二多个MOS晶体管的每个晶体管源极和每个晶体管漏极并且耦合到所述第一电压源。
10.根据权利要求1所述的MOS IC，其中所述第一金属互连和所述第二金属互连位于金属一(M1)层上。
11.根据权利要求9所述的MOS IC，其中所述第一金属互连在所述第一多个MOS晶体管和所述第二多个MOS晶体管之上以及在所述第二金属互连与所述第三金属互连之间在所述第一方向和与所述第一方向正交的所述第二方向上延伸。
12.根据权利要求11所述的MOS IC，其中所述第二金属互连和所述第三金属互连包括：在所述第一方向上延伸并且在所述第一金属互连的在所述第一方向上延伸的各部分之间延伸的部分。
13.根据权利要求3所述的MOS IC，其中所述第一金属互连在所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管源极之上在所述第一方向或第二方向中的一个方向上延伸，并且在所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管漏极之上在所述第一方向或所述第二方向中的另一方向上延伸，所述第二方向与所述第一方向正交。
14.根据权利要求13所述的MOS IC，其中所述第一金属互连在所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管源极之上在所述所述第一方向上延伸，并且在所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管漏极之上在所述第二方向上延伸。
15.根据权利要求1所述的MOS IC，其中所述第一多个MOS晶体管和所述第一金属互连位于邻近所述MOS IC的处理器或控制器中的一者的沟槽区域中。
16.根据权利要求1所述的MOS IC，其中所述第一多个MOS晶体管和所述第一金属互连用作去耦电容器，所述去耦电容器具有的拐点频率是所述至少一个分接点的函数。
17.一种金属氧化物半导体(MOS)集成电路(IC)去耦电容器的操作方法，包括：
通过第一电压源向第一多个MOS晶体管供电，每个晶体管具有晶体管漏极、晶体管源极和晶体管栅极，所述第一多个MOS晶体管的每个晶体管栅极在第一方向上延伸并且耦合到所述第一多个MOS晶体管的其他晶体管栅极，所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源；以及
将第一信号传播通过在所述第一多个MOS晶体管之上延伸的第一金属互连以及将第二信号传播通过在所述第一多个MOS晶体管之上延伸的第二金属互连，所述第一金属互连具有第一端和第二端，所述第一金属互连耦合到所述第一多个MOS晶体管的每个晶体管栅极并且耦合到第二电压源，所述第一多个MOS晶体管的每个晶体管栅极或所述第二电压源中的一者通过位于所述第一端与所述第二端之间的至少一个分接点耦合到所述第一金属互连，以调节输入到所述第一多个MOS晶体管的晶体管栅极的电阻，所述第二金属互连耦合到所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极，所述第二金属互连具有在所述第一金属互连的各部分之间延伸的部分，以增加所述去耦电容器的电容，所述第一多个MOS晶体管用作所述去耦电容器。
18.根据权利要求17所述的方法，其中所述第一金属互连在所述第一多个MOS晶体管之上在所述第一方向上延伸，并且在所述第一多个MOS晶体管之上在与所述第一方向正交的第二方向上延伸。
19.根据权利要求17所述的方法，进一步包括通过所述第一电压源向第二多个MOS晶体管供电，所述第二多个MOS晶体管各自具有晶体管漏极、晶体管源极和晶体管栅极，所述第二多个MOS晶体管的每个晶体管栅极在所述第一方向上延伸并且耦合在一起，所述第二多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源，所述第二多个MOS晶体管的每个晶体管栅极和所述第一多个MOS晶体管的对应的晶体管栅极是通过在所述第一方向上延伸的栅极互连而形成的。
20.根据权利要求19所述的方法，其中所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的一者处耦合到所述第一多个MOS晶体管和所述第二多个MOS晶体管的每个晶体管栅极，所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的另一者处耦合到所述第二电压源，并且所述第一金属互连在所述第二多个MOS晶体管之上延伸。
21.根据权利要求20所述的方法，其中所述第一端耦合到所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管栅极，并且所述至少一个分接点耦合到所述第二电压源。
22.根据权利要求21所述的方法，其中所述第二端未连接。
23.一种金属氧化物半导体(MOS)集成电路(IC)去耦电容器，包括：
具有第一电压源的第一多个MOS晶体管，每个MOS晶体管具有晶体管漏极、晶体管源极和晶体管栅极，所述第一多个MOS晶体管的每个晶体管栅极在第一方向上延伸并且耦合到所述第一多个MOS晶体管的其他晶体管栅极，所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源；以及
在所述第一多个MOS晶体管之上延伸的用于传播第一信号的装置和用于传播第二信号的装置，所述用于传播第一信号的装置具有第一端和第二端，所述用于传播第一信号的装置耦合到所述第一多个MOS晶体管的每个晶体管栅极并且耦合到第二电压源，所述第一多个MOS晶体管的每个晶体管栅极或所述第二电压源中的一者通过位于所述第一端与所述第二端之间的至少一个分接点耦合到所述用于传播第一信号的装置，以调节输入到所述第一多个MOS晶体管的晶体管栅极的电阻，所述用于传播第二信号的装置耦合到所述第一多个MOS晶体管的每个晶体管源极和每个晶体管漏极，所述用于传播第二信号的装置具有在所述用于传播第一信号的装置的各部分之间延伸的部分，以增加所述去耦电容器的电容，所述第一多个MOS晶体管用作所述去耦电容器。
24.根据权利要求23所述的MOS IC去耦电容器，其中所述用于传播第一信号的装置是第一金属互连。
25.根据权利要求24所述的MOS IC去耦电容器，其中所述第一金属互连在所述第一多个MOS晶体管之上在所述第一方向上延伸，并且在所述第一多个MOS晶体管之上在与所述第一方向正交的第二方向上延伸。
26.根据权利要求24所述的MOS IC去耦电容器，进一步包括第二多个MOS晶体管，各自具有晶体管漏极、晶体管源极和晶体管栅极，所述第二多个MOS晶体管的每个晶体管栅极在所述第一方向上延伸并且耦合在一起，所述第二多个MOS晶体管的每个晶体管源极和每个晶体管漏极耦合到所述第一电压源，所述第二多个MOS晶体管的每个晶体管栅极和所述第一多个MOS晶体管的对应的晶体管栅极是通过在所述第一方向上延伸的栅极互连而形成的。
27.根据权利要求26所述的MOS IC去耦电容器，其中所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的一者处耦合到所述第一多个MOS晶体管和所述第二多个MOS晶体管的每个晶体管栅极，所述第一金属互连在所述第一端或在所述第一端与所述第二端之间的所述至少一个分接点中的另一者处耦合到所述第二电压源，并且所述第一金属互连在所述第二多个MOS晶体管之上延伸。
28.根据权利要求27所述的MOS IC去耦电容器，其中所述第一端耦合到所述第一多个MOS晶体管和所述第二多个MOS晶体管的所述晶体管栅极，并且所述至少一个分接点耦合到所述第二电压源。
29.根据权利要求28所述的MOS IC去耦电容器，其中所述第二端未连接。
30.根据权利要求24所述的MOS IC去耦电容器，其中所述第一多个MOS晶体管和所述第一金属互连用作去耦电容器，所述去耦电容器具有的拐点频率是所述至少一个分接点的函数。
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