KR20150030902A - 반도체 장치 - Google Patents

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Abstract

본 기술은 디커플링 모스 캐패시터에 의해 발생하는 ESR(Equivalent Series Resistance)을 조절하는 반도체 장치를 제공하는 것이다. 이를 위하여 제 1 배선과 제 2 배선 사이에 전기적으로 접속 구성되고, 상호 병렬 접속된 복수의 디커플링 캐패시터;인접한 제 1 및 제 2 디커플링 커패시터의 공통 소스/드레인단과 상기 제 2 배선 사이에 접속된 복수의 스위치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허문헌은 반도체 설계 기술에 대한 것으로, 상세히는 디커플링 캐패시터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치를 설계함에 있어서, 디커플링 캐패시터(Decoupling Capacitor)는 온-칩(On-Chip)의 고주파 잡음(High Frequency Noise)를 제거하기 위해 사용된다. 특히, 디커플링 캐패시터는 반도체 장치의 전압을 공급하는 부분이 칩 내/외부의 조건에 의해서 잡음의 영향을 받지 않게 해준다. 그러나 이와 같이 기생성분을 감소시키기 위한 디커플링 캐패시터는 ESR(Equivalent Series Resistance)이라는 또 다른 기생성분의 발생을 초래한다.
통상적으로 디커플링 캐패시터는 게이트가 제 1 전원에 연결되고 소스 및 드레인이 묶여서 제 2 전원에 연결되는 모스 캐패시터로서 구현된다. 이와 같이 디커플링 캐패시터를 모스 캐패시터로 형성할 경우, 모스 캐패시터의 게이트 길이(gate length)와 폭(gate width)에 의해서 ESR이 결정된다. 따라서, 임의의 게이트 길이 및 폭을 갖는 디커플링 모스 캐패시터가 설계되어 제작이 완료되면, ESR 성분은 제품 사용중에 바꿀수 없어 고정될 수 밖에 없다. 하지만 제품의 응용에 따라 제품의 사용 주파수는 달라질 수 있으며, 이에 따라 ESR 성분을 조절할 필요가 있다.
본 발명의 실시예들이 해결하려는 과제는 제품의 응용 주파수에 따라 디커플링 캐패시터의 ESR을 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 제 1 배선과 제 2 배선 사이에 접속되는 디커플링 캐패시터 유닛; 및 상기 디커플링 캐패시터 유닛의 ESR(Equivalent Series Resistance)을 조절하기 위한 ESR 조절부를 포함할 수 있다.
일 실시예에 따른 반도체 장치에서, 상기 디커플링 캐패시터 유닛은 제 1 배선과 제 2 배선 사이에 상호 병렬 접속된 복수의 디커플링 모스 캐패시터를 포함할 수 있다.
일 실시예에 따른 반도체 장치에서, 상기 디커플링 캐패시터 유닛은 어느 한 상기 디커플링 모스 캐패시터의 드레인단과 다른 상기 디커플링 모스 캐패시터의 소스단을 공유시킨 공통 소스/드레인단을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치에서, 상기 ESR 조절부는 상기 공통 소스/드레인단과 상기 제 2 배선 사이를 전기적으로 개폐시키기 위한 수단을 포함할 수 있다.
일 실시예에 따른 반도체 장치에서, 상기 ESR 조절부는 상기 공통 소스/드레인단과 상기 제 2 배선 사이에 접속된 복수의 스위치; 및 상기 복수의 스위치에 상응하는 복수의 제어신호를 출력하는 스위치 제어부를 포함할 수 있다.
본 발명의 다른 실시예 따른 반도체 장치는 제 1 배선과 제 2 배선 사이에 상호 병렬 접속된 복수의 디커플링 캐패시터; 및 인접한 상기 디커플링 캐패시터캐패시터들의 공통 소스/드레인단과 상기 제 2 배선 사이에 접속된 복수의 스위치를 포함할 수 있다.
바람직하게, 다른 실시예에 따른 반도체 장치는 상기 복수의 스위치를 제어하는 스위치 제어부를 더 포함할 수 있고, 상기 스위치 제어부는 상기 복수의 스위치에 상응하는 복수의 제어신호를 출력할 수 있다.
다른 실시예에 따른 반도체 장치에서, 상기 복수의 디커플링 모스 캐패시터와 상기 복수의 스위치는 복수의 그룹으로 분할되고, 상기 스위치 제어부는 각 그룹별로 동일 패턴의 상기 제어신호들을 출력할 수 있다.
다른 실시예에 따른 반도체 장치에서, 상기 스위치 제어부는 메모리 동작 모드를 제어하는 모드 레지스터 셋(MRS)으로 구현될 수 있다.
다른 실시예에 따른 반도체 장치에서, 상기 제 1 배선은 전원전압 라인이고, 상기 제 2 배선은 접지전압 라인일 수 있고, 또는 상기 제 1 배선과 제 2 배선은 전압생성회로를 구성하는 배선들일 수 있다.
상술한 실시예의 개선된 반도체 장치는 제품의 응용 주파수에 따라 적합한 ESR(Equivalent Series Resistance)을 갖는 배선 도메인을 구성하는 것이 가능하다.
도 1은 본 발명의 일 실시예에 따른 개선된 반도체 장치를 도시한 블록 구성도이다.
도 2는 개선된 반도체 장치의 일예를 보여주는 회로적 구성도이다.
도 3 및 도 4는 개선된 반도체 장치의 구동예로써, 디커플링 캐패시터의 ESR이 조절된 상태를 보여주는 회로적 구성도이다.
도 5는 스위칭부의 각 스위치 턴온(Turn on) 개수에 따른 ESR의 변화를 보여주는 그래프이다.
도 6은 스위칭부의 각 스위치의 턴온 개수 감소시, 온-칩 임피던스 커브를 보여주는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 경우 파워노이즈가 감소함을 보여주는 그래프이다.
도 8은 본 발명의 개념이 전원 생성회로의 배선에 응용되는 것을 보여주기 위한 회로도이다.
도 9는 본 발명의 개념이 증폭회로의 배선에 응용되는 것을 보여주기 위한 회로도이다.
도 10은 ESR 증가에 의해 위상 마진(Phase Margin) 확보의 효과를 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 개선된 반도체 장치를 도시한 블록 구성도이다.
도 1을 참조하면, 개선된 반도체 장치는 제 1 배선(120)과 제 2 배선(140), 제 1 배선(120)과 제 2 배선(140) 사이에 접속되는 디커플링 캐패시터 유닛(160), 및 디커플링 캐패시터 유닛(160)의 ESR(Equivalent Series Resistance)을 조절하기 위한 ESR 조절부(180)를 포함할 수 있다.
주파수 선택적 특성인 품질을 의미하는 'Q-Factor(Quality factor)' 는 수학식1과 같이 표현된다.
수학식1 : QC=XC/RC=1/WOCRC (여기서, WO는 공진주파수, C는 캐패시턴스, XC는 리엑턴스, RC는 직렬저항)
수학식1과 같이 'Q-Factor＇는 저항이 작을수록 커지는데, 온-칩의 파워 도메인과 그라운드 도메인(domain)사이의 저항이 작을수록 이 값도 커지게 된다. 고주파 특성은 저항 성분이 작으면 좋을 수 있으나, 공진에서의 'Q-Factor＇는 커져서 중간 주파수 특성은 오히려 나빠진다. 즉, 전력 운송 네트워크(Power delivery network)에서는 'Q-Factor＇의 값이 큰 것이 항상 좋은 것이 아니다. 이럴 때에 배선간의 저항을 늘리거나 줄여서 어플리케이션(Application) 동작 주파수에 따른 'Q-Factor' 특성을 조절할 수 있으면 파워 노이즈(Power noise)를 낮게 유지할 수 있다.
따라서, 발명의 개념은 제 1 배선(120)과 제 2 배선(140) 사이에 접속된 디커플링 캐패시터 유닛(160)의 ESR 성분을 사용자가 조절할 수 있도록 ESR 조절부(180)를 구성한 것이다.
도 2는 개선된 반도체 장치의 일예를 보여주는 회로적 구성도이다.
도 2를 참조하면, 실시예에 따른 반도체장치(100)는, 제 1 배선(120), 제 2 배선(140), 디커플링 캐패시터 유닛(160), 스위칭부(182), 스위치 제어부(184)를 포함할 수 있다.
디커플링 캐패시터 유닛(160)은 제 1 배선(120)과 제 2 배선(140) 사이에 상호 병렬 접속된 복수의 디커플링 모스 캐패시터(MC)들을 포함할 수 있다. 그리고, 서로 인접한 디커플링 모스 캐패시터들(예컨대 MC1 및 MC2)에서, 어느 한 디커플링 모스 캐패시터(MC1)의 드레인단과 다른 디커플링 모스 캐패시터(MC2)의 소스단은 공유되어 있다. 즉, 디커플링 캐패시터 유닛(160)은 공통 소스/드레인단(CN1)을 더 포함할 수 있다.
본 실시예에서는 공통 소스/드레인단(CN)과 제 2 배선(140) 사이를 전기적으로 개폐시키기는 것에 의해 디커플링 캐패시터 유닛(130)의 ESR 성분을 조절하는 것을 보여준다.
스위칭부(182)와 스위치 제어부(184)는 디커플링 캐패시터 유닛(160)의 ESR을 조절하기 위한 기능을 갖을 수 있다. 즉, 도 1의 ESR 조절부(180)에 대응하는 구성일 수 있다.
스위칭부(182)는 공통 소스/드레인단(CN)과 제 2 배선(140) 사이에 접속된 복수의 스위치(SW)와, 복수의 스위치(SW)에 상응하는 복수의 제어신호, 즉 N개의 제어신호(1st CTL, 2nd CTL…Nth CTL)를 출력하는 스위치 제어부(184)를 포함할 수 있다. 예컨대 제어신호(1st CTL)은 스위치(SW1)의 턴온 및 턴오프를 제어할 수 있다.
디커플링 모스 캐패시터들(MC)과 복수의 스위치(SW)들은 복수의 그룹으로 분할될수 있다. 본 실시에에서는 M개의 그룹으로 분할된 것을 보여준다. 그리고, 스위치 제어부(184)는 각 그룹별로 동일 패턴의 제어신호(1st CTL, 2nd CTL…Nth CTL)들을 출력할 수 있다.
본 실시예에서, 제 1 배선(110) 및 제 2 배선(120)은 전원전압(VDD) 라인 또는 접지전압(VSS) 라인일 수 있다. 바람직하게 제 1 배선(110)은 전원전압 라인이고, 제 2 배선(120)은 접지전압 라인 일 수 있다.
스위치(SW)는 모스 트랜지스터, 패스 게이트 등과 같은 반도체 스위칭 소자로서 구현 가능하다.
제어신호(1st CLT ~ Nth CLT)는 테스트모드(Test Mode) 신호를 생성하는 것과 같은 당업자에게 잘 알려진 통상적인 방법을 통해 생성할 수 있다. 예를 들어 모드 레지스터 셋(Mode Register Set : MRS) 설정에 의해 제어신호(1st CLT ~ Nth CLT)의 논리값이 변하도록 할 수 있다.
한편, 스위치 제어부(184)는 온-칩 상에 구현되는 것이 아니라 반도체 칩 외부에 구현되고, 반도체 칩의 특정 핀을 이용하여(예를들면 잉여의 어드레스 핀) 외부로부터 제어신호(1st CLT ~ Nth CLT)를 입력받도록 설계할 수도 있다. 이러한 신호의 생성은 본 발명의 기술분야에서 통상의 지식을 가진 자라면, 설계에 따라 여러 가지 방법으로 실시할 수 있으므로 이에 대한 더 이상의 상세한 설명은 생략하도록 한다.
도 3 및 도 4는 개선된 반도체 장치(100)의 구동예로써, 디커플링 캐패시터의 ESR이 조절된 상태를 보여주는 회로적 구성도이다.
도 3은 도 2의 구성에서 제어신호 1st CTL를 디스에이블 시키므로해서 디커플링 모스 캐패시터 MC1 및 MC2의 공통 소스/드레인단 CN1이 제2 배선(140)과 전기적으로 오픈되어 있음을 보여준다.
도 4는 도 2의 구성에서 제어신호 1st CTL 및 2nd CTL를 디스에이블 시키므로해서 공통 소스/드레인단 CN1 및 CN2가 제2 배선(140)과 전기적으로 오픈되어 있음을 보여준다,
이와 같이, 1개의 제어신호(CTL)에 의하여 스위치(SW)가 턴오프되면 인접한 2 개의 디커플링 모스 캐피시터의 소스와 드레인이 연결되는 형태를 갖게 되며, 2개의 제어신호(CTL))에 의하여 2개의 스위치(SW)가 턴오프되면 3개의 디커플링 모스 캐패시터의 소스 와 드레인이 연결되는 형태를 나타낸다. 따라서, 제어신호를 통해 디커플링 모스 캐패시터의 게이트 길이를 조절할 수 있다. 결국, 디커플링 캐패시터 유닛의 ESR 성분을 사용자가 변화시킬 수 있다.
도 5는 스위칭부(182)의 각 스위치가 턴온(Turn on)되는 개수에 따른 ESR의 변화를 보여주는 그래프이고, 도 6은 스위치(SW)의 턴온 개수 감소시, 온칩 임피던스 커브를 보여준다.
도 5를 참조하면, 스위치(SW) 턴온 개수가 감소하면 ESR은 커질 수 있으며 턴온 개수를 증가시키면 ESR은 작아질 수 있다.
도 6을 참조하면, 스위치(SW)의 턴온 개수 감소시 공진점(A)이 낮아 지며 'Q-Factor' 역시 낮아지는 것을 보여준다.
도 6에서 알 수 있듯이 'Q-Factor' 는 스위칭부(140)의 트랜지스터의 턴온 개수가 감소하게 되면 ESR이 커지게 되어 공진점이 낮아지고 Q-Factor 작아져 날카로움'(Sharpness)'이 줄어든다. 하지만 중간 주파수의 특성이 좋아져 전류의 흐름이 좋아질 수 있다.
즉, 실시예와 같은 방법으로 디커플링 모스 캐패시터(MC)의 게이트 사이즈를 변화시키는 효과를 이용하여 ESR을 조절할 수 있어 어플리케이션(Application) 동작 주파수에 맞는 즉, 실시예와 같은 방법으로 디커플링 모스 캐패시터(MC)의 게이트 사이즈를 변화시키는 효과를 이용하여 ESR을 조절할 수 있어 어플리케이션(Application) 동작 주파수에 맞는 'Q-Factor' 를 갖도록 할 수 있다.
또한, 도 7은 본 발명의 일 실시예에 따른 반도체 장치(100)를 구비하였을시 파워노이즈를 나타내는 도면으로서, DRAM 동작속도 800 BPS(Bit Per Second) 와 667 BPS(Bit Per Second)에서에 리드/라이트 상황의 드랍을 설명한다.
도면에서 WO(Without)는 실시예의 반도체 장치(100)를 구비하지 않은것이며 W(With)는 실시예의 반도체 장치(100)를 구비한 것이다. 실시예의 반도체 장치(100)를 이용 하였을때 보다 안정적인 전력공급을 갖는다고 볼 수 있다.
추가적으로, 회로 블록이 있는 위치에서의 전압의 값은 동일 위치에서의 임피던스 값과 회로가 소모하는 동작 전류의 곱으로 표현할 수 있으므로, 회로가 소모하는 전류가 정해져 있다면 결국 전압의 변동폭은 임피던스 값의 크기에 비례하게 된다. 기생 저항값인 ESR이 커질수록 공진에서의 임피던스 값은 작아지므로 안정적인 전력공급을 갖을 수 있다.
도 8은 상술한 바와 같은 ESR 조절이 가능한 디커플링 회로가 응용되는 전원 생성회로를 나타내는 회로도이다.
도 7을 참조하면, 실시예에 따른 전원생성회로는 ESR 조절이 가능한 디커플링 회로(11), 내부 전원 생성회로(200), 내부 회로 블록(22), 로 구성될 수 있다.
내부 회로 블록(22)은 전원 전압(VDD) 및 접지 전압(VSS)을 공급받아 동작하는 회로이다. 또한, 내부 전원 생성회로(100)는 반도체 장치의 전원전압을 생성하는 내부 전원 생성회로 중에서 LDO 회로(Low Drop Out, 또는 Voltage Down Converter 라고도 함)를 실시예로 설명하기로 한다. 실시예에 따른 전원생성회로는 디커플링 회로(11)를 구비함으로써, LDO 회로에 있어서 회로 설계의 중요한 관점 중 하나인 위상 마진 확보(Phase Margin) 관점에서 유리하다. 또한 LDO 회로뿐만이 아닌 큰 트랜지스터를 구동하는 기타의 다른 증폭기가 있는 회로에는 본 발명이 응용될 수 있다.
또한, 전원생성회로(100)에 구비된 차동증폭 비교기(50)에 본 발명의 실시예를 적용할 수도 있다.
도 9는 내부 전원생성회로(100) 내의 차동증폭기(50)를 나타낸다. 도 9를 참조하면, 차동증폭기(50)는 기준전압 및 센싱전압을 입력으로 받고 그 차이값에 대응하여 출력하는 회로이다. 전압 레벨 차이가 존재하는 회로 내부에 개선된 디커플링 회로(11)를 구비하여 ESR을 조절함으로써 전원 생성회로의 위상 마진을 확보할 수 있다.
도 10은 위상 마진(Phase Margin) 확보의 효과를 보여주는 도면이다. 도 10의 그래프는 직류 이득(DC Gain)과 분자의 영점(zero)항, 분모의 극점(pole)항으로 구성되고, 위상 마진(Phase Margin)이 확보되는 원리는 캐패시터(C)에 직렬로 저항(R)이 삽입되면 캐패시터의 ESR과 캐패시터(C)에 의해 만들어지는 영점(Zero)이 낮은 곳으로 이동하여 필터에서 일어나는 위상 지연이 감소되고 이러한 내부 회로 및 전력 모스 트랜지스터들에서의 위상 여유를 늘여주게 되어 결국 더 높은 주파수에서 발진이 일어나게 된다.
도 10에 도시된 바와 같이 1 차(1st)와, 2 차(2st)와, 극점(Pole)에서 위상 마진이 밑으로 꺽이게 되며 0 dB 이하로 떨어지면 발진이 일어나게 된다.
실시예에서는 ESR값을 조절함으로써 3 차(3rd) 극점(Pole) 형성전에 영점(Zero)를 앞으로 옮겨 극점(Pole)에 의한 줄어든 위상 마진을 보상할 수 있다.
참고로, 극점(Pole)은 어떤 시스템의 전달함수의 분모를 '0'으로 만들어 주는 값이고, 반대 개념인 영점(zero)은 전달함수의 분자를 '0'으로 만들어 주는 값이다. 극점(Pole)과 영점(zero)는 그 시스템의 위상 마진을 결정하는 요소가 되며, 이는 곧 그 시스템의 안정한(stable) 정도 또는 불안정한(unstable) 정도를 측정하는 척도가 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님에 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
예컨대, 대부분의 반도체 장치는 외부에서 공급되는 전압 이외에도 내부에서 전압을 발생시키는 많은 회로들이 있다. 예를 들어, 반도체 메모리장치는 외부에서 입력받은 전압인 전원전압(VDD) 이외에, 내부적으로 생성되는 전압인 코어전압(VCORE), 백바이어스 전압(VBB), 고전압(VPP) 등의 전압을 생성하기 위한 많은 회로들을 구비하고 있으며, 이러한 회로들에서 생성되는 전압으로 내부 회로들이 동작하게 되며 이러한 다양한 전압 발생 회로들에도 적용될 수 있을 것이다.
110 : 제 1 배선 120 : 제 2 배선
160 : 디커플링 캐패시터 유닛(160) 180 : ESR 조절부
182 : 스위칭 부 184 : 스위치 제어부

Claims (7)

  1. 제 1 배선과 제 2 배선 사이에 전기적으로 접속 구성되고, 상호 병렬 접속된 복수의 디커플링 모스 캐패시터; 및
    인접한 제 1 및 제 2 디커플링 커패시터의 공통 소스/드레인단과 상기 제 2 배선 사이에 접속된 복수의 스위치를 포함하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 스위치를 제어하는 스위치 제어부를 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 스위치 제어부는 복수의 제어신호를 이용하여 상기 복수의 스위치를 선택적으로 온 또는 오프 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 스위치 제어부는 동일한 제어신호를 이용하여 상기 복수의 스위치를 온 또는 오프 하는 반도체 장치.
  5. 제 2 항 내지 제 4 항에 있어서,
    스위치 제어부는 모드 레지스터 셋(MRS)을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 복수의 스위치 각각은 적어도 하나의 트랜지스터를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 배선은 전원전압 라인이고, 상기 제 2 배선은 접지전압 라인인 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640532B2 (en) * 2014-02-14 2017-05-02 Qualcomm Incorporated Stacked metal oxide semiconductor (MOS) and metal oxide metal (MOM) capacitor architecture
US10164599B2 (en) * 2016-09-06 2018-12-25 Mediatek Singapore Pte. Ltd. Circuitry with a noise attenuation circuit to reduce noise generated by an aggressor circuit
KR20210145999A (ko) 2020-05-26 2021-12-03 에스케이하이닉스 주식회사 반도체 장치의 커패시터 및 이의 분포 모델 회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900696B2 (en) * 2000-12-27 2005-05-31 Emhiser Research, Inc. Shared-current electronic systems
FR2881537B1 (fr) * 2005-01-28 2007-05-11 Atmel Corp Regulateur cmos standard a bas renvoi, psrr eleve, bas bruit avec nouvelle compensation dynamique
US7495878B2 (en) * 2007-03-22 2009-02-24 Bae Systems Information And Electronic Systems Integration Inc. Decoupling capacitor control circuit and method for enhanced ESD performance
US7542348B1 (en) * 2007-12-19 2009-06-02 Juhan Kim NOR flash memory including bipolar segment read circuit
US20090236908A1 (en) * 2008-03-21 2009-09-24 Kun-Woo Park Reservoir capacitor and semiconductor memory device including the same
JP2009246062A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体集積回路装置、および、その製造方法
KR100974213B1 (ko) * 2008-08-12 2010-08-06 주식회사 하이닉스반도체 전원 잡음 검출 장치 및 이를 이용한 전원 잡음 제어 장치
US9425192B2 (en) * 2008-12-11 2016-08-23 Altera Corporation Integrated circuit decoupling capacitors
US8410579B2 (en) * 2010-12-07 2013-04-02 Xilinx, Inc. Power distribution network

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