KR102015856B1 - 발진기 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술에 의한 발진기는 비교 신호에 따라 위상이 반전되는 제 1 신호를 출력하는 플립플롭, 증폭 전압과 제 1 기준 전압을 비교하여 비교 신호를 출력하는 비교부, 출력 전압이 제 2 기준 전압으로 고정되는 전류원 및 전류원에서 출력되는 전류와 제 2 기준 전압에 따라 증폭 전압을 생성하는 증폭부를 포함한다.

Description

발진기 및 이를 포함하는 반도체 장치{OSCILLATOR AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 공정 변이의 영향을 줄인 발진기 및 이를 포함하는 반도체 장치에 관한 것이다.
도 1은 종래의 발진기를 나타낸 회로도이다.
도시된 발진기는 이완 발진기의 일종으로서 전류원(CS), 커패시터(C). 비교기(CMP), 지연부(D), 인버터(INV) 및 PMOS 트랜지스터(P)를 포함한다.
비교기(CMP)의 출력이 하이 레벨인 경우 인버터(INV)의 출력은 로우 레벨이 되어 PMOS 트랜지스터(P)가 턴온되고 커패시터(C)는 전원 전압(VDD)으로 충전된다.
커패시터(C)의 충전 전압이 기준전압(VREF) 이상이 되면 비교기(CMP)의 출력이 로우 레벨이 되고 지연부(D)에서의 지연 이후 인버터의 출력이 하이 레벨이 되어 PMOS 트랜지스터(P)는 턴오프된다. 이때 커패시터(C)에 충전된 전하가 전류원(CS)을 통해 방전되고 이에 따라 커패시터(C)의 전압은 낮아진다.
커패시터(C)의 전압이 기준 전압(VREF) 이하로 떨어지면 비교기(CMP)의 출력은 하이 레벨이 되어 전술한 동작을 반복하게 된다. 이에 따라 발진기의 출력 신호(Vout)는 기준 전압(VREF)의 크기 및 전류원(CS)의 전류 크기에 대응하는 주기를 갖는 펄스 형태의 신호가 된다.
종래의 발진기에 포함된 전류원(CS)은 예를 들어 다이오드가 직렬 연결된 형태로 구성되는데 이러한 전류원의 경우 온도에 따라 전류의 크기가 달라지는 특성이 있으며 이에 따라 온도에 따라 신호의 주기도 달라진다.
도 2는 도 1의 발진기에서 출력되는 신호의 온도에 따른 차이를 설명하는 그래프이다.
도 2(a)는 예를 들어 섭씨 25도에서의 신호를 나타내고, 도 2(b)는 예를 들어 섭씨 90도에서의 신호를 나타낸다.
이와 같이 종래의 발진기는 온도에 따라 출력 신호의 주기가 달라지므로 예를 들어 섭씨 90도와 같이 특정 온도를 기준으로 일정한 주기를 얻을 수 있도록 기준 전압(VREF)의 값을 조정하였다.
그러나 공정 변이가 발생하는 경우에는 공정 변이에 따라 전류원(CS)에서 출력되는 전류의 크기가 달라져 예상된 주기의 신호를 얻지 못할 수 있다.
도 3의 그래프는 종래 발진기의 문제점을 설명하는 그래프이다.
붉은 색 그래프는 공정 변이가 FF 코너에 위치하는 경우, 푸른색 그래프는 NN 코너에 위치하는 경우, 녹색 그래프는 SS 코너에 위치하는 경우를 나타낸다. 도시된 바와 같이 종래의 발진기는 기준 온도(예를 들어 섭씨 90도)보다 낮은 온도가 될수록 공정 변이에 따른 출력 신호의 주기 차이가 증가한다.
이와 같이 발진기의 출력 신호의 주기가 공정 변이에 따라 달라지는 경우 해당 발진기를 포함하는 반도체 장치의 오동작을 유발할 수 있다. 예를 들어 발진기가 반도체 메모리 장치의 셀프 리프레시 주기를 제어하는 것으로 가정하면, 어느 경우에는 바람직한 리프레시 주기보다 더 긴 주기의 신호를 출력하여 데이터의 손실을 야기할 수 있으며 또 다른 경우에는 바람직한 리프레시 주기보다 더 짧은 주기의 신호를 출력함으로써 불필요하게 리프레시 회수를 증가시켜 반도체 장치의 성능 저하 및 전력 낭비를 야기할 수 있다.
본 발명은 공정 변이의 영향이 감소된 발진기 및 이를 포함하는 반도체 장치를 제공한다.
본 기술에 의한 발진기는 비교 신호에 따라 위상이 반전되는 제 1 신호를 출력하는 플립플롭, 증폭 전압과 제 1 기준 전압을 비교하여 비교 신호를 출력하는 비교부, 출력 전압이 제 2 기준 전압으로 고정되는 전류원 및 전류원에서 출력되는 전류와 제 2 기준 전압에 따라 증폭 전압을 생성하는 증폭부를 포함한다.
본 기술에 의한 반도체 장치는 발진 신호를 출력하는 발진기, 메모리 셀 어레이, 발진 신호에 따라 메모리 셀 어레이의 셀프 리프레시 동작을 제어하는 리프레시 제어부를 포함하되, 발진기는 비교 신호에 따라 위상이 반전되는 발진 신호를 출력하는 플립플롭; 증폭 전압과 제 1 기준 전압을 비교하여 상기 비교 신호를 출력하는 비교부; 출력 전압이 제 2 기준 전압으로 고정되는 전류원; 및 전류원에서 출력되는 전류와 제 2 기준 전압에 따라 상기 증폭 전압을 생성하는 증폭부를 포함한다.
본 기술에 의한 발진기는 공정 변이의 영향을 줄여 출력 신호의 주기를 더욱 일정하게 유지할 수 있으며 이에 따라 본 기술에 의한 발진기를 포함하는 반도체 장치의 오동작이 줄어들 수 있다. 예를 들어 본 기술에 의한 발진기를 디램과 같은 반도체 장치의 셀프 리프레시 동작을 제어하기 위해 사용하는 경우 공정 변이에 따른 주기의 변동으로 인하여 야기될 수 있는 셀의 데이터 손실을 방지함으로써 디램의 신뢰성을 향상시킬 수 있으며, 리프레시 주기가 불필요하게 짧아지지 않도록 설계가 가능하여 반도체 장치의 성능 저하 및 전력 낭비를 방지할 수 있다.
도 1은 종래의 발진기를 나타내는 블록도.
도 2는 종래의 발진기에서 출력되는 신호의 온도에 따른 주기 차이를 설명하는 그래프.
도 3은 종래의 발진기에서 공정 변이의 영향을 설명하는 그래프.
도 4는 본 발명의 일 실시예에 의한 발진기를 나타내는 회로도.
도 5는 도 4의 비교부를 나타내는 회로도.
도 6은 도 4의 증폭부를 나타내는 회로도.
도 7은 도 4의 전류원을 나타내는 회로도.
도 8은 도 7의 전류원의 전류를 나타내는 그래프.
도 9는 도 4의 발진기의 동작을 나타내는 타이밍도.
도 10은 본 발명의 일 실시예에 의한 기준 전압 생성부를 나타내는 회로도.
도 11은 본 발명의 효과를 나타내는 그래프.
도 12는 본 발명의 일 실시예에 의한 발진기를 포함하는 반도체 장치의 블록도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예들을 구체적으로 개시한다. 이하에서 동일한 참조번호는 실질적으로 동일한 구성요소를 지시한다.
도 4는 본 발명의 일 실시예에 의한 발진기(100)를 나타내는 회로도이다.
본 발명의 일 실시예에 의한 발진기(100)는 전류원(CS), 증폭부(AMP), 비교부(HC) 및 플립플롭(TFF)을 포함한다.
플립플롭(TFF)은 토글형 플립플롭으로서 비교부(HC)에서 출력되는 비교 신호(VC)의 상향 에지에서 위상이 반전되는 제 1 신호(Q) 및 제 1 신호(Q)와 반대 위상을 갖는 제 2 신호(/Q)를 출력한다.
비교부(HC)는 두 입력 신호를 비교하여 이에 따라 하이 레벨 또는 로우 레벨의 비교 신호(VC)를 출력한다.
본 실시예에서 비교부(HC)는 제 1 신호(Q)와 제 2 신호(/Q)에 따라 내부적으로 입력 신호가 뒤바뀌도록 쵸핑(chopping) 방식으로 동작한다.
예를 들어 비교부(HC)는 제 1 신호(Q)가 하이 레벨인 경우는 제 1 기준 전압(V1)이 증폭부(AMP)에서 출력되는 증폭 전압(VA)보다 크면 로우 레벨, 제 1 기준 전압(V1)이 증폭 전압(VA)보다 작으면 하이 레벨의 비교 신호(VC)를 출력한다.
또한 제 1 신호(Q)가 로우 레벨인 경우에는 내부적으로 입력 신호가 바뀌어 제 1 기준 전압(V1)이 증폭 전압(VA)보다 크면 로우 레벨, 제 1 기준 전압(V1)이 증폭 전압(VA)보다 작으면 하이 레벨의 비교 신호(VC)를 출력한다.
즉, 비교부(HC)는 제 1 신호(Q)에 무관하게 제 1 기준 전압(V1)이 증폭 전압(VA)보다 작으면 하이 레벨, 제 1 기준 전압(V1)이 증폭 전압(VA)보다 크면 로우 레벨의 비교 신호(VC)를 출력한다.
도 5는 도 4의 비교부(HC)를 나타내는 회로도이다.
비교부(HC)는 PMOS 트랜지스터(CP1, CP2, CP3)와 NMOS 트랜지스터(CN1, CN2, CN3, CN4)를 포함하여 입력 전압(V+, V-)을 비교하여 비교 신호(VC)를 출력한다. NMOS 트랜지스터(CN3, CN4)에는 바이어스 전압(VBN)이 입력된다.
비교부(HC)는 스위치(CS11, CS12, CS21, CS22)를 포함하여 제 1 신호(Q)와 제 2 신호(/Q)에 따라 내부적으로 입력 전압(V+, V-)을 뒤바꾸어 비교 신호(VC)를 출력한다.
도 4에서 증폭부(AMP)는 입력 신호의 차이를 증폭하여 증폭 전압(VA)을 출력한다.
본 실시예에서 증폭부(AMP)는 제 1 신호(Q)와 제 2 신호(/Q)에 따라 내부적으로 입력 신호가 뒤바뀌도록 쵸핑(chopping) 방식으로 동작한다.
예를 들어 제 1 신호(Q)가 하이 레벨인 경우에는 제 2 기준 전압(Q)에서 전류원(CS)의 전압(VS)을 뺀 값을 증폭하여 출력한다. 또한 제 1 신호(Q)가 로우 레벨인 경우에도 내부적으로 입력 신호가 바뀌어 제 2 기준 전압(V2)에서 전류원(CS)의 전압(VS)을 뺀 값을 증폭하여 출력하게 된다.
즉 증폭부(AMP)는 제 1 신호(Q)에 무관하게 제 2 기준 전압(V2)에서 전류원의 전압(VS)을 뺀 값을 증폭하여 증폭 전압(VA)으로 출력한다.
도 6은 도 4의 증폭부(AMP)를 나타내는 회로도이다.
증폭부(AMP)는 PMOS 트랜지스터(AP1 ~ AP6)와 NMOS 트랜지스터(AN1 ~ AN9)를 포함하여 입력 전압(V+, V-)을 비교하여 증폭 전압(VA)를 출력한다. PMOS 트랜지스터(AP1)에는 바이어스 전압(VBP)이 입력되고, NMOS 트랜지스터(AN3, AN6, AN9)에는 바이어스 전압(VBN)이 입력된다.
증폭부(AMP)는 스위치(AS11, ACS12, AS21, AS22)를 포함하여 제 1 신호(Q)와 제 2 신호(/Q)에 따라 내부적으로 입력 전압(V+, V-)을 뒤바꾸어 증폭 전압(VA)을 출력한다.
도 4에서 전류원(CS)은 온도에 따라 전류의 크기는 변경되더라도 공정 변이에 따른 변동폭은 최소화되는 것이 바람직하다.
도 7은 본 발명의 일 실시예에 의한 전류원(CS)을 나타내는 회로도이다.
전류원(CS)은 다이오드 연결된 PMOS 트랜지스터(DP1, DP2)를 포함한다. 전류(I)는 다음 수학식 1과 같이 온도에 대한 수학식으로 표시된다.
Figure 112014062633762-pat00001
위 수학식 1에서 K1, K2는 상수, VS는 전류원(CS)의 출력 전압, VTH는 PMOS 트랜지스터(DP1, DP2)의 문턱 전압이다. 수학식 1에서 공정 변이의 영향을 받는 변수는 PMOS 트랜지스터의 문턱 전압(VTH)이다.
전술한 바와 같이 전류원(CS)의 출력 전압(VS)은 제 2 기준 전압(V2)으로 고정된다. 본 발명에서는 기준 온도(예를 들어 섭씨 90도)를 기준으로 공정 변이의 정도를 측정하고 이에 따라 제 2 기준 전압(V2)의 값을 조절함으로써 공정 변이가 일반 상태(NN 코너)에서 벗어난 경우(FF코너, SS 코너)에도 전류(I)의 값을 일반 상태와 실질적으로 동일하게 제어할 수 있다.
도 8은 전류원(CS)에서 출력되는 전류(I)의 크기를 온도와 공정 변이에 따라 나타낸 그래프이다.
그래프에서 붉은 색은 FF 코너, 녹색은 NN 코너, 푸른색은 SS 코너에 공정 변이가 위치하는 경우를 나타낸다. 전술한 바와 같이 기준 온도에서 공정 변이에 따라 제 2 기준 전압(V2)을 트리밍함으로써 도시된 바와 같이 특정 온도에서 전류(I)의 크기는 공정 변이의 영향을 거의 받지 않게 된다.
도 4에서 발진기(100)는 제 1 신호(Q) 또는 제 2 신호(/Q)에 따라 제어되어 비교부(HC)의 입력단에 제 1 기준 전압(V1)을 제공하는 스위치(S11, S12), 제 1 신호(Q) 또는 제 2 신호(/Q)에 따라 제어되어 증폭부(AMP)의 출력단과 비교부(HC)의 입력단을 연결하는 스위치(S21, S22)를 포함한다.
발진기(100)는 제 1 신호(Q) 또는 제 2 신호(/Q)에 따라 제어되며 증폭부(AMP)의 출력단에 연결되는 스위치(S31, S32), 증폭부(AMP)의 입력단과 스위치(S31, S32) 사이에 연결되는 커패시터(C1, C2), 제 1 신호(Q) 또는 제 2 신호(/Q)에 따라 제어되어 커패시터(C1, C2)의 양단을 연결하는 스위치(S41, S42)를 포함한다.
발진기(100)는 제 1 신호(Q) 또는 제 2 신호(/Q)에 따라 제어되어 증폭부(AMP)의 입력단에 제 1 기준 전압(V1) 보다 낮은 제 2 기준 전압(V2)을 제공하는 스위치(S51, S52), 제 1 신호(Q) 또는 제 2 신호(/Q)에 따라 제어되어 증폭부(AMP)의 입력단과 전류원(CS)을 연결하는 스위치(S61, S62)를 포함한다.
스위치(S11, S21, S31, S41, S51, S61)는 제 1 신호(Q)가 활성화되는 경우 턴온되고, 스위치(S12, S22, S32, S42, S52, S62)는 제 2 신호(/Q)가 활성화되는 경우 턴온된다. 이하에서는 제 1 신호(Q)에 의해 제어되는 스위치들을 제 1 스위치 그룹(S11, S21, S31, S41, S51, S61), 제 2 신호(/Q)에 의해 제어되는 스위치들을 제 2 스위치 그룹(S12, S22, S32, S42, S52, S62)으로 지칭한다.
도 9는 도 4의 발진기의 동작을 나타내는 타이밍도이다.
먼저 제 1 신호(Q)가 하이 레벨인 구간(T0)의 동작을 설명한다.
제 1 신호(Q)가 하이 레벨이 되면 제 1 스위치 그룹은 턴온되고, 제 2 스위치 그룹은 턴오프된다.
증폭부(AMP)의 두 입력단자는 가상 그라운드로서 두 전압이 동일하게 되므로 전류원(CS)의 출력 전압(VS)은 제 2 기준 전압(V2)과 동일하게 된다.
제 1 신호(Q)가 로우 레벨인 상태에서 제 1 커패시터(C1)의 양단은 단락되어 전하가 충전되어 있지 않은 상태가 되는데 이 상태에서 제 1 신호(Q)가 턴온되면서 제 1 커패시터 전압(VC1)은 제 2 기준 전압(V2)으로 초기화된다.
이후 전류원(CS)에 의해 제 1 커패시터(C1)가 충전되기 시작하고 이에 따라 제 1 커패시터 전압(VC1)은 점차 상승하기 시작한다.
또한 제 2 커패시터(C2)의 양단은 스위치(S41)를 통해 연결되어 방전되기 시작하고 이에 따라 제 2 커패시터 전압(VC2)은 초기값으로부터 점차 감소하기 시작한다.
비교 신호(VC)는 제 1 기준 전압(V1)이 증폭부(AMP)에서 출력되는 증폭 전압(VA)보다 크면 하이 레벨이 되고 그 반대이면 로우 레벨이 되므로 비교 신호(VC)는 로우 레벨이 된다.
이후 제 1 커패시터(C1)가 지속적으로 충전되어 어느 시점에서 제 1 커패시터 전압(VC1)은 제 1 기준 전압(V1) 이상이 된다.
해당 시점에서 비교 신호(VC)가 하이 레벨로 천이하고 이에 따라 플립플롭(TFF)의 출력인 제 1 신호(Q)와 제 2 신호(/Q)의 위상이 바뀌게 된다.
다음으로 제 1 신호(Q)가 로우 레벨 즉 제 1 신호(/Q)가 하이 레벨인 구간(T1)의 동작을 설명한다.
제 2 신호(/Q)가 하이 레벨이 되면 제 2 스위치 그룹은 턴온되고, 제 1 스위치 그룹은 턴오프된다.
증폭부(AMP)의 두 입력단자는 가상 그라운드로서 두 전압이 동일하게 되므로 전류원(CS)의 출력 전압(VS)은 제 2 기준 전압(V2)과 동일하게 된다.
제 2 신호(/Q)가 로우 레벨인 상태에서 제 2 커패시터(C2)의 양단은 단락되어 전하가 충전되어 있지 않은 상태가 되는데 이 상태에서 제 2 신호(/Q)가 하이 레벨이 되면서 제 2 커패시터 전압(VC2)은 제 2 기준 전압(V2)으로 초기화된다.
이후 전류원(CS)에 의해 제 2 커패시터(C2)가 충전되기 시작하고 이에 따라 제 2 커패시터 전압(VC2)은 점차 상승하기 시작한다.
또한 제 1 커패시터(C1)의 양단은 스위치(S42)를 통해 연결되어 방전되기 시작하고 이에 따라 제 1 커패시터 전압(VC1)은 점차 감소하기 시작한다.
전술한 바와 같이 비교 신호(VC)는 제 1 기준 전압(V1)이 증폭부(AMP)의 증폭 전압(VA)보다 크면 하이 레벨 그 반대이면 로우 레벨이 되므로, 비교 신호(VC)는 로우 레벨이 된다.
이후 제 2 커패시터(C2)가 지속적으로 충전되어 어느 시점에서 제 2 커패시터 전압(VC2)은 제 1 기준 전압(V1) 이상이 된다.
해당 시점에서 비교 신호(VC)가 하이 레벨로 천이하고 이에 따라 플립플롭(TFF)의 출력인 제 1 신호(Q)와 제 2 신호(/Q)의 위상이 바뀌게 된다.
이후의 구간들(T2, T3)에서는 전술한 동작이 반복된다.
도 4의 발진기에서 출력되는 제 1 신호(Q)의 주기는 다음 수학식으로 표현될 수 있다.
Figure 112014062633762-pat00002
위 수학식 2에서 C는 1 커패시터(C1)와 제 2 커패시터(C2)의 용량을 나타내고, I는 전류원(CS)에서 출력되는 전류를 나타낸다.
전술한 바와 같이 본 실시예에서는 기준 온도(예를 들어 섭씨 90도)에서 공정 변이를 고려하여 제 2 기준 전압(V2)의 값을 조절함으로써 전류원(CS)의 전류(I)가 공정 변이의 영향을 받지 않도록 설계한다.
이에 따라 기준 온도에서 전류(I)와 제 2 기준 전압(V2)의 값은 고정되므로 제 1 기준 전압(V1)의 값을 조절함으로써 원하는 주기(T)를 얻을 수 있다.
이하에서 설명하는 바와 같이 제 1 기준 전압(V1), 제 2 기준 전압(V2)은 저항 분배로 생성하는데 저항의 경우 공정 변이의 영향을 거의 받지 않는 점에서 수학식 2의 주기(T)는 특정 온도에서 공정 변이의 영향이 최소화될 수 있다.
공정 변이의 영향을 제거하기 위한 다른 방법으로서 공정 변이가 일반적인 상태(NN 코너)인 경우 기준 온도에서 요구되는 주기(T1)와 기준 온도에서 측정된 실제 제작된 발진기의 주기(T2)가 실질적으로 동일해질 때까지 제 1 기준 전압(V1)과 제 2 기준 전압(V2)의 차이를 조정하는 방법을 사용할 수도 있다.
도 10은 제 1 기준 전압(V1)과 제 2 기준 전압(V2)을 생성하는 기준 전압 생성부(200)를 나타내는 회로도이다.
기준 전압 생성부(200)는 전원 단자와 접지 단자 사이에 연결된 다수의 저항(RTOP, R0, R1, ..., R62, RBOT)을 포함하는 저항 분배부(210), 다수의 저항에 의해 저항 분배된 다수의 트리밍 전압(VTRIM[0:31]) 중 어느 하나를 제 1 기준 전압(V1)으로 선택하여 출력하는 제 1 선택부(220), 다수의 저항에 의해 저항 분배된 다수의 트리밍 전압(VTRIM[10:41]) 중 어느 하나를 제 2 기준 전압(V2)으로 선택하여 출력하는 제 2 선택부(230), 트리밍 코드(TCode)에 따라 제 1 선택부(220)와 제 2 선택부(230)에 제공하는 선택 신호를 생성하는 디코더(240)를 포함한다. 제 1 기준 전압(V1)은 제 2 기준 전압(V2)에 비하여 더 높게 설정된다.
도 10의 기준 전압 생성부(200)는 동일한 트리밍 코드에 의하여 제 1 기준 전압(V1)과 제 2 기준 전압(V2)이 동시에 결정되는데 다른 실시예에서는 서로 독립적인 트리밍 코드를 사용할 수도 있다.
도 11은 온도와 공정 변이에 따라 도 4의 발진기에서 출력되는 신호의 주기를 나타낸 그래프이다.
도 11을 도 3과 비교하면 기준 온도(예를 들어 섭씨 90도)보다 낮은 온도(예를 들어 섭씨 30도)를 기준으로 공정 변이에 따른 주기의 변동폭은 현저히 줄어들었음을 확인할 수 있다.
예를 들어 섭씨 30도에서 공정 변이에 따른 변동폭을 비교해보면 도 3에서는 약 50 ㎲이나, 도 10에서는 섭씨 30도에서 약 2 ㎲에 불과하다.
도 12는 본 발명의 일 실시예에 의한 발진기를 포함하는 반도체 장치의 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치(300)는 발진기(100), 메모리 셀 어레이(10) 및 셀프 리프레시 제어기(20)를 포함한다.
발진기(100)는 앞에서 설명한 바와 같이 공정 변이에 따른 주기의 변동폭이 현저히 감소된 발진 신호(osc)를 출력한다.
메모리 셀 어레이(10)는 예를 들어 디램 메모리 셀 어레이와 같이 리프레시를 필요로 하는 메모리 셀 어레이이다.
셀프 리프레시 제어기(20)는 발진기(100)에서 출력되는 발진 신호(osc)에 따라 반도체 장치(300) 외부로부터 리프레시 명령이 없는 경우에도 스스로 메모리 셀 어레이(10)의 리프레시 동작을 제어한다. 디램과 같은 반도체 장치의 내부에서 셀프 리프레시 동작을 수행하는 것은 잘 알려진 기술이므로 구체적인 설명을 생략한다.
본 발명에서 발진기(100)에서 출력되는 발진 신호(osc)의 주기는 공정 변이에도 불구하고 일정한 수준을 유지하므로 공정 변이에 따른 반도체 장치의 오동작을 예방할 수 있다.
디램의 경우 메모리 셀 어레이(10)에서의 누설 전류는 고온에서 증가하고 저온에서 감소하는 경향을 나타낸다. 따라서 기준 온도보다 낮은 온도 영역에서 발진 신호(osc)의 주기는 더 커도 무방하다.
그러나 온도가 낮은 경우라 하더라도 누설로 인한 데이터 손실을 방지하기 위해서는 발진 신호(osc)의 주기를 일정한 상한선 이하가 되도록 설계하는 것이 바람직하다.
본 발명에 의한 발진기(100)는 수학식 2와 같이 전류원(CS)의 출력 전압(VS) 즉 제 2 기준 전압(V2)을 트리밍에 의해 조절할 수 있는 구성을 가지므로 온도가 낮은 구간에서의 주기가 상한선에 최대한 근접하게 설계하는 것이 가능하다.
이를 통해 온도가 상대적으로 낮은 구간에서 최대한 셀프 리프레시 주기를 증가시킴으로써 반도체 장치(300)의 성능 저하를 방지할 수 있고 또한 전력 낭비를 방지할 수 있다.
실험 결과 출원인의 종래의 반도체 메모리 장치에 포함된 발진기는 섭씨 95도에서 3.6㎲, 섭씨 25도에서 40㎲의 주기를 갖는 발진 신호를 출력하였다. 이에 비하여 본 발명의 일 실시예에 의한 발진기(100)에서는 섭씨 90도에서 4㎲, 섭씨 25도에서 57㎲의 주기를 갖는 발진 신호를 출력함을 확인하였다.
이와 같이 섭씨 25도에서 발진 신호의 주기가 더 커짐에 따라 반도체 장치의 리프레시 회수가 줄어들고 이에 따라 소모 전력이 줄어들게 된다.
이상의 설명은 본 발명의 개시를 위한 것으로 본 발명의 권리범위를 한정하고자 한 것은 아니다. 본 발명의 권리범위는 특허청구범위에 기재된 범위와 그 균등범위에 의해 정해진다.
100: 발진기
200: 기준 전압 생성부
210: 저항 분배부
220: 제 1 선택부
230: 제 2 선택부
240: 디코더
300: 반도체 장치

Claims (17)

  1. 비교 신호에 따라 위상이 반전되는 제 1 신호를 출력하는 플립플롭;
    증폭 전압과 제 1 기준 전압을 비교하여 상기 비교 신호를 출력하는 비교부;
    전류원;
    제 2 기준 전압과 상기 전류원의 출력 전압의 차이를 증폭하여 상기 증폭 전압을 생성하는 증폭부; 및
    상기 제 1 기준 전압의 레벨과 상기 제 2 기준 전압의 레벨을 조절하여 출력하는 기준 전압 생성부
    를 포함하되,
    상기 전류원의 출력 전압은 상기 전류원에서 전류가 출력되는 단자의 전압인 발진기.
  2. 삭제
  3. 청구항 1에 있어서, 상기 제 1 기준 전압의 레벨과 상기 제 2 기준 전압의 레벨은 상기 기준 전압 생성부에 입력되는 신호인 트리밍 코드를 조절함으로써 가변적으로 조절되는 발진기.
  4. 청구항 3에 있어서, 상기 기준 전압 생성부는 다수의 저항에 따라 전원 전압을 분배하여 다수의 분배 전압을 출력하는 전압 분배부; 상기 트리밍 코드에 따라 상기 다수의 분배 전압 중 어느 하나를 선택하여 상기 제 1 기준 전압으로 출력하는 제 1 선택부 및 상기 트리밍 코드에 따라 상기 다수의 분배 전압 중 어느 하나를 선택하여 상기 제 2 기준 전압으로 출력하는 제 2 선택부를 포함하는 발진기.
  5. 청구항 4에 있어서, 상기 기준 전압 생성부는 상기 트리밍 코드를 디코딩하여 상기 제 1 선택부와 상기 제 2 선택부에 제공하는 디코더를 더 포함하는 발진기.
  6. 청구항 1에 있어서, 상기 비교부는 상기 증폭 전압이 상기 제 1 기준 전압을 초과하면 활성화되고, 상기 증폭 전압이 상기 제 1 기준 전압 미만이면 비활성화되는 상기 비교 신호를 출력하는 발진기.
  7. 청구항 6에 있어서, 상기 비교부는 상기 제 1 신호에 따라 상기 증폭 전압과 상기 제 1 기준 전압 중 하나가 입력되는 제 1 입력단 및 상기 제 1 신호에 따라 상기 증폭 전압과 상기 제 1 기준 전압 중 다른 하나가 입력되는 제 2 입력단을 포함하는 발진기.
  8. 청구항 7에 있어서, 상기 제 1 신호가 활성화되는 경우 상기 제 1 기준 전압을 상기 제 1 입력단에 연결하는 제 1-1 스위치 및 상기 증폭 전압을 상기 제 2 입력단에 연결하는 제 2-1 스위치; 상기 제 1 신호가 비활성화되는 경우 상기 제 1 기준 전압을 상기 제 2 입력단에 연결하는 제 1-2 스위치 및 상기 증폭 전압을 상기 제 1 입력단에 연결하는 제 2-2 스위치를 더 포함하는 발진기.
  9. 청구항 1에 있어서, 상기 증폭부는
    상기 제 1 신호의 활성화 여부에 따라 상기 전류원의 출력 전압과 상기 제 2 기준 전압 중 하나가 입력되는 제 1 입력단, 상기 제 1 신호의 활성화 여부에 따라 상기 전류원의 출력 전압과 상기 제 2 기준 전압 중 다른 하나가 입력되는 제 2 입력단 및 상기 증폭 전압을 출력하는 출력단을 구비한 연산 증폭기;
    상기 제 1 입력단과 상기 출력단 사이에 연결되는 제 1 충전부 및
    상기 제 2 입력단과 상기 출력단 사이에 연결되는 제 2 충전부
    를 포함하는 발진기.
  10. 청구항 9에 있어서, 상기 증폭부는 상기 제 1 신호가 활성화된 경우에 상기 제 2 충전부를 방전시키는 스위치와 상기 제 1 신호가 비활성화된 경우에 상기 제 1 충전부를 방전시키는 스위치를 더 포함하는 발진기.
  11. 청구항 10에 있어서, 상기 제 1 신호가 활성화된 경우에 상기 제 1 충전부를 상기 증폭부의 출력단에 연결하는 제 3-1 스위치, 상기 제 2 충전부를 방전시키는 제 4-1 스위치, 상기 제 2 기준 전압을 제 1 입력단과 연결하는 제 5-1 스위치, 상기 전류원의 출력 전압을 상기 제 2 입력단에 연결하는 제 6-1 스위치, 상기 제 1 신호가 비활성화된 경우에 상기 제 2 충전부를 상기 증폭부의 출력단에 연결하는 제 3-2 스위치, 상기 제 1 충전부를 방전시키는 제 4-2 스위치, 상기 제 2 기준 전압을 제 2 입력단과 연결하는 제 5-2 스위치, 상기 전류원의 출력 전압을 상기 제 1 입력단에 연결하는 제 6-2 스위치를 더 포함하는 발진기.
  12. 발진 신호를 출력하는 발진기;
    메모리 셀 어레이;
    상기 발진 신호에 따라 상기 메모리 셀 어레이의 셀프 리프레시 동작을 제어하는 셀프 리프레시 제어기를 포함하되,
    상기 발진기는
    비교 신호에 따라 위상이 반전되는 상기 발진 신호를 출력하는 플립플롭;
    증폭 전압과 제 1 기준 전압을 비교하여 상기 비교 신호를 출력하는 비교부;
    전류원; 및
    제 2 기준 전압과 상기 전류원의 출력 전압의 차이를 증폭하여 상기 증폭 전압을 생성하는 증폭부; 및
    상기 제 1 기준 전압의 레벨과 상기 제 2 기준 전압의 레벨을 조절하여 출력하는 기준 전압 생성부
    를 포함하되,
    상기 전류원의 출력 전압은 상기 전류원에서 전류가 출력되는 단자의 전압인 반도체 장치.
  13. 삭제
  14. 청구항 12에 있어서, 상기 제 1 기준 전압의 레벨과 상기 제 2 기준 전압의 레벨은 상기 기준 전압 생성부에 입력되는 신호인 트리밍 코드를 조절함으로써 가변적으로 조절되는 반도체 장치.
  15. 청구항 14에 있어서, 상기 기준 전압 생성부는 다수의 저항에 따라 전원 전압을 분배하여 다수의 분배 전압을 출력하는 전압 분배부; 상기 트리밍 코드에 따라 상기 다수의 분배 전압 중 어느 하나를 선택하여 상기 제 1 기준 전압으로 출력하는 제 1 선택부 및 상기 트리밍 코드에 따라 상기 다수의 분배 전압 중 어느 하나를 선택하여 상기 제 2 기준 전압으로 출력하는 제 2 선택부를 포함하는 반도체 장치
  16. 청구항 12에 있어서, 상기 비교부는 상기 증폭 전압이 상기 제 1 기준 전압을 초과하면 활성화되고, 상기 증폭 전압이 상기 제 1 기준 전압 미만이면 비활성화되는 상기 비교 신호를 출력하는 반도체 장치.
  17. 청구항 12에 있어서, 상기 증폭부는
    상기 발진 신호의 활성화 여부에 따라 상기 전류원의 출력 전압과 상기 제 2 기준 전압 중 하나가 입력되는 제 1 입력단과 상기 발진 신호의 활성화 여부에 따라 상기 전류원의 출력 전압과 상기 제 2 기준 전압 중 다른 하나가 입력되는 제 2 입력단, 상기 증폭 전압을 출력하는 출력단을 구비한 연산 증폭기;
    상기 제 1 입력단과 상기 출력단 사이에 연결되는 제 1 충전부 및
    상기 제 2 입력단과 상기 출력단 사이에 연결되는 제 2 충전부
    를 포함하는 반도체 장치.
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