JP2010140254A

JP2010140254A - ボルテージレギュレータ

Info

Publication number: JP2010140254A
Application number: JP2008315896A
Authority: JP
Inventors: Shingo Nakajima; 伸吾中島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-12-11
Filing date: 2008-12-11
Publication date: 2010-06-24
Anticipated expiration: 2028-12-11
Also published as: JP5280176B2; US20100148742A1; US8519692B2

Abstract

【課題】出力電圧を短時間で所定の電圧範囲内に設定する。
【解決手段】出力電圧に比例する電圧と基準電圧との差を増幅する増幅器ＡＭＰと、増幅器ＡＭＰの出力端に制御端を接続し、電源電圧を降圧して出力電圧を出力するＮＭＯＳトランジスタＭＮ１と、一端を増幅器ＡＭＰの出力端に接続し、他端を接地する容量素子Ｃ１と、一端を増幅器ＡＭＰの出力端に接続する容量素子Ｃ２と、電源電圧の供給後において、増幅器ＡＭＰの動作開始を制御すると共に、容量素子Ｃ２の他端に駆動信号を供給する制御回路１１と、を備える。
【選択図】図１

Description

本発明は、ボルテージレギュレータに関し、特にボルテージレギュレータの起動制御技術に関する。

半導体プロセスの微細化に従い、半導体装置の消費電流が増加する傾向にある。そこで、半導体装置の消費電流を低減するために、ボルテージレギュレータを使用して半導体装置の内部回路に供給する電圧を低電圧化する技術が用いられている。ボルテージレギュレータの出力電圧が所定の電圧範囲内に収まるまでは、内部回路は正常に動作することができず、内部回路は、所定の電圧範囲に達するまで待つ必要がある。従って、ボルテージレギュレータの起動時間を高速化することが求められている。

特許文献１には、起動時間を高速化するボルテージレギュレータが開示されている。このボルテージレギュレータは、基準電圧回路と、誤差増幅器と、電界効果トランジスタをソースフォロア接続した出力トランジスタとを備え、出力トランジスタのゲートが誤差増幅器の出力に接続され、出力トランジスタのゲートにプリチャージ回路が接続されている。ここで、出力トランジスタのゲートには、位相補正コンデンサが接続され、プリチャージ回路は、電源投入時にオンとなるトランジスタによって位相補正コンデンサをプリチャージする。したがって、電源投入時にボルテージレギュレータの出力が瞬時に立ち上ることとなる。

特開平５−１２７７６３号公報

以下の分析は本発明において与えられる。

従来のボルテージレギュレータにおいて、電源投入時に出力トランジスタのゲートは、外部電源の電圧Ｖｉｎのレベルと同電位となり、出力電圧Ｖｏｕｔは、出力トランジスタのゲートの電圧から出力トランジスタの閾値電圧（Ｖｔｎとする）程度下がった電圧となる。すなわち、電源投入直後の出力電圧Ｖｏｕｔは、次式のように表される。

Ｖｏｕｔは、式（１）に示す電圧まで上がった後、誤差増幅器の反転端子と非反転端子の電圧が略同一となるときの出力電圧レベル（Ｖｃとする）まで下がる。電圧Ｖｏｕｔから安定時の電圧Ｖｃまで下がるまでの時間ｔは、ボルテージレギュレータの出力から流れ出る負荷電流Ｉｏｕｔと、出力に付加される負荷容量（Ｃｏｕｔとする）とによって決まり、次式で表される。

従って、出力に付加される負荷容量が大きく、出力から流れ出る電流が小さいような場合、出力電圧Ｖｏｕｔが電圧Ｖｃまで下がるまでの時間が長くなってしまう。

本発明の１つのアスペクト（側面）に係るボルテージレギュレータは、出力電圧に比例する電圧と基準電圧との差を増幅する増幅器と、増幅器の出力端に制御端を接続し、電源電圧を降圧して出力電圧を出力する出力ＭＯＳトランジスタと、一端を増幅器の出力端に接続し、他端を接地または出力ＭＯＳトランジスタの出力端に接続する第１の容量素子と、一端を増幅器の出力端に接続する第２の容量素子と、電源電圧の供給後において、増幅器の動作開始を制御すると共に、第２の容量素子の他端に駆動信号を供給する制御回路と、を備える。

本発明によれば、ボルテージレギュレータの出力電圧を短時間で所定の電圧範囲内に設定することができる。

本発明の実施形態に係るボルテージレギュレータは、出力電圧に比例する電圧と基準電圧との差を増幅する増幅器（図１のＡＭＰ）と、増幅器の出力端に制御端を接続し、電源電圧を降圧して出力電圧を出力する出力ＭＯＳトランジスタ（図１のＭＮ１）と、一端を増幅器の出力端に接続し、他端を接地または出力ＭＯＳトランジスタの出力端に接続する第１の容量素子（図１のＣ１）と、一端を増幅器の出力端に接続する第２の容量素子（図１のＣ２）と、電源電圧の供給後において、増幅器の動作開始を制御すると共に、第２の容量素子の他端に駆動信号を供給する制御回路（図１の１１）と、を備える。

以上のようなボルテージレギュレータによれば、ボルテージレギュレータの起動時にボルテージレギュレータの出力ＭＯＳトランジスタのゲート電圧が、第１の容量素子と第２の容量素子の容量比で決まる。したがって、出力電圧の持ち上がりを抑制し、ボルテージレギュレータの出力電圧を短時間で所定の電圧範囲内に設定することができる。

また、ボルテージレギュレータの起動時に、ボルテージレギュレータの出力電圧が第１の容量素子と第２の容量素子の容量比で決まるので、ボルテージレギュレータの出力に接続される内部回路にボルテージレギュレータの入力電源電圧が電源投入時に直接印加されることがない。したがって、内部回路の耐圧が低いような場合であっても、内部回路の損傷を防ぐことができる。

なお、本発明のボルテージレギュレータにおいて、以下のように構成してもよい。

第１および第２の容量素子は、これらの容量比を定常状態における増幅器の出力端の電圧に基づいて設定することが好ましい。

第１および第２の容量素子は、増幅器および出力ＭＯＳトランジスタによる増幅作用に対して位相補償として機能する。

出力ＭＯＳトランジスタは、Ｎ型であって、ドレインに電源電圧を供給し、ソースから出力電圧を出力し、第１の容量素子は、他端を接地するようにしてもよい。

出力ＭＯＳトランジスタは、Ｐ型であって、ソースに電源電圧を供給し、ドレインから出力電圧を出力し、第１の容量素子は、他端を出力ＭＯＳトランジスタの出力端に接続するようにしてもよい。

抵抗素子を備え、制御回路は、第２の容量素子の他端に駆動信号を供給することで、第２の容量素子を充電して放電し、放電の際に抵抗素子を介して行うようにしてもよい。

一端を増幅器の出力端に接続する第ｉ（ｉ＝３〜ｎ、ただし、ｎは３以上の整数）の容量素子をさらに備え、制御回路は、増幅器の動作開始後において、第２〜第ｎの容量素子のそれぞれの他端にそれぞれタイミングの異なる駆動信号を供給するようにしてもよい。

制御回路は、第２〜第ｎの容量素子のそれぞれの他端に選択的に駆動信号を供給するようにしてもよい。

駆動信号がアクティブとされる第２〜第ｎの容量素子の容量の総和と、第１の容量素子の容量との比を定常状態における増幅器の出力端の電圧に基づいて設定するようにしてもよい。

第１〜第ｎの容量素子は、増幅器および出力ＭＯＳトランジスタによる増幅作用に対して位相補償として機能するようにしてもよい。

制御回路は、第２〜第ｎの容量素子のそれぞれの他端に駆動信号を供給することで、第２〜第ｎの容量素子を充電してそれぞれ異なるタイミングで放電するようにしてもよい。

抵抗素子を備え、制御回路は、第２〜第ｎの容量素子の少なくとも一つの放電を抵抗素子を介して行うようにしてもよい。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るボルテージレギュレータの回路図である。図１において、ボルテージレギュレータは、制御回路１１、増幅器ＡＭＰ、容量素子Ｃ１、Ｃ２、ＮＭＯＳトランジスタＭＮ１、抵抗素子Ｒ１、Ｒ２を備える。

増幅器ＡＭＰは、正（＋）側入力を基準電源Ｖｒｅｆに接続し、負（−）側入力を帰還用の抵抗素子Ｒ１および抵抗素子Ｒ２間のノードＮ２に接続し、誤差増幅器として機能する。抵抗素子Ｒ２は、ノードＮ２と異なる側を接地する。ＮＭＯＳトランジスタＭＮ１は、ドレインを電源ＶＤＤに接続し、ソースを出力ＯＵＴとして抵抗素子Ｒ１のノードＮ２と異なる側に接続し、ゲートを増幅器ＡＭＰの出力（ノードＮ１）に接続する。位相補償用の容量素子Ｃ１は、増幅器ＡＭＰの出力とＧＮＤ間に接続される。

制御回路１１は、増幅器ＡＭＰの動作開始を指示する信号ＡＥＮを増幅器ＡＭＰに供給し、一端をノードＮ１に接続する容量素子Ｃ２の他端に、信号ＥＮを供給する。

以上のような構成のボルテージレギュレータにおいて、ボルテージレギュレータの起動後に十分に時間が経過した後のノードＮ１の電圧レベルＶｃは、基準電源ＶｒｅｆとノードＮ２の電圧が同電位になる様に増幅器ＡＭＰが動作するため、次式で表すことができる。

図２は、第１の実施例に係るボルテージレギュレータの各部のタイミングチャートである。電源ＶＤＤは、タイミングｔ０以前で投入される。また、増幅器ＡＭＰの出力であるノードＮ１の初期電圧は、０Ｖにディスチャージ（放電）されている。制御回路１１は、タイミングｔ０で制御信号ＡＥＮをローレベルからハイレベルにすることで増幅器ＡＭＰを動作させる。また、制御回路１１は、制御信号ＥＮの電圧を０からＶＤＤに変化させる。この場合、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、容量素子Ｃ１、Ｃ２の分圧で駆動され、次式のように表される。

出力ＯＵＴの電圧Ｖｏｕｔは、ノードＮ１の電圧からＮＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｎ下がった電圧となる。したがって、タイミングｔ０直後における電圧Ｖｏｕｔは、次式のように表される。

その後、電圧Ｖｏｕｔは、安定時のレベルＶｃまで変化する。電圧Ｖｏｕｔが電圧Ｖｃより高く設定された場合、ボルテージレギュレータの起動直後の電圧Ｖｏｕｔから電圧Ｖｃまで下がるまでの時間ｔ（起動時間）は、出力ＯＵＴから流れ出る電流Ｉｏｕｔと、出力ＯＵＴに付加される負荷容量Ｃｏｕｔとによって決まり、次式で表される。

タイミングｔ０直後における電圧Ｖｏｕｔは、式（５）に示すように容量素子Ｃ１と容量素子Ｃ２の容量比によって調整することができる。従って、容量素子Ｃ１と容量素子Ｃ２の容量比を適切な値に決めることで、ボルテージレギュレータの起動時間ｔを短くすることができる。

起動時間の短縮の具体例について、従来技術に示す式（２）と、式（５）、（６）を用いて説明する。式（２）、（５）、（６）において使用している変数を、次の値とする。
ＶＤＤ＝５Ｖ、Ｖｃ＝２Ｖ、Ｖｔｎ＝０．８Ｖ、Ｃ１＝４ｐＦ、Ｃ２＝６ｐＦ、Ｉｏｕｔ＝１０μＡ、Ｃｏｕｔ＝１００ｐＦ

従来技術の場合、式（２）中の変数に上記で与えた定数を代入して起動時間ｔは、次式のように表される。

本実施例の場合、式（５）中の変数に上記で与えた定数を代入して出力電圧Ｖｏｕｔは、次式のように表される。

従って、本実施例の場合、式（６）中の変数に上記で与えた定数およびＶｏｕｔ＝２．２Ｖを代入して起動時間ｔは、次式のように表される。

以上のように、本実施例のボルテージレギュレータにおいて、起動時間は、従来技術の２２μｓから２μｓに短くすることができる。

また、本実施例のボルテージレギュレータによれば、式（５）に示すように、ボルテージレギュレータの起動直後における出力電圧レベルをボルテージレギュレータの出力トランジスタに接続される容量素子Ｃ１とＣ２の容量比により調整することができる。したがって、ボルテージレギュレータの起動時に出力電圧の持ち上がりを抑制することができる。これによって、ボルテージレギュレータの出力に接続される内部回路を構成するトランジスタ等の素子にかかる電圧が抑制され、内部回路を構成する素子の損傷を防ぐことができる。

さらに、本実施例のボルテージレギュレータによれば、従来回路で使用されているプリチャージ回路が不要である。また、制御信号ＥＮに接続される容量素子Ｃ２は、位相補償容量として機能するため、増幅器ＡＭＰに接続するトータルの容量値は、従来回路と同等で済む。したがって、従来回路と比較してボルテージレギュレータのサイズを小さくすることができる。

図３は、本発明の第２の実施例に係るボルテージレギュレータの回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。

増幅器ＡＭＰは、負側入力に基準電源Ｖｒｅｆを接続し、正側入力に抵抗素子Ｒ１および抵抗素子Ｒ２間のノードＮ２を接続する。また、ＰＭＯＳトランジスタＭＰ１は、ソースを電源ＶＤＤに接続し、ドレインを出力ＯＵＴとして抵抗素子Ｒ１のノードＮ２と異なる側に接続し、ゲートを増幅器ＡＭＰの出力（ノードＮ１）に接続する。位相補償用の容量素子Ｃ１ａは、ノードＮ１と出力ＯＵＴの間に接続される。また、制御回路１１ａは、増幅器ＡＭＰの動作開始を指示する信号ＡＥＮを増幅器ＡＭＰに供給し、一端をノードＮ１に接続する容量素子Ｃ２の他端に、信号ＥＮＢを供給する。

次に、本実施例に係るボルテージレギュレータの動作について説明する。ボルテージレギュレータの起動後に十分に時間が経過した後の出力ＯＵＴの電圧レベルは、基準電源ＶｒｅｆとノードＮ２の電圧が同電位になる様に増幅器ＡＭＰが動作するため、実施例１に記載の式（３）と同じように表される。

図４は、第２の実施例に係るボルテージレギュレータの各部のタイミングチャートである。電源ＶＤＤは、タイミングｔ０以前に投入される。また、電源ＶＤＤの投入と同時に、増幅器ＡＭＰの出力ノードＮ１の初期電圧は、電源ＶＤＤの電圧に設定されてＰＭＯＳトランジスタＭＰ１はオフしている。タイミングｔ０で制御信号ＡＥＮをローレベルからハイレベルにすることで増幅器ＡＭＰを動作させ、制御信号ＥＮＢの電圧を電源ＶＤＤの電圧だけマイナス方向に変化させる。この場合、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、次式のように表される。

ここで、０＜ＶＤＤであるため、Ｖｇの範囲は、Ｖｇ＜ＶＤＤである。

この状態でＰＭＯＳトランジスタＭＰ１に流れる電流Ｉｄｓは、ＰＭＯＳトランジスタＭＰ１が飽和領域で動作すると仮定し、ＰＭＯＳトランジスタＭＰ１の閾値電圧をＶｔｐとすると、次式のように表される。

ここでＫは、トランジスタのサイズや製造プロセスによって決定される比例定数を示す。

一方、出力ＯＵＴの電圧が所定の電圧Ｖｃに至るまでの時間ｔｒは、出力ＯＵＴに付加する負荷容量をＣｏｕｔとすると、次式のように表される。

式（１２）に式（１１）を代入すれば、時間ｔｒは、次式のようになる。

式（１３）によれば、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇが高く設定される場合（ただし、Ｖｇ＜ＶＤＤ）、ｔｒは長くなるため、ボルテージレギュレータの起動時間が長くなる。一方、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇが低く設定される場合、ｔｒは短くなる。

従来技術では、ボルテージレギュレータの起動直後の電圧Ｖｏｕｔの電圧レベルを調整することができなかった。本実施例では、式（１０）および式（１３）に示すように、タイミングｔ０直後における電圧Ｖｏｕｔを容量素子Ｃ１と容量素子Ｃ２の容量比により調整することができる。従って、本発明を適用し、容量素子Ｃ１と容量素子Ｃ２の容量比を適切な値に決めることによって、ボルテージレギュレータの起動時間を短くすることができる。

本実施例では、位相補償用の容量素子Ｃ１ａは、出力ＯＵＴと増幅器ＡＭＰの出力のノードＮ１の間に接続している。これに限定されず、容量素子Ｃ１ａをＧＮＤとノードＮ１の間にした場合においても位相補償容量としての機能を有し、実施例１で説明した効果と同じ効果がある。

以上のように、ボルテージレギュレータの出力トランジスタがＰ型トランジスタである場合においても起動時間を高速化することが可能である。

図５は、本発明の第３の実施例に係るボルテージレギュレータの回路図である。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。ボルテージレギュレータは、容量素子Ｃ２の替わりに、一端をノードＮ１に接続する容量素子Ｃ２ａ、Ｃ２ｂを備える。制御回路１１ｂは、容量素子Ｃ２ａ、Ｃ２ｂのそれぞれの他端にそれぞれ信号ＥＮａ、ＥＮｂを供給する。

次に、本実施例に係るボルテージレギュレータの動作について説明する。図６は、第３の実施例に係るボルテージレギュレータの各部のタイミングチャートである。電源ＶＤＤは、タイミングｔ０以前で投入される。また、増幅器ＡＭＰの出力であるノードＮ１の初期電圧は、０Ｖにディスチャージされている。制御回路１１ｂは、タイミングｔ０で制御信号ＡＥＮをローレベルからハイレベルにすることによって増幅器ＡＭＰを動作させる。また、制御回路１１ｂは、制御信号ＥＮｂを一定電圧（０Ｖ）に固定しておき、タイミングｔ０で制御信号ＥＮａの電圧を０からＶＤＤに変化させる。この場合、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、次式のように表される。

一方、制御信号ＥＮａを一定電圧（０Ｖ）に固定しておき、タイミングｔ０で制御信号ＥＮｂの電圧をＶＤＤだけ変化させた場合の、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、次式のように表される。

さらに、タイミングｔ０で制御信号ＥＮａおよび制御信号ＥＮｂの電圧を共にＶＤＤだけ変化させた場合、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、次式のように表される。

式（１４）、（１５）、（１６）に示すように、制御回路１１ｂによって電圧変化をさせて制御する容量素子の容量比を調整することで、ボルテージレギュレータの起動直後の出力電圧レベルを複数設定することができる。そのため、制御信号の電圧振幅が変わった場合であっても、制御回路１１ｂによって電圧を変化させて制御する容量素子の個数を調整することで、ボルテージレギュレータの起動直後のゲート電圧を調整することができる。つまり、制御回路１１ｂによって電圧を変化させて制御する容量素子の個数比を調整することによって、ボルテージレギュレータの制御信号の制御電圧範囲を広範囲に設定することができる。

図７は、本発明の第４の実施例に係るボルテージレギュレータの回路図である。図７において、図１と同一の符号は、同一物を表し、その説明を省略する。ボルテージレギュレータは、図１に対し、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、抵抗素子Ｒ３をさらに備える。

ＰＭＯＳトランジスタＭＰ２は、ソースを電源ＶＤＤに接続し、ドレインをノードＮ３に接続する。ＮＭＯＳトランジスタＭＮ３は、ソースを抵抗素子Ｒ３を介して接地し、ドレインをノードＮ３に接続する。ＮＭＯＳトランジスタＭＮ４は、ソースを接地し、ドレインをノードＮ３に接続する。容量素子Ｃ２は、制御回路１１ｃよって制御を受けるトランジスタ群の出力であるノードＮ３と増幅器ＡＭＰの出力であるノードＮ１との間に接続される。制御回路１１ｃは、信号ＳＥＴ１をＰＭＯＳトランジスタＭＰ２のゲートおよびＮＭＯＳトランジスタＭＮ３のゲートに供給し、信号ＳＥＴ２をＮＭＯＳトランジスタＭＮ４のゲートに供給する。

次に、本実施例に係るボルテージレギュレータの動作について説明する。図８は、第４の実施例に係るボルテージレギュレータの各部のタイミングチャートである。電源ＶＤＤは、タイミングｔ０以前で投入される。また、増幅器ＡＭＰの出力であるノードＮ１の初期電圧は、０Ｖにディスチャージされている。制御回路１１ｃは、タイミングｔ０で制御信号ＡＥＮをローレベルからハイレベルにすることによって増幅器ＡＭＰを動作させる。また、制御回路１１ｃは、制御信号ＳＥＴ２をローレベルに設定しておく。タイミングｔ０で制御信号ＳＥＴ１の電圧をハイレベルからローレベルに変化させると、ＰＭＯＳトランジスタＭＰ２がオンとなって、ノードＮ３の電圧は、ローレベルからハイレベルに変化する。従って、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、実施例１と同じとなり、ボルテージレギュレータの起動時間は、実施例１と同等になる。

次に、ボルテージレギュレータの出力ＯＵＴが安定時の出力電圧に収束した後、つまり、ボルテージレギュレータの起動後の動作を説明する。ボルテージレギュレータの起動後、タイミングｔ１で制御信号ＳＥＴ１をローレベルからハイレベルに変化させる。これによって、ＰＭＯＳトランジスタＭＰ２がオフし、ＮＭＯＳトランジスタＭＮ３がオンする。ＮＭＯＳトランジスタＭＮ３がオンすると、ノードＮ３の電荷がＮＭＯＳトランジスタＭＮ３および抵抗素子Ｒ３を介してＧＮＤに放電され、ノードＮ３の電圧は０Ｖとなる。ノードＮ３の電荷が放電するスピードは、ノードＮ３からＧＮＤへの放電経路の負荷抵抗と負荷容量の時定数に比例する。ノードＮ３の電荷が０Ｖとなった後、タイミングｔ２で制御信号ＳＥＴ２をローレベルからハイにレベルに変化させ、ＮＭＯＳトランジスタＭＮ４をオンとする。

実施例１の場合、ボルテージレギュレータの起動後に図１における制御信号ＥＮは、信号を生成している電源電圧が変動した場合、電源電圧変動の影響を受ける。その結果、信号ＥＮのノイズと容量素子Ｃ２とのカップリングによってノードＮ１は、電源電圧変動の影響を受け、出力ＯＵＴは電源電圧変動の影響を受ける。

一般的に、電源ＶＤＤの変動幅とＧＮＤの変動幅を比較した場合、ＧＮＤの変動幅の方が小さい。この場合、本実施例のように、ボルテージレギュレータの起動後にＮＭＯＳトランジスタＭＮ４をオンさせることで、ノードＮ３をＧＮＤレベルに固定して、電源電圧変動に対する出力電圧のノイズ耐性を強化することができる。したがって、実施例１に対しボルテージレギュレータの起動後における電源変動に対する出力電圧のノイズ耐性をより向上させることが可能である。

また、ノードＮ３の電圧を緩やかに降下させることによって、出力電圧の過渡的な電圧変動を緩和することができることができる。ノードＮ３の電荷が放電するスピードは、ノードＮ３からＧＮＤへの放電経路の負荷抵抗と負荷容量の時定数に比例するため、抵抗素子Ｒ３の抵抗値を大きくすることによって、ノードＮ３の電圧の降下を緩やかにすることが可能となる。しかし、抵抗素子Ｒ３の抵抗値が大きくなれば、ノードＮ３のインピーダンスが高くなって容量素子Ｃ２の高周波応答特性が低下するというデメリットがある。本実施例では、このデメリットを改善するために、ノードＮ３のレベルがＧＮＤレベルに降下した後に信号ＳＥＴ２を制御して、ＮＭＯＳトランジスタＭＮ４をオンさせる。これによって、ノードＮ３のインピーダンスを低下させている。したがって、容量素子Ｃ２の高周波応答特性を改善することができる。

図９は、本発明の第５の実施例に係るボルテージレギュレータの回路図である。図９において、図５と同一の符号は、同一物を表し、その説明を省略する。ボルテージレギュレータは、図５に対し、一端をノードＮ１に接続する容量素子Ｃ２ｃ、Ｃ２ｄをさらに備える。制御回路１１ｄは、容量素子Ｃ２ｃ、Ｃ２ｄのそれぞれの他端にそれぞれ信号ＥＮｃ、ＥＮｄを供給する。

次に、本実施例に係るボルテージレギュレータの動作について説明する。図１０は、第５の実施例に係るボルテージレギュレータの各部のタイミングチャートである。増幅器ＡＭＰの出力ノードＮ１の初期電圧は、０Ｖにディスチャージされている。また、電源ＶＤＤは、タイミングｔ０以前に投入させ、増幅器ＡＭＰは、タイミングｔ０以前に制御信号ＡＥＮを制御することによって起動させる。タイミングｔ０において制御信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄの電圧をローレベルからハイレベルに同時に変化させ、その電圧変化量をＶＤＤとすると、タイミングｔ０直後におけるノードＮ１の電圧Ｖｇは、次式のように表される。

ボルテージレギュレータの起動時間は、Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、Ｃ２ｄの容量値の和をＣ２と同じにすれば、実施例１と同等になる。ここまでは、実施例３の動作と同じである。

次に、ボルテージレギュレータの出力ＯＵＴが安定時の出力電圧に収束した後、つまり、ボルテージレギュレータの起動後の動作を説明する。ボルテージレギュレータの起動後において、増幅器ＡＭＰの出力ノードＮ１が安定した電圧をＶｓとする。

ボルテージレギュレータの起動後、タイミングｔ１１で制御信号ＥＮａをハイレベルからローレベルに変化させる。タイミングｔ１１直後のタイミングにおけるノードＮ１の電圧降下は、制御信号ＥＮａの電圧変化量をＶＤＤとした場合、次式で表される。

出力ＯＵＴの電圧は、ノードＮ１の電圧からＮＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｎ程度下がった電圧となるので、タイミングｔ１１直後における出力ＯＵＴの電圧Ｖｏｕｔは、次式のように表される。

式（１９）より、出力ＯＵＴは、容量素子Ｃ２ａに比例して降下するが、その後、増幅器ＡＭＰのフィードバック作用によって、ノードＮ１の電圧は安定電圧Ｖｓに収束し、出力ＯＵＴの電圧は、安定電圧Ｖｃに収束する。

その後、タイミングｔ１２で制御信号ＥＮｂをハイレベルからローレベルに変化させる。これによって、タイミングｔ１２直後における出力ＯＵＴの電圧Ｖｏｕｔは、次式のように表される。

式（２０）より、出力ノードＮ１は容量素子Ｃ２ｂに比例して降下するが、増幅器ＡＭＰのフィードバック作用によって、ノードＮ１の電圧は、安定電圧Ｖｓに収束し、出力ＯＵＴの電圧は、安定電圧Ｖｃに収束する。

その後、制御信号ＥＮａとＥＮｂの制御と同様に、タイミングｔ１３で制御信号ＥＮｃをハイレベルからローレベルに変化させ、出力ＯＵＴの電圧が安定電圧Ｖｃに収束した後に、タイミングｔ１４で制御信号ＥＮｄをハイレベルからローレベルに変化させる。

実施例４で説明したように、一般的にボルテージレギュレータの起動後に信号をＧＮＤレベルに切り替えることによって、電源変動に対する出力電圧のノイズ耐性を強化することができる場合が多い。しかし、ボルテージレギュレータの起動後に各容量に接続される制御信号をＧＮＤレベルまで急峻に変化させた場合、制御する容量値に比例してノードＮ１の電圧降下は大きくなる。この場合、出力ＯＵＴの電圧降下が大きくなり出力ＯＵＴに接続される内部回路が正常に動作しなくなる可能性がある。

本実施例のボルテージレギュレータによれば、ボルテージレギュレータの起動後に、制御信号を時分割でＧＮＤレベルに遷移させる。そして、式（１９）、式（２０）に示すように制御する容量値を小さくすることで出力ＯＵＴにおける電圧降下を小さくすることができる。したがって、所定のタイミングにおけるボルテージレギュレータの出力電圧降下を制限することができ、最終的に各容量に接続される制御信号をＧＮＤレベルに遷移させることができる。

以上のように本実施例のボルテージレギュレータによれば、実施例４と異なる方法で、ボルテージレギュレータの起動後における電源変動に対する出力電圧のノイズ耐性を強くすることができる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るボルテージレギュレータの回路図である。本発明の第１の実施例に係るボルテージレギュレータの各部のタイミングチャートである。本発明の第２の実施例に係るボルテージレギュレータの回路図である。本発明の第２の実施例に係るボルテージレギュレータの各部のタイミングチャートである。本発明の第３の実施例に係るボルテージレギュレータの回路図である。本発明の第３の実施例に係るボルテージレギュレータの各部のタイミングチャートである。本発明の第４の実施例に係るボルテージレギュレータの回路図である。本発明の第４の実施例に係るボルテージレギュレータの各部のタイミングチャートである。本発明の第５の実施例に係るボルテージレギュレータの回路図である。本発明の第５の実施例に係るボルテージレギュレータの各部のタイミングチャートである。

符号の説明

１１、１１ａ、１１ｂ、１１ｃ、１１ｄ制御回路
ＡＭＰ増幅器
Ｃ１、Ｃ２、Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、Ｃ２ｄ容量素子
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４ＮＭＯＳトランジスタ
ＭＰ２ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３抵抗素子
ＥＮ、ＡＥＮ、ＥＮＢ、ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄ制御信号

Claims

出力電圧に比例する電圧と基準電圧との差を増幅する増幅器と、
前記増幅器の出力端に制御端を接続し、電源電圧を降圧して前記出力電圧を出力する出力ＭＯＳトランジスタと、
一端を前記増幅器の出力端に接続し、他端を接地または前記出力ＭＯＳトランジスタの出力端に接続する第１の容量素子と、
一端を前記増幅器の出力端に接続する第２の容量素子と、
前記電源電圧の供給後において、前記増幅器の動作開始を制御すると共に、前記第２の容量素子の他端に駆動信号を供給する制御回路と、
を備えることを特徴とするボルテージレギュレータ。
前記第１および第２の容量素子は、これらの容量比を定常状態における前記増幅器の出力端の電圧に基づいて設定することを特徴とする請求項１記載のボルテージレギュレータ。
前記第１および第２の容量素子は、前記増幅器および前記出力ＭＯＳトランジスタによる増幅作用に対して位相補償として機能することを特徴とする請求項１または２記載のボルテージレギュレータ。
前記出力ＭＯＳトランジスタは、Ｎ型であって、ドレインに前記電源電圧を供給し、ソースから前記出力電圧を出力し、
前記第１の容量素子は、他端を接地することを特徴とする請求項１記載のボルテージレギュレータ。
前記出力ＭＯＳトランジスタは、Ｐ型であって、ソースに前記電源電圧を供給し、ドレインから前記出力電圧を出力し、
前記第１の容量素子は、他端を前記出力ＭＯＳトランジスタの出力端に接続することを特徴とする請求項１記載のボルテージレギュレータ。
抵抗素子を備え、
前記制御回路は、前記第２の容量素子の他端に駆動信号を供給することで、前記第２の容量素子を充電して放電し、放電の際に前記抵抗素子を介して行うことを特徴とする請求項１記載のボルテージレギュレータ。
一端を前記増幅器の出力端に接続する第ｉ（ｉ＝３〜ｎ、ただし、ｎは３以上の整数）の容量素子をさらに備え、
前記制御回路は、前記増幅器の動作開始後において、前記第２〜第ｎの容量素子のそれぞれの他端にそれぞれタイミングの異なる駆動信号を供給することを特徴とする請求項１記載のボルテージレギュレータ。
前記制御回路は、前記第２〜第ｎの容量素子のそれぞれの他端に選択的に駆動信号を供給することを特徴とする請求項７記載のボルテージレギュレータ。
前記駆動信号がアクティブとされる前記第２〜第ｎの容量素子の容量の総和と、前記第１の容量素子の容量との比を定常状態における前記増幅器の出力端の電圧に基づいて設定することを特徴とする請求項７記載のボルテージレギュレータ。
前記第１〜第ｎの容量素子は、前記増幅器および前記出力ＭＯＳトランジスタによる増幅作用に対して位相補償として機能することを特徴とする請求項７記載のボルテージレギュレータ。
前記制御回路は、前記第２〜第ｎの容量素子のそれぞれの他端に駆動信号を供給することで、前記第２〜第ｎの容量素子を充電してそれぞれ異なるタイミングで放電することを特徴とする請求項７または８記載のボルテージレギュレータ。
抵抗素子を備え、
前記制御回路は、前記第２〜第ｎの容量素子の少なくとも一つの放電を前記抵抗素子を介して行うことを特徴とする請求項１１記載のボルテージレギュレータ。