JPH05127763A - ボルテージレギユレータ - Google Patents
ボルテージレギユレータInfo
- Publication number
- JPH05127763A JPH05127763A JP3285801A JP28580191A JPH05127763A JP H05127763 A JPH05127763 A JP H05127763A JP 3285801 A JP3285801 A JP 3285801A JP 28580191 A JP28580191 A JP 28580191A JP H05127763 A JPH05127763 A JP H05127763A
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- JP
- Japan
- Prior art keywords
- output
- source
- error amplifier
- capacitor
- voltage regulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Abstract
(57)【要約】
【目的】ソースフォロア接地式出力トランジスタを用い
るボルテージギュレータにおいて、電源投入時に出力電
圧がなまるという欠点を改善すること。 【構成】誤差増幅回路の出力２には、出力トランジスタ
３のゲートと位相補正コンデンサ４の他に、ソース接地
回路及びＣＲ積分回路によるプリチャージ回路５が接続
される構成からなる。
るボルテージギュレータにおいて、電源投入時に出力電
圧がなまるという欠点を改善すること。 【構成】誤差増幅回路の出力２には、出力トランジスタ
３のゲートと位相補正コンデンサ４の他に、ソース接地
回路及びＣＲ積分回路によるプリチャージ回路５が接続
される構成からなる。
Description
【０００１】
【産業上の利用分野】本発明はボルテージレギュレータ
に関し、特に電界効果トランジスタを用いたボルテージ
ギュレータに関する。
に関し、特に電界効果トランジスタを用いたボルテージ
ギュレータに関する。
【０００２】
【従来の技術】従来の出力トランジスタにソースフォロ
ア接続回路を用いるボルテージレギュレータは、図５に
示すように、誤差増幅器２１の出力２２が出力トランジ
スタ２３のゲート及び位相補正コンデンサ２４に接続し
ている。
ア接続回路を用いるボルテージレギュレータは、図５に
示すように、誤差増幅器２１の出力２２が出力トランジ
スタ２３のゲート及び位相補正コンデンサ２４に接続し
ている。
【０００３】入力電圧Ｖｉｎは基準電圧回路２７と出力
トランジスタとに接続され、基準電圧回路２７の出力は
非反転端子２６に接続され、出力電圧Ｖｏｕｔに抵抗２
８，２９が直列接続され、その共通接続点を反転端子２
５に接続している。
トランジスタとに接続され、基準電圧回路２７の出力は
非反転端子２６に接続され、出力電圧Ｖｏｕｔに抵抗２
８，２９が直列接続され、その共通接続点を反転端子２
５に接続している。
【０００４】次に電源投入時の過渡動作について説明す
る。電源投入時は、位相補正コンデンサ２４の電荷は、
ゼロであるので、出力トランジスタ２３のゲート電圧は
０Ｖである。
る。電源投入時は、位相補正コンデンサ２４の電荷は、
ゼロであるので、出力トランジスタ２３のゲート電圧は
０Ｖである。
【０００５】このとき出力トランジスタのソースは０Ｖ
であるので、ＶＧＳ＝０Ｖとなり、出力トランジスタは
オフ状態である。
であるので、ＶＧＳ＝０Ｖとなり、出力トランジスタは
オフ状態である。
【０００６】次に、図６にも示すように、誤差増幅器２
１は、位相補正コンデンサ２４を徐々に充電し、誤差増
幅器２１の反転入力端子２５と非反転入力端子２６の電
位が同じになったところで安定するという動作をする。
１は、位相補正コンデンサ２４を徐々に充電し、誤差増
幅器２１の反転入力端子２５と非反転入力端子２６の電
位が同じになったところで安定するという動作をする。
【０００７】
【発明が解決しようとする課題】このような従来のボル
テージギュレータでは、電源投入時の過渡特性を図６に
示すように、誤差増幅器２１の出力２２が積分波形とな
るため、ボルテージレギュレータの出力電圧Ｖｏｕｔ波
形も積分波形となってしまう。この様に、出力電圧Ｖｏ
ｕｔ波形の立ち上りが徐々に上昇するレギュレータを、
パワーオンリセット回路を用いる装置に使用すると、パ
ワーオンリセットがかからないという欠点がある。
テージギュレータでは、電源投入時の過渡特性を図６に
示すように、誤差増幅器２１の出力２２が積分波形とな
るため、ボルテージレギュレータの出力電圧Ｖｏｕｔ波
形も積分波形となってしまう。この様に、出力電圧Ｖｏ
ｕｔ波形の立ち上りが徐々に上昇するレギュレータを、
パワーオンリセット回路を用いる装置に使用すると、パ
ワーオンリセットがかからないという欠点がある。
【０００８】本発明の目的は、前記欠点を解決し、出力
電圧Ｖｏｕｔの波形がなまらないようにしたボルテージ
ギュレータを提供することにある。
電圧Ｖｏｕｔの波形がなまらないようにしたボルテージ
ギュレータを提供することにある。
【０００９】
【課題を解決するための手段】本発明のボルテージレギ
ュレータの構成は、基準電圧回路と、誤差増幅器と、電
界効果トランジスタをソースフォロア接続した出力トラ
ンジスタとを備え、前記出力トランジスタのゲートが前
記誤差増幅器の出力に接続されたボルテージレギュレー
タにおいて、前記出力トランジスタのゲートにプリチャ
ージ回路が接続されていることを特徴とする。
ュレータの構成は、基準電圧回路と、誤差増幅器と、電
界効果トランジスタをソースフォロア接続した出力トラ
ンジスタとを備え、前記出力トランジスタのゲートが前
記誤差増幅器の出力に接続されたボルテージレギュレー
タにおいて、前記出力トランジスタのゲートにプリチャ
ージ回路が接続されていることを特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例のボルテージレ
ギュレータの回路図である。図２は図１の各部の動作波
形を示すタイミング図である。
ギュレータの回路図である。図２は図１の各部の動作波
形を示すタイミング図である。
【００１１】図１において、本発明の第１の実施例のボ
ルテージレギュレータは、誤差増幅器１の出力２をソー
スフォロア接続の出力トランジスタ３のゲート及び位相
補正コンデンサ４に、ソース接地トランジスタ３２とコ
ンデンサ３１と抵抗３０からなるプリチャージ回路５の
出力に各々接続する。その他の部分は、図５と同様であ
る。
ルテージレギュレータは、誤差増幅器１の出力２をソー
スフォロア接続の出力トランジスタ３のゲート及び位相
補正コンデンサ４に、ソース接地トランジスタ３２とコ
ンデンサ３１と抵抗３０からなるプリチャージ回路５の
出力に各々接続する。その他の部分は、図５と同様であ
る。
【００１２】次に電源投入時の過渡動作について図２も
用いて説明する。電源投入時は、位相補正コンデンサ４
の電荷はゼロであるが、プリチャージ回路５のソース接
地トランジスタ３２が導通状態となり、位相補正コンデ
ンサ４の電荷を瞬時に充電する。このとき、ソースフォ
ロア接続の出力トランジスタ３のゲート電圧（出力２）
は入力電圧Ｖｉｎのレベルと同電位となり、ソースフォ
ロア接続の出力トランジスタ３は、導通状態となる。
用いて説明する。電源投入時は、位相補正コンデンサ４
の電荷はゼロであるが、プリチャージ回路５のソース接
地トランジスタ３２が導通状態となり、位相補正コンデ
ンサ４の電荷を瞬時に充電する。このとき、ソースフォ
ロア接続の出力トランジスタ３のゲート電圧（出力２）
は入力電圧Ｖｉｎのレベルと同電位となり、ソースフォ
ロア接続の出力トランジスタ３は、導通状態となる。
【００１３】次に、誤差増幅器１は位相補正コンデンサ
４を徐々に放電し、誤差増幅器１の反転端子６と非反転
端子７の電位が同じになったところで安定する。
４を徐々に放電し、誤差増幅器１の反転端子６と非反転
端子７の電位が同じになったところで安定する。
【００１４】図３は本発明の第２の実施例のボルテージ
レギュレータを示す回路図である。
レギュレータを示す回路図である。
【００１５】図３において、本実施例は、図１のボルテ
ージレギュレータを負電源回路に応用したものである。
誤差増幅器１１の出力１２は、ソースフォロア接続の出
力トランジスタ１３のゲート及び位相補正コンデンサ１
４と、ソース接地トランジスタ３２と抵抗３０，コンデ
ンサ３１からなるプリチャージ回路１５の出力とに接続
されている。
ージレギュレータを負電源回路に応用したものである。
誤差増幅器１１の出力１２は、ソースフォロア接続の出
力トランジスタ１３のゲート及び位相補正コンデンサ１
４と、ソース接地トランジスタ３２と抵抗３０，コンデ
ンサ３１からなるプリチャージ回路１５の出力とに接続
されている。
【００１６】電源投入時の過渡動作は、図４に示すよう
に、第１の実施例と同様であり、まず急速に位相補正コ
ンデンサ１４を充電し、誤差増幅器１１により徐々に放
電し、誤差増幅器１１の平衡がとれるところで安定す
る。
に、第１の実施例と同様であり、まず急速に位相補正コ
ンデンサ１４を充電し、誤差増幅器１１により徐々に放
電し、誤差増幅器１１の平衡がとれるところで安定す
る。
【００１７】このように、本実施例のボルテージギュレ
ータは、基準電圧回路と、誤差増幅器と、電界効果トラ
ンジスタをソース接地接続した出力トランジスタとを用
い、ソース接地接続した電界効果トランジスタのドレイ
ンと、誤差増幅器の出力が接続され、ソース接地接続し
た電界効果トランジスタのゲートは、抵抗とコンデンサ
とからなる積分回路が接続される構成からなる。
ータは、基準電圧回路と、誤差増幅器と、電界効果トラ
ンジスタをソース接地接続した出力トランジスタとを用
い、ソース接地接続した電界効果トランジスタのドレイ
ンと、誤差増幅器の出力が接続され、ソース接地接続し
た電界効果トランジスタのゲートは、抵抗とコンデンサ
とからなる積分回路が接続される構成からなる。
【００１８】
【発明の効果】以上説明したように、本発明は、位相補
正コンデンサを電源投入時にプリチャージする回路を設
けたので、ボルテージレギュレータの出力が瞬時に立ち
上る波形を得ることが出来、従って例えばパワーオンリ
セット回路を有する装置に供給しても、パワーオンリセ
ットが正常に動作するという効果がある。
正コンデンサを電源投入時にプリチャージする回路を設
けたので、ボルテージレギュレータの出力が瞬時に立ち
上る波形を得ることが出来、従って例えばパワーオンリ
セット回路を有する装置に供給しても、パワーオンリセ
ットが正常に動作するという効果がある。
【図１】本発明の第１の実施例のボルテージレギュレー
タを示す回路図である。
タを示す回路図である。
【図２】図１の各部の動作状態を示すタイミング図であ
る。
る。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の動作状態を示すタイミング図である。
【図５】従来のボルテージレギュレータを示す回路図で
ある。
ある。
【図６】図５の各部の動作状態を示すタイミング図であ
る。
る。
１，１１，２１ 誤差増幅器 ２，１２，２２ 誤差増幅器の出力 ３，１３，２３ ソースフォロア接続の出力トランジ
スタ ４，１４，２４ 位相補正コンデンサ ５，１５ プリチャージ回路 ６，１６，２５ 反転端子 ７，１７，２６ 非反転端子 ８，１８，２７ 基準電圧回路 ２８，２９，３０ 抵抗 ３１ コンデンサ ３２ トランジスタ
スタ ４，１４，２４ 位相補正コンデンサ ５，１５ プリチャージ回路 ６，１６，２５ 反転端子 ７，１７，２６ 非反転端子 ８，１８，２７ 基準電圧回路 ２８，２９，３０ 抵抗 ３１ コンデンサ ３２ トランジスタ
Claims (1)
- 【請求項１】 基準電圧回路と、誤差増幅器と、電界効
果トランジスタをソースフォロア接続した出力トランジ
スタとを備え、前記出力トランジスタのゲートが前記誤
差増幅器の出力に接続されたボルテージギュレータにお
いて、前記出力トランジスタのゲートにプリチャージ回
路が接続されていることを特徴とするボルテージレギュ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285801A JP2833891B2 (ja) | 1991-10-31 | 1991-10-31 | ボルテージレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285801A JP2833891B2 (ja) | 1991-10-31 | 1991-10-31 | ボルテージレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127763A true JPH05127763A (ja) | 1993-05-25 |
| JP2833891B2 JP2833891B2 (ja) | 1998-12-09 |
Family
ID=17696259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285801A Expired - Lifetime JP2833891B2 (ja) | 1991-10-31 | 1991-10-31 | ボルテージレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833891B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140254A (ja) * | 2008-12-11 | 2010-06-24 | Renesas Electronics Corp | ボルテージレギュレータ |
| KR101018950B1 (ko) * | 2004-05-11 | 2011-03-02 | 세이코 인스트루 가부시키가이샤 | 정전압 출력 회로 |
| EP2479633A3 (en) * | 2011-01-21 | 2013-12-04 | Nxp B.V. | Voltage regulator with pre-charge circuit |
| JP2015184983A (ja) * | 2014-03-25 | 2015-10-22 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2015191345A (ja) * | 2014-03-27 | 2015-11-02 | セイコーインスツル株式会社 | ボルテージレギュレータ及びその製造方法 |
| JP2022504556A (ja) * | 2018-10-12 | 2022-01-13 | 長江存儲科技有限責任公司 | Ｎｍｏｓトランジスタを使用するｌｄｏレギュレータ |
-
1991
- 1991-10-31 JP JP3285801A patent/JP2833891B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101018950B1 (ko) * | 2004-05-11 | 2011-03-02 | 세이코 인스트루 가부시키가이샤 | 정전압 출력 회로 |
| JP2010140254A (ja) * | 2008-12-11 | 2010-06-24 | Renesas Electronics Corp | ボルテージレギュレータ |
| US8519692B2 (en) | 2008-12-11 | 2013-08-27 | Renesas Electronics Corporation | Voltage regulator |
| EP2479633A3 (en) * | 2011-01-21 | 2013-12-04 | Nxp B.V. | Voltage regulator with pre-charge circuit |
| JP2015184983A (ja) * | 2014-03-25 | 2015-10-22 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| US9639101B2 (en) | 2014-03-25 | 2017-05-02 | Sii Semiconductor Corporation | Voltage regulator |
| JP2015191345A (ja) * | 2014-03-27 | 2015-11-02 | セイコーインスツル株式会社 | ボルテージレギュレータ及びその製造方法 |
| JP2022504556A (ja) * | 2018-10-12 | 2022-01-13 | 長江存儲科技有限責任公司 | Ｎｍｏｓトランジスタを使用するｌｄｏレギュレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2833891B2 (ja) | 1998-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |