JP2994000B2 - サンプル・ホールド増幅回路 - Google Patents
サンプル・ホールド増幅回路Info
- Publication number
- JP2994000B2 JP2994000B2 JP2112398A JP11239890A JP2994000B2 JP 2994000 B2 JP2994000 B2 JP 2994000B2 JP 2112398 A JP2112398 A JP 2112398A JP 11239890 A JP11239890 A JP 11239890A JP 2994000 B2 JP2994000 B2 JP 2994000B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- sampling
- terminal
- hold
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はサンプル・ホールド増幅回路に関し、特にホ
ールドコンデンサ，差動増幅器及び定電流源回路を備え
たサンプル・ホールド増幅回路に関する。
ールドコンデンサ，差動増幅器及び定電流源回路を備え
たサンプル・ホールド増幅回路に関する。
［従来の技術］ 従来、この種のサンプル・ホールド増幅回路は、例え
ば、第５図に示すような回路構成となっている。第５図
において、１は入力端子ＴIより入力されるアナログ電
圧の入力信号ＶIをサンプリングするサンプリングスイ
ッチ回路、２はサンプリングスイッチ回路１の出力電圧
により充電される電圧をホールドするためのホールドコ
ンデンサである。また、ホールドコンデンサ２によりホ
ールドされた電圧はソースを共通にした差動増幅用MOS
トランジスタQ1,Q2及び負荷用MOSトランジスタQ3,Q4に
より構成された帰還量１の差動増幅器３を介して出力端
子T0へV0として出力される。
ば、第５図に示すような回路構成となっている。第５図
において、１は入力端子ＴIより入力されるアナログ電
圧の入力信号ＶIをサンプリングするサンプリングスイ
ッチ回路、２はサンプリングスイッチ回路１の出力電圧
により充電される電圧をホールドするためのホールドコ
ンデンサである。また、ホールドコンデンサ２によりホ
ールドされた電圧はソースを共通にした差動増幅用MOS
トランジスタQ1,Q2及び負荷用MOSトランジスタQ3,Q4に
より構成された帰還量１の差動増幅器３を介して出力端
子T0へV0として出力される。
差動増幅器３はホールドコンデンサ２の電圧ＶAをMOS
トランジスタQ1ゲートから入力し、MOSトランジスタQ2
のゲート及びドレインから出力信号V0を出力する。ま
た、MOSトランジスタQ1,Q2のソースは定電流源回路４を
接続されている。
トランジスタQ1ゲートから入力し、MOSトランジスタQ2
のゲート及びドレインから出力信号V0を出力する。ま
た、MOSトランジスタQ1,Q2のソースは定電流源回路４を
接続されている。
従って、サンプリングスイッチ回路１が閉じている間
は入力された入力信号ＶIでホールドコンデンサ２を充
電し、サンプリングスイッチ回路１が開いている間はホ
ールド・コンデンサ２に充電された電圧ＶAをホールド
し、入力信号ＶIのサンプリング時の電圧とほぼ等しい
電圧を出力端子T0から出力V0として出力する。
は入力された入力信号ＶIでホールドコンデンサ２を充
電し、サンプリングスイッチ回路１が開いている間はホ
ールド・コンデンサ２に充電された電圧ＶAをホールド
し、入力信号ＶIのサンプリング時の電圧とほぼ等しい
電圧を出力端子T0から出力V0として出力する。
［発明が解決しようとする課題］ 上述した従来のサンプル・ホールド増幅回路は、ホー
ルドコンデンサ２の電圧ＶAを差動増幅器３のトランジ
スタQ1のゲートで受けトランジスタQ1,Q2のソースは定
電流源回路４と接続する構成となっている。ここでトラ
ンジスタQ1のゲート，ソース間には容量が存在するた
め、サンプリングスイッチ回路１が閉じているサンプリ
ング期間に比べてトランジスタQ1,Q2を含む差動増幅器
３の応答時間が長いと、サンプリングスイッチ回路１が
開きホールド期間に入ってもトランジスタQ1,Q2の共通
ソースの電圧ＶBが変動し、最終的な出力電圧V0が入力
信号V1の電圧と大きくずれるという欠点がある。
ルドコンデンサ２の電圧ＶAを差動増幅器３のトランジ
スタQ1のゲートで受けトランジスタQ1,Q2のソースは定
電流源回路４と接続する構成となっている。ここでトラ
ンジスタQ1のゲート，ソース間には容量が存在するた
め、サンプリングスイッチ回路１が閉じているサンプリ
ング期間に比べてトランジスタQ1,Q2を含む差動増幅器
３の応答時間が長いと、サンプリングスイッチ回路１が
開きホールド期間に入ってもトランジスタQ1,Q2の共通
ソースの電圧ＶBが変動し、最終的な出力電圧V0が入力
信号V1の電圧と大きくずれるという欠点がある。
例えば、ホールドコンデンサ２の電圧ＶAが0Vの状態
から入力信号ＶIの電圧E1をサンプリングし、ホールド
する場合の各部の波形を第６図（ａ）に、ホールドコン
デンサ２の電圧ＶAが電源電圧ＶDDの状態から入力信号
ＶIの電圧E2をサンプリングし、ホールドする場合の各
部の波形を第６図（ｂ）に示す。
から入力信号ＶIの電圧E1をサンプリングし、ホールド
する場合の各部の波形を第６図（ａ）に、ホールドコン
デンサ２の電圧ＶAが電源電圧ＶDDの状態から入力信号
ＶIの電圧E2をサンプリングし、ホールドする場合の各
部の波形を第６図（ｂ）に示す。
差動増幅器３の過渡応答は定電流源回路４の電流値が
大きくない時には、立ち下がり時の過渡応答は立ち上が
りの過渡応答に比べ非常に遅い。定電流源回路４の電流
値が大きくない時、ホールドコンデンサ２の電圧ＶAが0
Vの状態から、入力信号ＶIの電圧E1をサンプリングし、
ホールドする場合の共通のソースの電圧ＶB、ホールド
コンデンサ２の電圧ＶA及び出力電圧V0の波形は第６図
（ａ）のように迅速に応答する。このように、第５図に
おける各部の電圧はサンプリング期間T2内に安定するの
で、ホールド期間T3になってからの出力電圧V0の変動は
ない。
大きくない時には、立ち下がり時の過渡応答は立ち上が
りの過渡応答に比べ非常に遅い。定電流源回路４の電流
値が大きくない時、ホールドコンデンサ２の電圧ＶAが0
Vの状態から、入力信号ＶIの電圧E1をサンプリングし、
ホールドする場合の共通のソースの電圧ＶB、ホールド
コンデンサ２の電圧ＶA及び出力電圧V0の波形は第６図
（ａ）のように迅速に応答する。このように、第５図に
おける各部の電圧はサンプリング期間T2内に安定するの
で、ホールド期間T3になってからの出力電圧V0の変動は
ない。
しかしながら、ホールドコンデンサ２の電圧ＶAが電
源電圧ＶDDの状態から入力信号ＶIの電圧E2をサンプリ
ングし、ホールドする場合には差動増幅器３の過渡応答
が遅いため、共通ソースの電圧ＶB、ホールドコンデン
サ２の電圧ＶA及び出力電圧V0の波形は第６図（ｂ）に
示されるように応答性が悪くなる。このように、ホール
ドコンデンサの充電が完了し、サンプリングスイッチ回
路１が開き、ホールド状態になっても共通ソースの電圧
ＶBは下降し続ける。また、トランジスタQ1にはゲー
ト，ソース間容量が存在するため、共通ソースの電圧Ｖ
Bの下降によりホールドコンデンサ２の容量とトランジ
スタQ1とゲート，ソース間容量との比で決まる電圧分が
最終的な出力電圧V0の変動となって現れる。
源電圧ＶDDの状態から入力信号ＶIの電圧E2をサンプリ
ングし、ホールドする場合には差動増幅器３の過渡応答
が遅いため、共通ソースの電圧ＶB、ホールドコンデン
サ２の電圧ＶA及び出力電圧V0の波形は第６図（ｂ）に
示されるように応答性が悪くなる。このように、ホール
ドコンデンサの充電が完了し、サンプリングスイッチ回
路１が開き、ホールド状態になっても共通ソースの電圧
ＶBは下降し続ける。また、トランジスタQ1にはゲー
ト，ソース間容量が存在するため、共通ソースの電圧Ｖ
Bの下降によりホールドコンデンサ２の容量とトランジ
スタQ1とゲート，ソース間容量との比で決まる電圧分が
最終的な出力電圧V0の変動となって現れる。
特にサンプリングレートが速い場合には、この出力電
圧V0の変動を少なくするため、定電流回路４の電流値を
非常に大きくする必要があり、消費電力が増大する。ま
たサンプリングレートとを速くするためには、ホールド
・コンデンサ２の値を小さくする必要があり、定電流源
回路４の電流が少ないと出力電圧V0の変動は更に大きく
なるという欠点がある。
圧V0の変動を少なくするため、定電流回路４の電流値を
非常に大きくする必要があり、消費電力が増大する。ま
たサンプリングレートとを速くするためには、ホールド
・コンデンサ２の値を小さくする必要があり、定電流源
回路４の電流が少ないと出力電圧V0の変動は更に大きく
なるという欠点がある。
［課題を解決するための手段］ 本願発明の要旨は、入力端子に印加されるアナログ電
圧の入力信号をサンプリング制御パルスにより所定の期
間サンプリングして出力端へ伝達するサンプリングスイ
ッチ回路と、一端を前記サンプリングスイッチ回路の出
力端と接続し他端を固定電位端子と接続してサンプリン
グスイッチ回路の出力電圧で充電されるホールドコンデ
ンサと、入力端を前記ホールドコンデンサの一端と接続
し、出力端から前記入力信号と概略同一電圧レベルの出
力信号を送出するボルテージフォロア手段とを備えたサ
ンプル・ホールド増幅回路において、一端を前記ボルテ
ージフォロア手段の入力端と前記ホールドコンデンサの
一端との接続点に接続し、他端を前記ボルテージフォロ
ア手段内の定電流源が接続される接地電位端子または電
源電圧端子に接続し、サンプリングを開始する前に前記
ホールドコンデンサの一端と前記ボルテージフォロア手
段の前記入力端との接続点の電位をリセットするリセッ
トスイッチ回路と、を備えたことである。
圧の入力信号をサンプリング制御パルスにより所定の期
間サンプリングして出力端へ伝達するサンプリングスイ
ッチ回路と、一端を前記サンプリングスイッチ回路の出
力端と接続し他端を固定電位端子と接続してサンプリン
グスイッチ回路の出力電圧で充電されるホールドコンデ
ンサと、入力端を前記ホールドコンデンサの一端と接続
し、出力端から前記入力信号と概略同一電圧レベルの出
力信号を送出するボルテージフォロア手段とを備えたサ
ンプル・ホールド増幅回路において、一端を前記ボルテ
ージフォロア手段の入力端と前記ホールドコンデンサの
一端との接続点に接続し、他端を前記ボルテージフォロ
ア手段内の定電流源が接続される接地電位端子または電
源電圧端子に接続し、サンプリングを開始する前に前記
ホールドコンデンサの一端と前記ボルテージフォロア手
段の前記入力端との接続点の電位をリセットするリセッ
トスイッチ回路と、を備えたことである。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。この
実施例のサンプル・ホールド増幅回路は、一端を入力端
子T1に接続し、この入力端子T1に印加されるアナログ電
圧の入力信号ＶIをサンプリング制御パルスＶSCにより
所定の期間サンプリングして他端へ伝達するサンプリン
グスイッチ回路７と、一端を前記サンプリングスイッチ
回路１の他端と接続し、他端を接地電位端子と接続して
このサンプリングスイッチ回路１の出力電圧で充電され
るホールドコンデンサ２と、一端を前記サンプリングス
イッチ回路の一端とホールドコンデンサ２の一端が接続
されている端子に接続し他端を接地電位端子に接続され
ているリセットスイッチ回路５と、ゲートを前記ホール
ドコンデンサの一端と接続した第１トランジスタと前記
第１のトランジスタのソースと共通接続した第２のトラ
ンジスタとこれらトランジスタの共通接続点と接地電位
との間に設けた定電流源回路４を有する差動増幅器３を
備えた構成となっている。尚、Q3,Q4は負荷用MOSトラン
ジスタ、６は電源電圧端子である。
実施例のサンプル・ホールド増幅回路は、一端を入力端
子T1に接続し、この入力端子T1に印加されるアナログ電
圧の入力信号ＶIをサンプリング制御パルスＶSCにより
所定の期間サンプリングして他端へ伝達するサンプリン
グスイッチ回路７と、一端を前記サンプリングスイッチ
回路１の他端と接続し、他端を接地電位端子と接続して
このサンプリングスイッチ回路１の出力電圧で充電され
るホールドコンデンサ２と、一端を前記サンプリングス
イッチ回路の一端とホールドコンデンサ２の一端が接続
されている端子に接続し他端を接地電位端子に接続され
ているリセットスイッチ回路５と、ゲートを前記ホール
ドコンデンサの一端と接続した第１トランジスタと前記
第１のトランジスタのソースと共通接続した第２のトラ
ンジスタとこれらトランジスタの共通接続点と接地電位
との間に設けた定電流源回路４を有する差動増幅器３を
備えた構成となっている。尚、Q3,Q4は負荷用MOSトラン
ジスタ、６は電源電圧端子である。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
の波形図である。まず、リセットスイッチ回路５が制御
パルスＶRにより閉じると、ホールドコンデンサ２は、
接地電位にリセットされＶA＝０となる。このリセット
期間T1中に差動増幅器３の出力電圧V0も接地電位付近ま
で下がる。
の波形図である。まず、リセットスイッチ回路５が制御
パルスＶRにより閉じると、ホールドコンデンサ２は、
接地電位にリセットされＶA＝０となる。このリセット
期間T1中に差動増幅器３の出力電圧V0も接地電位付近ま
で下がる。
次に、サンプリングスイッチ回路１がサンプリング制
御パルスＶSCにより閉じサンプリング期間T2になると、
入力信号ＶIのサンプリングを開始する。差動増幅器３
の共通ソースの電圧ＶBも立ち上がりは速く、サンプリ
ング期間T2内に電圧が安定になるため、サンプリングス
イッチ回路１が開きホールド期間T3になっても出力電圧
V0は変動がなく安定である。すなわち、ホールドコンデ
ンサ２の電圧ＶAが電源電位ＶDDの状態からこれより低
い電圧をサンプリングしてホールドする場合でも、サン
プリング開始前にサンプル・ホールド増幅回路は一旦接
地電位付近まで下げられ、サンプル・ホールド動作は電
圧の立ち上げ方向となる。このようにしてサンプリング
期間T2内に各部信号が安定するため、定電流源回路４の
電流が小さくても、出力の変動のないサンプル・ホール
ド増幅回路が構成できる。
御パルスＶSCにより閉じサンプリング期間T2になると、
入力信号ＶIのサンプリングを開始する。差動増幅器３
の共通ソースの電圧ＶBも立ち上がりは速く、サンプリ
ング期間T2内に電圧が安定になるため、サンプリングス
イッチ回路１が開きホールド期間T3になっても出力電圧
V0は変動がなく安定である。すなわち、ホールドコンデ
ンサ２の電圧ＶAが電源電位ＶDDの状態からこれより低
い電圧をサンプリングしてホールドする場合でも、サン
プリング開始前にサンプル・ホールド増幅回路は一旦接
地電位付近まで下げられ、サンプル・ホールド動作は電
圧の立ち上げ方向となる。このようにしてサンプリング
期間T2内に各部信号が安定するため、定電流源回路４の
電流が小さくても、出力の変動のないサンプル・ホール
ド増幅回路が構成できる。
第３図はこの本発明をアクティブマトリクス液晶ドラ
イバに適用したときの回路図である。
イバに適用したときの回路図である。
この適用例は本発明によるサンプル・ホールド増幅回
路を複数設け、これらサンプル・ホールド増幅回路の各
サンプリングスイッチ回路１を制御するサンプリング制
御パルスＶSCA〜ＶSCNにより順次サンプリングしてホー
ルドし出力する。各サンプル・ホールド増幅回路のリセ
ットスイッチ回路５を制御するリセットスイッチも制御
信号ＶRはすべて共通に接続し、各サンプル・ホールド
増幅回路がサンプリングを開始する前に、各リセットス
イッチ回路５をオンとし、各サンプル・ホールド増幅回
路を接地電位付近にリセットする。
路を複数設け、これらサンプル・ホールド増幅回路の各
サンプリングスイッチ回路１を制御するサンプリング制
御パルスＶSCA〜ＶSCNにより順次サンプリングしてホー
ルドし出力する。各サンプル・ホールド増幅回路のリセ
ットスイッチ回路５を制御するリセットスイッチも制御
信号ＶRはすべて共通に接続し、各サンプル・ホールド
増幅回路がサンプリングを開始する前に、各リセットス
イッチ回路５をオンとし、各サンプル・ホールド増幅回
路を接地電位付近にリセットする。
このような適用例においては、特にサンプリングレー
トが速くなり、多出力であるため、従来のものでは定電
流源回路に非常に大きな電流を流さなければ、安定な出
力を得ることができないか、本発明を適用することでわ
ずかな消費電力で安定な出力を得ることができる。
トが速くなり、多出力であるため、従来のものでは定電
流源回路に非常に大きな電流を流さなければ、安定な出
力を得ることができないか、本発明を適用することでわ
ずかな消費電力で安定な出力を得ることができる。
また、第４図のように差動用MOSトランジスタQ5,Q6の
共通接続点と電源電圧端子６との間に定電流源回路４を
設けた差動増幅回路３の場合は、立ち上がりが遅くなる
ためリセットスイッチ回路５を電源電圧端子６に接続し
て、サンプリング開始前に電源電圧付近まで昇圧すれ
ば、同様な効果を得ることができる。
共通接続点と電源電圧端子６との間に定電流源回路４を
設けた差動増幅回路３の場合は、立ち上がりが遅くなる
ためリセットスイッチ回路５を電源電圧端子６に接続し
て、サンプリング開始前に電源電圧付近まで昇圧すれ
ば、同様な効果を得ることができる。
［発明の効果］ 以上説明したように本発明は、サンプリングをする前
に差動増幅器とホールド・コンデンサを一度接地電位ま
たは電源電位にリセットするようにしたため、サンプリ
ング期間内にサンプル・ホールドコンデンサの各部の電
位を安定にすることができ、消費電力の小さい差動増幅
器を用いてもホールド期間中の出力電圧の変動を抑える
ことができる。従って、サンプリングレートを速くして
も消費電力を低減することができる効果がある。
に差動増幅器とホールド・コンデンサを一度接地電位ま
たは電源電位にリセットするようにしたため、サンプリ
ング期間内にサンプル・ホールドコンデンサの各部の電
位を安定にすることができ、消費電力の小さい差動増幅
器を用いてもホールド期間中の出力電圧の変動を抑える
ことができる。従って、サンプリングレートを速くして
も消費電力を低減することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ド
ライバに適用したときの回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は従来のサンプル・ホー
ルド増幅回路の一例を示す回路図、第６図（ａ），
（ｂ）はそれぞれ第５図に示されたサンプル・ホールド
増幅回路の動作を説明するための各部信号の波形図であ
る。 １……サンプリングスイッチ回路、 ２……ホールド・コンデンサ、 ３……差動増幅器、 ４……定電流源回路、 ５……リセットスイッチ回路、 ６……電源電圧端子、 10……シフトレジスタ、 Q1〜Q8……MOSトランジスタ、 T0……出力端子、 T1……入力端子、 V0,V0A,V0B…V0N……出力電圧、 ＶSC,VSCA…ＶSCB……サンプリングスイッチ制御の電
圧、 ＶR……リセットスイッチ制御電圧、 ＶI……入力電圧、 ＶA……サンプリングコンデンサの電圧、 ＶB……共通ソースの電圧、 CK……クロック入力端子。
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ド
ライバに適用したときの回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は従来のサンプル・ホー
ルド増幅回路の一例を示す回路図、第６図（ａ），
（ｂ）はそれぞれ第５図に示されたサンプル・ホールド
増幅回路の動作を説明するための各部信号の波形図であ
る。 １……サンプリングスイッチ回路、 ２……ホールド・コンデンサ、 ３……差動増幅器、 ４……定電流源回路、 ５……リセットスイッチ回路、 ６……電源電圧端子、 10……シフトレジスタ、 Q1〜Q8……MOSトランジスタ、 T0……出力端子、 T1……入力端子、 V0,V0A,V0B…V0N……出力電圧、 ＶSC,VSCA…ＶSCB……サンプリングスイッチ制御の電
圧、 ＶR……リセットスイッチ制御電圧、 ＶI……入力電圧、 ＶA……サンプリングコンデンサの電圧、 ＶB……共通ソースの電圧、 CK……クロック入力端子。
Claims (1)
- 【請求項１】入力端子に印加されるアナログ電圧の入力
信号をサンプリング制御パルスにより所定の期間サンプ
リングして出力端へ伝達するサンプリングスイッチ回路
と、一端を前記サンプリングスイッチ回路の出力端と接
続し他端を固定電位端子と接続してサンプリングスイッ
チ回路の出力電圧で充電されるホールドコンデンサと、
入力端を前記ホールドコンデンサの一端と接続し、出力
端から前記入力信号と概略同一電圧レベルの出力信号を
送出するボルテージフォロア手段とを備えたサンプル・
ホールド増幅回路において、一端を前記ボルテージフォ
ロア手段の入力端と前記ホールドコンデンサの一端との
接続点に接続し、他端を前記ボルテージフォロア手段内
の定電流源が接続される接地電位端子または電源電圧端
子に接続し、サンプリングを開始する前に前記ホールド
コンデンサの一端と前記ボルテージフォロア手段の前記
入力端との接続点の電位をリセットするリセットスイッ
チ回路と、を備えたことを特徴とするサンプル・ホール
ド増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112398A JP2994000B2 (ja) | 1990-04-27 | 1990-04-27 | サンプル・ホールド増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112398A JP2994000B2 (ja) | 1990-04-27 | 1990-04-27 | サンプル・ホールド増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411399A JPH0411399A (ja) | 1992-01-16 |
| JP2994000B2 true JP2994000B2 (ja) | 1999-12-27 |
Family
ID=14585663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112398A Expired - Fee Related JP2994000B2 (ja) | 1990-04-27 | 1990-04-27 | サンプル・ホールド増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994000B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4536452B2 (ja) * | 2004-08-04 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路および半導体集積回路への電源電圧供給方法 |
| JP2006109377A (ja) * | 2004-10-08 | 2006-04-20 | Rohm Co Ltd | イメージセンサ、及び画像処理装置 |
| KR102037899B1 (ko) | 2011-12-23 | 2019-10-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 신호 변환 회로, 표시 장치, 및 전자 기기 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51109748A (ja) * | 1975-03-20 | 1976-09-28 | Matsushita Electric Ind Co Ltd | Risetsutokinotsukidenatsukiokusochi |
| JPS62172599A (ja) * | 1986-01-24 | 1987-07-29 | Nec Corp | アナログ信号メモリ |
| JPS6438664A (en) * | 1987-08-03 | 1989-02-08 | Mitsubishi Electric Corp | Holding circuit |
-
1990
- 1990-04-27 JP JP2112398A patent/JP2994000B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411399A (ja) | 1992-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5748026A (en) | Circuit for converting level of low-amplitude input | |
| KR940002810B1 (ko) | 샘플/홀드회로장치 | |
| US4264872A (en) | Differential amplifiers utilizing MIS type field effect transistors | |
| US7116161B2 (en) | Differential amplifier circuit and drive circuit of liquid crystal display unit using the same | |
| KR101037120B1 (ko) | 시프트 레지스터 및 그 구동방법 | |
| US4255715A (en) | Offset correction circuit for differential amplifiers | |
| US4390797A (en) | Semiconductor circuit | |
| JPS5837635B2 (ja) | ホシヨウキオクソシ | |
| JPH06311732A (ja) | 昇圧回路 | |
| JPH08262408A (ja) | ビデオ表示装置 | |
| KR20000057003A (ko) | 신호 증폭 회로, 부하 구동 회로, 액정 표시 장치 | |
| JP2994000B2 (ja) | サンプル・ホールド増幅回路 | |
| JPH0541651A (ja) | 容量負荷駆動用半導体集積回路装置 | |
| JPS59154808A (ja) | 増幅回路およびこれを用いた半導体集積回路装置 | |
| JPH01279500A (ja) | サンプル・ホールド増幅回路 | |
| JP2000194323A (ja) | アナログバッファ回路及び液晶表示装置 | |
| WO2002045256A1 (en) | Self-compensating buffer amplifier | |
| JPH0578120B2 (ja) | ||
| JP2605603Y2 (ja) | 半導体集積回路 | |
| JP3979720B2 (ja) | サンプルアンドホールド回路 | |
| JP2642255B2 (ja) | サンプルホールド回路 | |
| US5719523A (en) | Threshold correcting reference voltage generator | |
| JPH06318399A (ja) | サンプルホールド回路装置 | |
| JPH1049110A (ja) | サンプルホールド回路並びにこれを用いたデータドライバ及びフラットパネル型表示装置 | |
| JP3035413B2 (ja) | サンプル・ホールド回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |