JPH0411399A - サンプル・ホールド増幅回路 - Google Patents
サンプル・ホールド増幅回路Info
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- JPH0411399A JPH0411399A JP2112398A JP11239890A JPH0411399A JP H0411399 A JPH0411399 A JP H0411399A JP 2112398 A JP2112398 A JP 2112398A JP 11239890 A JP11239890 A JP 11239890A JP H0411399 A JPH0411399 A JP H0411399A
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- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はサンプル・ホールト増幅回路に関し、特にホー
ルドコンデンサ、差動増幅器及び定電流源回路を備えた
サンプル・ホールド増幅回路に間する。
ルドコンデンサ、差動増幅器及び定電流源回路を備えた
サンプル・ホールド増幅回路に間する。
［従来の技術］
従来、この種のサンプル・ホールド増幅回路は、例えば
、第５図に示すような回路構成となっている。第５図に
おいて、１は入力端子Ｔ１より入力されるアナログ電圧
の入力信号Ｖ１をサンプリングするサンプリングスイッ
チ回路、２はサンプリングスイッチ回路１の出力電圧に
より充電される電圧をホールドするためのホールドコン
デンサである。
、第５図に示すような回路構成となっている。第５図に
おいて、１は入力端子Ｔ１より入力されるアナログ電圧
の入力信号Ｖ１をサンプリングするサンプリングスイッ
チ回路、２はサンプリングスイッチ回路１の出力電圧に
より充電される電圧をホールドするためのホールドコン
デンサである。
また、ホールドコンデンサ２によりホールトされた電圧
はソースを共通にした差動増幅用ＭＯＳトランジスタＱ
ｌ、 Ｑ２及び負荷用ＭＯ５）ランジスタＱ３．Ｑ４
により構成された帰還量１の差動増幅器３を介して出力
端子ＴＯへ■０として出力される。
はソースを共通にした差動増幅用ＭＯＳトランジスタＱ
ｌ、 Ｑ２及び負荷用ＭＯ５）ランジスタＱ３．Ｑ４
により構成された帰還量１の差動増幅器３を介して出力
端子ＴＯへ■０として出力される。
差動増幅器３はホールドコンデンサ２の電圧ＶＡをＭＯ
ＳトランジスタＱ】ゲートから入力し、ＭＯＳ）ランジ
スタＱ２のゲート及びドレインから出力信号■０を出力
する。また、ＭＯＳ）ランジスタＱｌ、Ｑ２のソースは
定電流源回路４を接続されている。
ＳトランジスタＱ】ゲートから入力し、ＭＯＳ）ランジ
スタＱ２のゲート及びドレインから出力信号■０を出力
する。また、ＭＯＳ）ランジスタＱｌ、Ｑ２のソースは
定電流源回路４を接続されている。
従って、サンプリングスイッチ回路１が閉じている間は
入力された入力信号ｖ１てホールドコンデンサ２を充電
し、サンプリングスイッチ回路１が開いている間はホー
ルド・コンデンサ２に充電された電圧ＶＡをホールドし
、入力信号■１のサンプリング時の電圧とほぼ等しい電
圧を出力端子ＴＯから出力ＶＯとして出力する。
入力された入力信号ｖ１てホールドコンデンサ２を充電
し、サンプリングスイッチ回路１が開いている間はホー
ルド・コンデンサ２に充電された電圧ＶＡをホールドし
、入力信号■１のサンプリング時の電圧とほぼ等しい電
圧を出力端子ＴＯから出力ＶＯとして出力する。
［発明か解決しようとする課題］
上述した従来のサンプル・ホールド増幅回路は、ホール
ドコンデンサ２の電圧ＶＡを差動増幅器３のトランジス
タＱ１のゲートで受はトランジスタＱｌ。
ドコンデンサ２の電圧ＶＡを差動増幅器３のトランジス
タＱ１のゲートで受はトランジスタＱｌ。
Ｑ２のソースは定電流源回路４と接続する構成となって
いる。ここでトランジスタＱ１のゲート、ソース間には
容量が存在するため、サンプリングスイッチ回路１が閉
じているサンプリング期間に比へてトランジスタＱｌ、
Ｑ２を含む差動増幅器３の応答時間が長いと、サン
プリングスイッチ回路ｌか開きホールド期間に入っても
トランジスタＱＬ Ｑ２の共通ソースの電圧ＶＢが変
動し、最終的な出力電圧ｖＯが入力信号Ｖｌの電圧と大
きくずれるという欠点がある。
いる。ここでトランジスタＱ１のゲート、ソース間には
容量が存在するため、サンプリングスイッチ回路１が閉
じているサンプリング期間に比へてトランジスタＱｌ、
Ｑ２を含む差動増幅器３の応答時間が長いと、サン
プリングスイッチ回路ｌか開きホールド期間に入っても
トランジスタＱＬ Ｑ２の共通ソースの電圧ＶＢが変
動し、最終的な出力電圧ｖＯが入力信号Ｖｌの電圧と大
きくずれるという欠点がある。
例えば、ホールドコンデンサ２の電圧ＶＡがＯＶの状態
から入力信号■１の電圧Ｅ１をサンプリングし、ホール
ドする場合の各部の波形を第６図（ａ）に、ホールドコ
ンデンサ２の電圧〜ｒＡか電源電圧■ＤＤの状態から入
力信号ｖ１の電圧Ｅ２をサンプリングし、ホールドする
場合の各部の波形を第６図（ｂ）に示す。
から入力信号■１の電圧Ｅ１をサンプリングし、ホール
ドする場合の各部の波形を第６図（ａ）に、ホールドコ
ンデンサ２の電圧〜ｒＡか電源電圧■ＤＤの状態から入
力信号ｖ１の電圧Ｅ２をサンプリングし、ホールドする
場合の各部の波形を第６図（ｂ）に示す。
差動増幅器３の過渡応答は定電流源回路４の電流値が大
きくない時には、立ち下がり時の過渡応答は立ち上がり
の過渡応答に比べ非常に遅い。定電流源回路４の電流値
が大きくない時、ホールドコンデンサ２の電圧ＶＡがＯ
Ｖの状態から、入力信号ｖ１の電圧Ｅ１をサンプリング
し、ホールドする場合の共通ソースの電圧ＶＢ、ホール
ドコンデンサ２の電圧ＶＡ及び出力電圧ｖＯの波形は第
６図（ａ）のように迅速に応答する。このように、第５
図における各部の電圧はサンプリング期間Ｔ２内に安定
するので、ホールド期間Ｔ３になってからの出力電圧■
０の変動はない。
きくない時には、立ち下がり時の過渡応答は立ち上がり
の過渡応答に比べ非常に遅い。定電流源回路４の電流値
が大きくない時、ホールドコンデンサ２の電圧ＶＡがＯ
Ｖの状態から、入力信号ｖ１の電圧Ｅ１をサンプリング
し、ホールドする場合の共通ソースの電圧ＶＢ、ホール
ドコンデンサ２の電圧ＶＡ及び出力電圧ｖＯの波形は第
６図（ａ）のように迅速に応答する。このように、第５
図における各部の電圧はサンプリング期間Ｔ２内に安定
するので、ホールド期間Ｔ３になってからの出力電圧■
０の変動はない。
しかしながら、ホールドコンデンサ２の電圧■Ａが電源
電圧ＶＤＤの状態から入力信号ｖ１の電圧Ｅ２をサンプ
リングし、ホールドする場合には差動増幅器３の過渡応
答が遅いため、共通ソースの電圧ＶＢ、ホールドコンデ
ンサ２の電圧ＶＡ及び出力電圧■０の波形は第６図（ｂ
）に示されるように応答性か悪くなる。このように、ホ
ールドコンデンサの充電が完了し、サンプリングスイッ
チ回路ｌが開き、ホールト状態になっても共通ソースの
電圧ＶＢは下降し続ける。また、トランジスタＱ１には
ゲート、ソース間容量が存在するため、共通ソースの電
圧ＶＢの下降によりホールドコンデンサ２の容量とトラ
ンジスタＱ１とゲート、ソース間容量との比で決まる電
圧針が最終的な出力電圧■０の変動となって現れる。
電圧ＶＤＤの状態から入力信号ｖ１の電圧Ｅ２をサンプ
リングし、ホールドする場合には差動増幅器３の過渡応
答が遅いため、共通ソースの電圧ＶＢ、ホールドコンデ
ンサ２の電圧ＶＡ及び出力電圧■０の波形は第６図（ｂ
）に示されるように応答性か悪くなる。このように、ホ
ールドコンデンサの充電が完了し、サンプリングスイッ
チ回路ｌが開き、ホールト状態になっても共通ソースの
電圧ＶＢは下降し続ける。また、トランジスタＱ１には
ゲート、ソース間容量が存在するため、共通ソースの電
圧ＶＢの下降によりホールドコンデンサ２の容量とトラ
ンジスタＱ１とゲート、ソース間容量との比で決まる電
圧針が最終的な出力電圧■０の変動となって現れる。
特にサンプリングレートが速い場合には、この出力電圧
ＶＯの変動を少なくするため、定電流回路４の電流値を
非常に大きくする必要かあり、消費電力が増大する。ま
たサンプリングレートとを速くするためには、ホールド
・コンデンサ２の値を小さくする必要があり、定電流源
回路４の電流が少ないと出力電圧ｖＯの変動は更に大き
くなるという欠点がある。
ＶＯの変動を少なくするため、定電流回路４の電流値を
非常に大きくする必要かあり、消費電力が増大する。ま
たサンプリングレートとを速くするためには、ホールド
・コンデンサ２の値を小さくする必要があり、定電流源
回路４の電流が少ないと出力電圧ｖＯの変動は更に大き
くなるという欠点がある。
［課題を解決するための手段］
本発明のサンプル・ホールト増幅回路は、入力端子に印
加されるアナロク電圧の入力信号をサンプリング制御パ
ルスにより所定の期間サンプリングして出力端へ伝達す
るサンプリンクスイッチ回路と、一端を前記サンプリン
グスイッチ回路の出力端と接続し他端を固定電位端子と
接続してサンプリングスイッチ回路の出力電圧で充電さ
れるホールドコンデンサと、ゲートを前記ホールドコン
デンサの一端と接続した第１のトランジスタと前記第１
のトランジスタのソースと共通接続した第２のトランジ
スタとこれらトランジスタの共通接続点と接地電位端子
または電源電圧端子との間に設けた定電流源を有する差
動増幅器とを備えたサンプル・ホールド増幅回路におい
て、一端を前記サンプリングスイッチ回路の一端とホー
ルドコンデンサの一端が接続されている端子に接続し、
他端を接地電位端子または電源電圧端子に接続されてい
るリセットスイッチ回路と、を備えたことを特徴とする
。
加されるアナロク電圧の入力信号をサンプリング制御パ
ルスにより所定の期間サンプリングして出力端へ伝達す
るサンプリンクスイッチ回路と、一端を前記サンプリン
グスイッチ回路の出力端と接続し他端を固定電位端子と
接続してサンプリングスイッチ回路の出力電圧で充電さ
れるホールドコンデンサと、ゲートを前記ホールドコン
デンサの一端と接続した第１のトランジスタと前記第１
のトランジスタのソースと共通接続した第２のトランジ
スタとこれらトランジスタの共通接続点と接地電位端子
または電源電圧端子との間に設けた定電流源を有する差
動増幅器とを備えたサンプル・ホールド増幅回路におい
て、一端を前記サンプリングスイッチ回路の一端とホー
ルドコンデンサの一端が接続されている端子に接続し、
他端を接地電位端子または電源電圧端子に接続されてい
るリセットスイッチ回路と、を備えたことを特徴とする
。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
この実施例のサンプル・ホールト増幅回路は、−端を入
力端子Ｔ１に接続し、この入力端子ＴＩに印加されるア
ナログ電圧の入力信号Ｖ１をサンプリング制御パルスｖ
ＳＣにより所定の期間サンプリングして他端へ伝達する
サンプリングスイッチ回路７と、一端を前記サンプリン
グスイッチ回路１の他端と接続し、他端を接地電位端子
と接続してこのサンプリングスイッチ回路１の出力電圧
で充電されるホールドコンデンサ２と、一端を前記サン
プリングスイッチ回路の一端とホールドコンデンサ２の
一端が接続されている端子に接続し他端を接地電位端子
に接続されているリセットスイッチ回路５と、ゲートを
前記ホールドコンデンサの一端と接続した第１トランジ
スタと前記第１のトランジスタのソースと共通接続した
第２のトランジスタとこれらトランジスタの共通接続点
と接地電位との間に設けた定電流源回路４を有する差動
増幅器３を備えた構成となっている。尚、Ｑ３．Ｑ４は
負荷用ＭＯ５）ランジスタ、６は電源電圧端子である。
力端子Ｔ１に接続し、この入力端子ＴＩに印加されるア
ナログ電圧の入力信号Ｖ１をサンプリング制御パルスｖ
ＳＣにより所定の期間サンプリングして他端へ伝達する
サンプリングスイッチ回路７と、一端を前記サンプリン
グスイッチ回路１の他端と接続し、他端を接地電位端子
と接続してこのサンプリングスイッチ回路１の出力電圧
で充電されるホールドコンデンサ２と、一端を前記サン
プリングスイッチ回路の一端とホールドコンデンサ２の
一端が接続されている端子に接続し他端を接地電位端子
に接続されているリセットスイッチ回路５と、ゲートを
前記ホールドコンデンサの一端と接続した第１トランジ
スタと前記第１のトランジスタのソースと共通接続した
第２のトランジスタとこれらトランジスタの共通接続点
と接地電位との間に設けた定電流源回路４を有する差動
増幅器３を備えた構成となっている。尚、Ｑ３．Ｑ４は
負荷用ＭＯ５）ランジスタ、６は電源電圧端子である。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。まず、リセットスイッチ回路５か制御パ
ルスＶＲにより閉じると、ホールドコンデンサ２は、接
地電位にリセットされＶＡ＝０となる。このリセット期
間Ｔ１中に差動増幅器３の出力電圧■０も接地電位付近
まで下がる。
波形図である。まず、リセットスイッチ回路５か制御パ
ルスＶＲにより閉じると、ホールドコンデンサ２は、接
地電位にリセットされＶＡ＝０となる。このリセット期
間Ｔ１中に差動増幅器３の出力電圧■０も接地電位付近
まで下がる。
次に、サンプリングスイッチ回路１がサンプリング制御
パルスｖＳＣにより閉じサンプリング期間Ｔ２になると
、入力信号ｖ１のサンプリングを開始する。差動増幅器
３の共通ソースの電圧ＶＢも立ち上がりは速く、サンプ
リング期間Ｔ２内に電圧が安定になるため、サンプリン
グスイッチ回路１が開きホールド期間Ｔ３になっても出
力電圧■０は変動がなく安定である。すなわち、ホール
ドコンデンサ２の電圧ＶＡが電源電位ＶＤＤの状態から
これより低い電圧をサンプリングしてホールドする場合
でも、サンプリング開始前にサンプル・ホールド増幅回
路は一旦接地電位付近まで下げられ、サンプル・ホール
ド動作は電圧の立ち上げ方向となる。
パルスｖＳＣにより閉じサンプリング期間Ｔ２になると
、入力信号ｖ１のサンプリングを開始する。差動増幅器
３の共通ソースの電圧ＶＢも立ち上がりは速く、サンプ
リング期間Ｔ２内に電圧が安定になるため、サンプリン
グスイッチ回路１が開きホールド期間Ｔ３になっても出
力電圧■０は変動がなく安定である。すなわち、ホール
ドコンデンサ２の電圧ＶＡが電源電位ＶＤＤの状態から
これより低い電圧をサンプリングしてホールドする場合
でも、サンプリング開始前にサンプル・ホールド増幅回
路は一旦接地電位付近まで下げられ、サンプル・ホール
ド動作は電圧の立ち上げ方向となる。
このようにしてサンプリング期間Ｔ２内に各部信号が安
定するため、定電流源回路４の電流が小さくても、出力
の変動のないサンプル・ホールド増幅回路が構成できる
。
定するため、定電流源回路４の電流が小さくても、出力
の変動のないサンプル・ホールド増幅回路が構成できる
。
第３図はこの本発明をアクティブマトリクス液晶ドライ
バに適用したときの回路図である。
バに適用したときの回路図である。
この適用例は本発明によるサンプル・ホールド増幅回路
を複数設け、これらサンプル・ホールド増幅回路の各サ
ンプリングスイッチ回路１を制御するサンプリング制御
パルスＶＳＣＡ−ＶＳＣＮにより順次サンプリングして
ホールドし出力する。各サンプル・ホールド増幅回路の
リセットスイッチ回路５を制御するリセットスイッチも
制御信号ＶＲはすへて共通に接続し、各サンプル・ホー
ルド増幅回路がサンプリングを開始する荊に、各リセッ
トスイッチ回路５をオンとし、各サンプル・ホールト増
幅回路を接地電位付近にリセットする。
を複数設け、これらサンプル・ホールド増幅回路の各サ
ンプリングスイッチ回路１を制御するサンプリング制御
パルスＶＳＣＡ−ＶＳＣＮにより順次サンプリングして
ホールドし出力する。各サンプル・ホールド増幅回路の
リセットスイッチ回路５を制御するリセットスイッチも
制御信号ＶＲはすへて共通に接続し、各サンプル・ホー
ルド増幅回路がサンプリングを開始する荊に、各リセッ
トスイッチ回路５をオンとし、各サンプル・ホールト増
幅回路を接地電位付近にリセットする。
このような適用例においては、特にサンプリングレート
か速くなり、多出力であるため、従来のものでは定電流
源回路に非常に大きな電流を流さなけれは、安定な出力
を得ることかできないか、本発明を適用することでわず
かな消費電力で安定な出力を得ることができる。
か速くなり、多出力であるため、従来のものでは定電流
源回路に非常に大きな電流を流さなけれは、安定な出力
を得ることかできないか、本発明を適用することでわず
かな消費電力で安定な出力を得ることができる。
また、第４図のように差動用ＭＯ５）ランジスタＱ５．
Ｑ６の共通接続点と電源電圧端子６との間に定電流
源回路４を設けた差動増幅回路３の場合は、立ち上がり
が遅くなるためリセットスイッチ回路５を電源電圧端子
６に接続して、サンプリング開始前に電源電圧付近まで
昇圧すれば、同様な効果を得ることができる。
Ｑ６の共通接続点と電源電圧端子６との間に定電流
源回路４を設けた差動増幅回路３の場合は、立ち上がり
が遅くなるためリセットスイッチ回路５を電源電圧端子
６に接続して、サンプリング開始前に電源電圧付近まで
昇圧すれば、同様な効果を得ることができる。
［発明の効果］
以上説明したように本発明は、サンプリングをする前に
差動増幅器とホールド・コンデンサを一度接地電位また
は電源電位にリセットするようにしたため、サンプリン
グ期間内にサンプル・ホールドコンデンサの各部の電位
を安定にすることができ、消費電力の小さい差動増幅器
を用いてもホールド期間中の出力電圧の変動を抑えるこ
とができる。従って、サンプリングレートな速くしても
消費電力を低減することができる効果かある。
差動増幅器とホールド・コンデンサを一度接地電位また
は電源電位にリセットするようにしたため、サンプリン
グ期間内にサンプル・ホールドコンデンサの各部の電位
を安定にすることができ、消費電力の小さい差動増幅器
を用いてもホールド期間中の出力電圧の変動を抑えるこ
とができる。従って、サンプリングレートな速くしても
消費電力を低減することができる効果かある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ト
ライバに適用したときの回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は従来のサンプル・ホー
ルド増幅回路の一例を示す回路図、第６図（ａＬ （
ｂ）はそれぞれ第５図に示されたサンプル・ホールド増
幅回路の動作を説明するための各部信号の波形図である
。 １・・・・・・・・・サンプリングスイッチ回路、２・
・・・・・・・・ホールド・コンデンサ、３・・・・・
・・・・差動増幅器、 ４・・・・・・・・・定電流源回路、 ５・・・・・・・・・リセットスイッチ回路、６・・・
・・・・・・電源電圧端子、 １０・・・・・・・・シフトレジスタ、Ｑ１〜Ｑ８・・
・・・・ＭＯＳ）ランジスタ、ＴＯ・・・・・・・・出
力端子、 Ｔ１ ・・・・・・・・・・・入力端子、ＶＯ，ＶＯＡ
。 ＶＯＢ・・・ＶＯＮ ・・・φ・・Φ出力電圧、ＶＳＣ
。 Ｖ ＳＣＡ・・・Ｖ ＳＣＢ ・・・・・サンプリング
スイッチ制御の電圧、 ＶＲ−φ ・ ・ ・ ・ Ｖｌ・ ・ ・ ・ ・ ・ ＶＡ・ ・ ・ ・ ・ ・ ＶＢ・ ・ ・ ・ ・ ・ ＣＫ ・ ・ ・ ・ ・ ・リセットスイッチ制御電圧、 ・入力電圧、 命サンプリングコンデンサの電圧、 ・共通ソースの電圧、 ・クロック入力端子。 第１図
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ト
ライバに適用したときの回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は従来のサンプル・ホー
ルド増幅回路の一例を示す回路図、第６図（ａＬ （
ｂ）はそれぞれ第５図に示されたサンプル・ホールド増
幅回路の動作を説明するための各部信号の波形図である
。 １・・・・・・・・・サンプリングスイッチ回路、２・
・・・・・・・・ホールド・コンデンサ、３・・・・・
・・・・差動増幅器、 ４・・・・・・・・・定電流源回路、 ５・・・・・・・・・リセットスイッチ回路、６・・・
・・・・・・電源電圧端子、 １０・・・・・・・・シフトレジスタ、Ｑ１〜Ｑ８・・
・・・・ＭＯＳ）ランジスタ、ＴＯ・・・・・・・・出
力端子、 Ｔ１ ・・・・・・・・・・・入力端子、ＶＯ，ＶＯＡ
。 ＶＯＢ・・・ＶＯＮ ・・・φ・・Φ出力電圧、ＶＳＣ
。 Ｖ ＳＣＡ・・・Ｖ ＳＣＢ ・・・・・サンプリング
スイッチ制御の電圧、 ＶＲ−φ ・ ・ ・ ・ Ｖｌ・ ・ ・ ・ ・ ・ ＶＡ・ ・ ・ ・ ・ ・ ＶＢ・ ・ ・ ・ ・ ・ ＣＫ ・ ・ ・ ・ ・ ・リセットスイッチ制御電圧、 ・入力電圧、 命サンプリングコンデンサの電圧、 ・共通ソースの電圧、 ・クロック入力端子。 第１図
Claims (1)
- 入力端子に印加されるアナログ電圧の入力信号をサンプ
リング制御パルスにより所定の期間サンプリングして出
力端へ伝達するサンプリングスイッチ回路と、一端を前
記サンプリングスイッチ回路の出力端と接続し他端を固
定電位端子と接続してサンプリングスイッチ回路の出力
電圧で充電されるホールドコンデンサと、ゲートを前記
ホールドコンデンサの一端と接続した第１のトランジス
タと前記第１のトランジスタのソースと共通接続した第
２のトランジスタとこれらトランジスタの共通接続点と
接地電位端子または電源電圧端子との間に設けた定電流
源を有する差動増幅器とを備えたサンプル・ホールド増
幅回路において、一端を前記サンプリングスイッチ回路
の一端とホールドコンデンサの一端が接続されている端
子に接続し、他端を接地電位端子または電源電圧端子に
接続されているリセットスイッチ回路と、を備えたこと
を特徴とするサンプル・ホールド増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112398A JP2994000B2 (ja) | 1990-04-27 | 1990-04-27 | サンプル・ホールド増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112398A JP2994000B2 (ja) | 1990-04-27 | 1990-04-27 | サンプル・ホールド増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411399A true JPH0411399A (ja) | 1992-01-16 |
| JP2994000B2 JP2994000B2 (ja) | 1999-12-27 |
Family
ID=14585663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112398A Expired - Fee Related JP2994000B2 (ja) | 1990-04-27 | 1990-04-27 | サンプル・ホールド増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994000B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109377A (ja) * | 2004-10-08 | 2006-04-20 | Rohm Co Ltd | イメージセンサ、及び画像処理装置 |
| US7427880B2 (en) * | 2004-08-04 | 2008-09-23 | Nec Electronics Corporation | Sample/hold apparatus with small-sized capacitor and its driving method |
| US10009020B2 (en) | 2011-12-23 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Signal converter circuit, display device, and electronic device |
Citations (3)
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| JPS62172599A (ja) * | 1986-01-24 | 1987-07-29 | Nec Corp | アナログ信号メモリ |
| JPS6438664A (en) * | 1987-08-03 | 1989-02-08 | Mitsubishi Electric Corp | Holding circuit |
-
1990
- 1990-04-27 JP JP2112398A patent/JP2994000B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2994000B2 (ja) | 1999-12-27 |
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