JPS59154808A - 増幅回路およびこれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は差動増幅段（差動増幅器）を用いた増幅回路
および半導体集積回路に関し、峙に差動増幅段における
オフセット電圧會キャンセルさせるのに有効な技術に関
する吃のである。

〔背景技術〕

差動増幅器は応々にしてその内部素子の特性はらつきな
どの不均一性によって無視し得々いオフセラ）！圧を持
つように々る。差動増幅回路がオフセッ）ＩＦＦ圧を持
つとその応用回路例えば正転増幅器やボルテージフォロ
ワのよう力増幅回路から、その入力電圧に比例した正確
な値の出力電圧を出力させ石ことができがくかってくる
。

第１図はオフセットキャンセル回路を備えたボルテージ
フォロワが示されている。図中、１は演算増幅器として
の差動増幅器（以下オペアンプと称する）、２けコンデ
ンサである。オペアンプ１の非反転入力端子１ａには相
補的にオン、オフされ石スイ、チＳ１＋Ｓ鵞に介して、
入力電圧ｖ１ｎと接地電位が選択的に印加されるように
されている。またオペアンプ１の反転入力端子１ｂには
、スイッチＢｓ’を介してオペアンプ１の出力端子が接
続可能にされ、かつコンデンサ２の一方の端子が接続さ
れている。コンデンサ２の他方の端子には相補的にオン
、オフされるスイ、、チＳ４と日。

を介してオペアンプ１の出力電圧Ｖ。ｕｔまたは接地電
位が選択的に印加されるようにされている。

オペアンプ１内に破線で示されている電圧源Ｖ。ｆｆは
、オペアンプ１の入力端子ｔａ、ｔｂ間に存在する入力
オフセラ）１［圧會等価的に表わしたものである。

上記回路にあっては、スイッチ”ｆｆｉ＋”８及びＳ、
がオンにされかつスイッチ日！及びＳ４がオフにされて
いる状態と、スイッチＳ３１日３及び日、がオフにされ
かつスイッチ”Ｉ＋８４がオンにされている状態とをと
る。スイッチ８２１日！ｌ＋８５がオンされている回路
の接続状態は第２図（Ａ）に示すように力る。この状態
ではオペアンプ１の出力がそのオフセット電圧■。２．
に等しく力るからコンデンサ２はオフセット電圧Ｖ。、
ｆＫ＠Ｌい電圧まで充１１これる。スイッチＳ１と８４
がオンされ、スイッチＳ２　　＋　”３　　、”Ｓがオ
フされると、回路の接続状態は第２図（Ｂ）のようにな
る。この状［４−１’ハコンデンサ２はそれまで回路の
接地点に接続されていた端子Ｐ、が、オペアンプ１の出
力端子に接続され、オペアンプ１の出力端子に接続され
ていた端子Ｐ２がオペアンプ１の反転入力端子ｔｂに接
続される。この状態では、コンデンサ２の端子ＰＫがオ
ペアンプの実質的な反転入力端子とみ力される。このと
きオペアンプ１の反転入力端子１ｂの電位は端子Ｐ１の
電位に苅してコンデンサ２の充Ｗｔ圧だけ変更される。

その結果、オペアンプ１の出力側１から見た入力オフセ
ット電圧はコンデンサ２の充ＩＩ電圧によってキャンセ
ルされる。第２図（Ｃ）には、オペアンプ１の出力電圧
のり化が示されている。期間’ｒｔにおいては、コンデ
ンサ２が第２１知のように接続されそのためオペアンプ
の出力端子には、入力電圧ｖ１ｎに等しい正確力出力電
圧が得られる。期間Ｔ２においては、コンデンサ２が第
２図（Ａ）のように接続されオペアンプ１の出力はオフ
セット１圧Ｖ。ｆｆＫ等しくなる。

しかじかから、上記のようが回路にあっては、必要とさ
れるスイッチ素子が多い。またオペアンプ１の出力振幅
が第２図（ａ’）に示すごとく、■ｏｆｆ〜■１ｎのレ
ベル間を遷移するような比較的大きい値であるので、こ
れに応じて回路のグランドラインに流れるコンデンサ２
の充放電の電流および出力段に流れる電流変化が太きく
力ってしまう。このことは、次のことを意味する。

すｈわち、一般に、回路の配線はその抵抗、インダクタ
ンス、容量等によって無視し得々い配線インピーダンス
を持つ。上述のようが大きい電流変化が生ずると、これ
によってグランドライン、電源ラインにノイズ重圧が生
ずることになる。特に、図示のオペアンプ１、スイッチ
素子ｓ、６いし日、及びコンデンサ２を集積回路技術に
よって図示し力い種々の回路とともに１つの半導体チッ
プ上に形成する場合、グランドライン、型温ラインが比
較的大きい値の共通インピーダンス金持つことにηるの
で、図示の回路及び図示しない種々の回路がグランドラ
イン、電源ラインによって構成される共通インピーダン
スを介して不所望に結合されてしまうことに力る。その
結果、図示の回路の動作によってグランドライン、電源
ラインに生ずるノイズは、種々の回路に悪影＊Ｖ与える
ことに力る。共通インピーダンスは、集積回路が実装さ
れるプリント基板の電源ライン、グランドラインに本存
在する。

共通インピーダンスを介する回路相互間の不所望な結合
を防ぐために、特にノイズ源となる回路のグランドライ
ン、電源ラインと他の回路のグランドライン、電源ライ
ンとを分けることを考えることができるが、この場合は
、配線数が増加する。

また、集積回路の外部端子を増加させなければ力ら彦く
力ってくる。

〔発明の目的〕

従って、この発明の１つの目的は、オフセット電圧キャ
ンセル用のコンデンサの接続を切替えるためのスイッチ
素子の数を減少できる増幅回路を提供することにある。

この発明の他の目的は、グランドライン及び電源ライン
に生ずるノイズを小さくさせることができる増幅回路を
提供することにある。

この発明の他の目的は、ＭＩ日（金属・絶縁物・半導体
）集積回路に適する増幅回路金提供することにある。

本発明の仙の目的は、正転増幅器として適するオフセッ
ト電圧キャンセル用コンデンサを持つ増幅回路を提供す
ることにある。

この発明の他の目的は上記のようがオフセットキャンセ
ル作用を有する増幅回路ｆ　Ａ　／　Ｄ　、　Ｄ　／　
Ａ変換回路に用いることにより、電源電圧へのノイズの
発生を抑え力がら正′ｌＩｉ力基準電圧を供給して回路
の変換精度を向上させるとともに、回路の占有面積を減
少させることにある。

本発明の前記力らびにそのほかの目的と新規が特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的がものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、オペアンプと、上記オペアンプの反転入力端
子に一方の端子が結合されたオフセット電圧キャンセル
用コンデンサと１持ち、増幅動作時に上記オペアンプの
非反転入力端子に入力信号分与えるとともに上記オペア
ンプの反転入力端子に上記コンデンサを介して帰還信号
を与えるようにした正転増幅回路であって、上記コンデ
ンサにキャンセルすべきオフセット電圧と苅応する電圧
を書き込むべきときに、上記非反転入力端子と上記コン
デンサの他方の端子とを信号源に結合させるとともに上
記コンデンサの上記一方の端子を上記オペアンプの出力
端子に結合させることによって、増幅動作時と上記のよ
うな書き込み動作時とにおける上記オペアンプの出力電
圧の変化ヲ葦小眼に抑え、かつオフセット電圧ケキャン
セルさせて入力電圧に正確に比例した出力電圧を得るこ
とができるようにされる。このようか増幅回路は、それ
がＡ　／　Ｄ　、　Ｄ　／　Ａ変換回路の基準電圧バッ
ファアンプとして適用されると、電源電圧ラインへのノ
イズの発生を少カくすることができるのでＡ　／　Ｄ　
、　Ｄ　／　Ａ変換の精度を高めるとともに、使用スイ
ヅチ数を減らし、かつグランドラインｋｆｉくずことに
よって回路の占有面８ｔ’に減少させる本のである。

以下図面を用いてこの発明を説明する。

〔実施例１−１〕 第３図は本発明をボルテージフォロワに適用した場合の
一実施例を示すものである。この実施例では、オペアン
プ１の非反転入力端子１ａが回路の入力端子３に直接接
続され、またオペアンプ１の反転入力端子１ｂがコンデ
ンサ２およびスイッチＭＯ８ＦＦｆＴＱ、！？介して回
路の入力端子３に間接的に接続されるようにされている
。

上記コンデンサ２のオペアンプ１側に結合された一方の
端子Ｐ、　　とオペアンプ１の出力端子Ｖ。ｕｔとの間
にスイッチ素子としての絶縁ゲート型電界効果トランジ
スタ（以下ＭＯ８Ｖ）ＩｉＴと称する）Ｑ！が接続され
、コンデンサ２のＭＯ８１ｆＢ’ｒＱＩ側に結合された
他方の端子Ｐ２とオペアンプ１の出力端子との間にスイ
ッチＭＯ８ＦＩＴＱ。

が接続されている。回路の入力端子３は、図示しかい信
号源に結合される。

上記オペアンプ１は、特に制限され危いが実質的にＯの
入力バイアス電流値を持つように、それぞれゲートに入
力信号を受ける一対の差動増幅ＭＯ８ＦＩ！ＩＴから構
成された入力段を含む相補型ＭＯ８？１！ＩＴから構成
される。相補型ＭＯ８Ｆ］！！Ｔから構成されたオペア
ンプそれ自体は知られているので、その詳細は図示し力
い。オペアンプ１の入力バイアス電流が実質的に零とさ
れることによって、図示の回路がボルテージフォロワと
して動作されている期間における上記コンデンサ２の充
電々圧は実質的に変化し力いように力る。

図示のオペアンプ１、スイッチＭＯ８ＦＥＴＱｉ力いし
Ｑ３及びコンデンサ２は、相補型ＭＯ日隼積回路技術に
よって１つの牛導体チップ（基板）上に形成される。

上記スイッチＭ　Ｏ８Ｆ　Ｂ　Ｔ　Ｑ　１〜Ｑ３は、特
に制限され力いが、実施例の回路（ボルテージフォロワ
）が、正の一定電圧？受けてＡ　／　Ｄ変換器等の基準
電圧バッフ丁アンプとして使用されることを想定して、
バイアス条件を良くするために、Ｐチャンネル形に形成
されている。これらＰチャンネル形ＭＯ８Ｆ１！！ＴＱ
＋　ｆｌいしＱ３の基体ゲートは、正電源端子ｖＤＤの
電位に推持される。

上記スイヴ千ＭＯ８ＦＩｉ！ＴＱ、１　とＱ２のゲート
端子には、第５図φ）に示すようなりロック信号φ１が
印加され、またスイッチＭＯ８Ｆ１１ｆＴＱ。

のゲート端子には、第５図（Ｃ）に示すよう彦りロック
化号φｂが印加されるようにされている。

上記クロック信号φ１．φｂは、第５図（Ａ）Ｋ示すよ
うな基準クロックＯＬＫの供給を受けるようにされたと
ころの例えば第６図に示すごとき構成のタロツクジェネ
レータ４によって形成され、ロウレベルの期間が互いに
重ならかいような逆相の信号にされる。

これに応じて、スイッチＭＯ８ＦＢＴＱ＋、ＧｈとＱ３
とはクロック信号φ、、φｂによって互いにオンの期間
がオーバーラツプし々いように略相補的にオン、オフさ
れる。

次に、図示の回路の動作を第４図（Ａ）、（Ｂ）の回路
接続状態図を用いて説明する。

先ず、スイッチＭＯ８ＦＩＩｔＴＱｌ　とＱ、がクロッ
ク信号φａによってオンされ、Ｑ３がクロック信号φｂ
によってオフされると、回路の接続状態は第４図（Ａ）
のようにかされる。すなわち、回路はオペアンプ１の出
力端子が、反転入力端子１ｂに直接接続されたと等しい
状態に々る。このとき、オペアンプ１の…力雷圧Ｖ。ｕ
ｔは、非反転入力端子１ｂとの間にオフセット電、圧Ｖ
。ｆｆを与えるようが値になる。非反転入力端子１ａが
図示しない信号源によって電位ｖｉＨに維持されている
ので、出力１圧ｖ。ｕｔは、ｖ１ｎ＋ｖｏｆｆの値に彦
る。

このとき、コンデンサ２は、非反転入力端子１ａと反転
入力端子１ｂとの間に加えられるオフセット電圧Ｖ。ｆ
ｆＶｃ＠シい電圧に充電される（本発明ではこれをオフ
セットキャンセル時と呼ぶことにする）。

次に、スイッチＭ　Ｏ８Ｆ　ＥＩＴ　Ｑｌ　　＋　Ｑｌ
がオフされ、Ｑ３がオンされると、回路の接続状態は第
４図ω）のようにされる。すなわち、回路はオペアンプ
１の出力端子がコンデンサ２を介して反転入力端子ｔｂ
に接続された状態に力る。このとき、コンデンサ２が予
めオフセット電圧Ｖ。ｆｆｔで充１され、かつスイッチ
の切換えにより出力端子に接続されるコンデンサ２の端
子本切り換えられているので、コンデンサ２の充電々圧
はオペアンプ１内の等測的かオフセット電圧に対して逆
向きの極性の電圧として反転入力端子１ｂに供給される
ことに彦る。すなわち、オペアンプ１のオフセット電圧
は、コンデンサ２の充電電圧によってキャンセルされる
。その結果として出力電圧■。ｕｔは入力電圧Ｖｔ。と
一致する。従ってこのときの出力電圧をサンプリングし
てやれば、オフセットのキャンセルされた正確力出力電
圧が得られることに彦る。

この実施例において、スイッチＭＯ８ＩＦＢＴＱ、＋　
　＋Ｑｚがオンされているときの出力電圧ｖｏｕｔ＋　
とスイッチＭＯ８１Ｆ１！ｉＴＱ、３　　がオンされて
いるときの出力電圧Ｖ。ｕｔｌとの差す力わち出力変化
量は第５図に示すように（Ｖ　ｉ、＋Ｖ。１．）Ｉｎ　
　ｏｆｆ　と彦り、第１図の回路に比べて大幅に減少さ
れる。

第７図は、相補型ＭＯ８集積回路技術によって半導体基
板上に形成されるオフセット電圧キャンセル用のコンデ
ンサ２の構造の一例を示す本のである。同図においてＮ
型単結晶シリコンのよう彦Ｎ形半導体基板ｌｌ上に形成
された比較的厚いフィールド酸化膜（ｓ１ｏ２）１２上
に導電性ポリシリコン層から彦る誹ｌの電極１３が形成
され、このポリシリコン層１３の上方には５１０２から
彦るよう力比較的薄い絶縁膜１４を介してアルミニウム
層屯しくけポリシリコン層からなる第２の電極１５が形
成されている。そして、上記ポリシリコン層１３とアル
ミニウム層１５とが上記コンデンサ２の端子を構成する
。オペアンプ１における一部の図示し々い差動入力ＭＯ
８１ＰＢＴがそれぞれシリコンゲートＭＯ８Ｆ！ｌ！Ｔ
から構成される場合、上記電極１３は、反転入力端子１
１３を構成する差動入力ＭＯ８ＦＦ！’Ｉ’のゲート電
極と一体に形成されていて４艮い。

なお、上記実施例では、りσ、り信号φ１．φｂによっ
てオン、オフされるアナログスイッチＱ、ｔ〜Ｑ３とし
てＰチャンネル形のＭＯＳＦＥＴが使用されているが、
これに限定されるものではかい。

例えば、上記ボルテージフォロワに供給される入力電圧
ｖ１ｎが角の電圧範囲にある場合や比較的小さい正又は
負の電圧範囲にある場合には、アナログスイッチＱ１〜
Ｑ３としてｎチャンネル形のＭＯ８ＦＩ！！Ｔを使用し
て４艮い。入力電圧ｖ１ｎが正と負の間を遷移するよう
彦アナログ化号である場合には、アナログスイッチＱ＋
”ｌＱ３として０Ｍ０日スイッチを用いるようにするの
がよい。

〔実施例１−２〕 次に第８図は本発明を正転増幅回路すなわち非反転増幅
回路に適用した場合の実施例を示す。

この実施例では、上記実施例と同様に回路の入力端子３
にオペアンプ１の非反転入力端子１ａが接続され、コン
デンサ２とスイッチ日ＷＩを介してオペアンプｔの反転
入力端子ｔｂが接続されている。そして、オペアンプ１
の出力端子と接地点との間に抵抗Ｒ，とＲ３が直列接続
され、この抵抗Ｒ１とＲ８との接続ノードｎ、　と上記
コンデンサ２の両端子との間にそれぞれスイリチＢＷ！
と日ＷＳが設けられている。上記スイッチｓ’ｗ、−ｓ
ｗ、としてはＭＯ８ＦＩＩ！’ｆ’を用いることができ
ることはいうまでもカく、またスイッチ８Ｗｔ−８ＷＩ
は第３図の回路におけるスイッチＱ１〜Ｑ３と同一のク
ロック信号φ１．φｂによってオン、オフ制御される。

スイヴチ８Ｗ、とＳＷ、がオンされ、ＳＷ３がオフされ
た状態では、オペアンプ１の入力端子間、すなわちコン
デンサ２の両端子間には、オフセットを圧Ｖ。ｆ、に等
しい電圧差が生ずるようにオペアンプ１の出力電圧Ｖ。

ｕｔが決定される。その結果コンデンサ２はオフセット
電圧Ｖ。２．に等しい電圧に充電される。このとき、ノ
ードｎ１のレベルは”ｉｎ＋ｖｏｆｆ　となる。この値
は出力電圧ｖｏｕｔｔ−抵抗Ｒ１とＲ１との比Ｒ１／（
ＲＩ＋Ｒ２）で分割した電圧に＠Ｌい。従って、出力電
圧Ｖ。ｕｔはＡＶ・（ｖｖｎ＋　ｖｏｆｌ　）と々る。

ただし、ＡＶは回路の増幅度（Ｌ　＋　Ｒ１７”Ｒ１）
である。

次に、スイヴチｓｗ、、ｓｗ、がオフされ、ＳＷ３がオ
ンされると、ノードｎｌにはスイッチＳＷ３を介してコ
ンデンサ２の反則側の端子Ｐ、が接続される。そのため
、コンデンサ２の充ｔｖ荷によってオペアンプ１のオフ
セット電圧Ｖ。ｆｆがキャンセルされ、ノードｎ１のレ
ベルは非反転入力端子１ａの電位と全く等しい電圧ｖｉ
。にされる。

従ってこのとき出力電圧Ｖ。ｕｔはＡＶ−ｖｌｎとなる
。オフセットキャンセル時の出力電圧■。ｕ　ｔ、　１
と入力サンプリング時の出力電圧Ｖ。ｕｔ２　との電圧
差すなわち振幅はＡＶ・■ｏｆｆとなる。

ＭＯ８ＦＩ（ｉＴによって構成されるオペアンプのオフ
セラ）！圧は通常数ｍｖのオーダであるので、上記のご
とくゲイン倍されても、出力電圧Ｖ。ｕｔの振幅は従来
に比べてかｎｂ小さくなる。

〔実施例２−１〕 第９図には、内蔵するＡ／Ｄ変換器とＤ／Ａ変換器へ基
準電圧を供給するための基準電圧バッファアンプとして
前記実施例のボルテージフォロワを使用した半導体集積
回路のブロヅク図が示されている。同図の集積回路は、
アナログ信号の高精度演算処理を可能とするための測定
器の一部を構成している。

図中、２点鎖線によって囲まれた回路ブロックが集積回
路化される部分である。２１は、入力端子ＩＮ及び集積
回路（以下、ＩＣと記す）の外部端子Ｐ４　ｋ介して入
力されるアナログ入力信号をディジタル信号に変換する
Ａ　／　Ｄ変換器である。

２２はパスラインＢＵ８を介して供給されるディジタル
信号をアナログ信号に変換し、変換したアナログ信号を
工Ｏの外部端子Ｐ５を介して陰極表示管のよう力表示装
置ＤＥＩＦに供給するためのＤ／Ａ変換器である。

２３は、その入出力端子がＩＯの外部端子Ｐ６がいしＰ
ＩＩＬに結合された入出力ボートである。同図において
外部端子Ｐ６及びＰ７は特に制限され彦いが、測定器の
種々動作モードを制御する信号を形成する操作キーＫｌ
　％　Ｋｍに結合されている外部端子Ｐｍは、例えばデ
ィジタル信号出力端子とされ、図示しない磁気テープレ
コーダのようが外部記憶装置に結合される。

２４及び２５は、前記第３図に示した増幅回路と同様力
構成にされたバッファアンプである。これらバッファア
ンプ２４Ｊび２５け、基準電圧”ｒ６ｆ’入力信号とし
て受け、Ａ　／　Ｄ変換器２１及びＤ　／　Ａ変換器２
２に供給するための基準電圧を形成する。この実施例に
おいては、特に制限され力いが、ＩＣ内には基準電圧発
生回路２６が形成される。基準電圧発生回路２６は、例
えば特願昭５６−１１９０７２に記載したよう力構成、
す力わちＮ型ポリシリコンから力るゲート電極を持つＭ
Ｏ８ＦＦｉＴとＰ型ポリシリコンから力るゲート電極を
持つ同じチャンネル導電型のＭＯ８ＦＦＩＩＴとのしき
い値電圧の差を取り出す回路、言い換えるとＮ型シリコ
ンとＰ型シリコンとのフェルミレベル差に実質的に等し
い電圧を出力する回路からｍ成することができる。バッ
ファアンプ２４及び２５に供給すべき基準電圧ｖｒ８ｆ
は、この実施例に従うと、上記基準電圧発生回路２６の
内部基準電圧と、ＩＯの外部端子Ｐ３を介して供給され
る外部基準電圧とのいずれからも選択できるようにされ
る。内部基準電圧と外部基準電圧との選択は、制御回路
３０によって動作制御されるスイッチｓｗｒよって行な
われる。

バッファアンプ２４及び２５を構成するオペアンプのオ
フセ、、ト電圧をキャンセルさせるために必要とされる
パルス信号φ１、φ２は、制御回路から出力される。

２７は、論理演算回路である。論理演算回路２７は、パ
スラインＢＵＥＩを介して演算すべきデータを受け、演
算によって形成したデータをパイラインＢＵＳに出力す
る。論理演算回路２７の動作は、制御回路３０によって
制御される。

２８は、リード・オンリ・メモリであり、その中に測定
器の動作に必要な種々のプログラムや適当な参照データ
が省き込まれている。

２９は、ランダム・アクセス・メモリである。

このランダム・アクセス・メモリ２９には、リード・オ
ンリ・メモリから読み出されたプログラム、参照データ
、Ａ　／　Ｄ変換器２ｔによって形成された入力データ
、Ｄ／Ａ変換器２２や入出力ボート２３力とに供給すべ
きデータが書き込まれる。

制御回路３０は、その詳細を図示しがいが、各種レジス
タ、デコーダ及びシステムクロック発生回路かどから構
成される。リード・オンリ・メモリ２８等からＰみ出さ
れた一連のプログラムを構成する命令語は、レジスタに
供給され、デコーダによってデコードされる。これに応
じて、制御回路３０からは前述の各種回路の動作制御の
ための柚々の制御パルスが出力される。

図示のＩＯには、その外部端子Ｐ２とＰＩ　との間に電
源電圧が供給される。

図示の測定器において、入力端子ＩＮに供給されるアナ
ログ信号は、リード・オンリ・メモリ（以下ＲＯＭと称
する）２Ｂに書き込まれている適当なプログラムが実行
されると、Ａ／Ｄ変換器２１によって順次にディジタル
信号に変換され、パスラインＢＵＳを介してランダム・
アクセス・メモリ（以下ＲＡＭと称する）２９に書き込
まれる。

その結果、ＲＡＭ２９内には、適当かサンプリングレー
ト’ｔ４ってサンプリングされかつディジタル化された
アナログ信号が書き込まれることに々る。

ＲＡＭ２９に書き込まれたアナログ信号は、論理演算回
路２７を利用する適当力演算によって所望のデータにｆ
換される。ＲＯＭ２８には、例えば周波数アナライザを
構成するようカプログラムが省き込１れているとする。

この場合、ＲＡＭ２９に＠き込捷れているアナログ信号
の周波数成分及びレベルが演算によって求められる。演
算によって形成されたディジタルデータは、Ｄ　／　Ａ
変換器２２によってアナログ信号に変換された上で表示
装置ＤＩＦに供給される。

上記実施例において１回肖りのＡ／Ｄ変換およびＤ／Ａ
変換に必要力時間は比較的短くされる。

これに応じてＡ　／　Ｄ変換器２１及びＤ／Ａ変換器２
２に供給されるべき基準電圧は、Ａ／Ｄ又はＤ／Ａ変換
が行なわれる間だけ正確力値にされていればよい。その
結果、オフセットキャンセル用のコンデンサを充電して
いる間は正ｉｎ出力電圧を取り出すことができない前記
実施例（第３図）のボルテージフォロワであっても、基
準電圧バッファアンプとして使用することができる。

上記実施例においては、Ａ　／　Ｄ変換器２１へ供給さ
れる基準電圧とＤ　／　Ａ変換器２２に供給される基準
電圧が、それぞれ別個のバッファアンプ２４．２５にお
いて発生されるようにされているため、Ａ　／　Ｄ変換
器２１ｇＡｌ１とＤ／Ａ変換器２２側の変換動作によっ
てバッファアンプ２４．２５に発生されるノイズがお互
いに伝わ漫に〈〈される。

また、第３図のようなボルテージフォロワＩＩ準電圧バ
ッファアンプとして用いた場合、バッファアンプ２４．
２５へはＡ／Ｄ、Ｄ／Ａ変換器２１．２２に必要とされ
るグランドラインを引き込む必要か力いのでグランドラ
インを通して回り込むノイズ本がくなり、第１図の回路
を用いた場合に比べて更にノイズが伝わりにくくされる
。

さらに、ＭＯ８集積回路においては、オペアンプの出力
段に例えば第３図に破線Ｃで示すように、電源電圧■Ｄ
Ｄ　　’８８間に直列接続された２つのＭ０８ＦＦｉＴ
からなる回路が一般に使用される。

そのためオペアンプ１の出力電圧Ｖ。ｕｔの振幅が大き
いと、信号の変化時にｔ源電圧ｖＤＤから出力端子に向
かって流れるｔ流あるいは出力端子から電源電圧ｖ８８
に向かって渡れる１流が大きくなって、電源ラインのレ
ベルが変動されてし壕う。その結果オペアンプと電源ラ
インを共通にするＡ／Ｄ変換器等の他の回路に、電源ラ
インの共通インピーダンスを通してノイズがまわり込む
おそれがある。ところが、上記実施例では、出力振幅の
小さ々第３図に示すようカボルテージフィロワを、基準
電圧バッファアンプとして使用しているので、電源ライ
ンを通してＡ　／　Ｄ変換器等の他回路にノイズが伝わ
るおそれもかい。

また、これによって、同一チップ内の各回路に、共通の
電源ラインを介して電源電圧を供給することができる。

従来は、このようが場合、電源ラインを通って回り込む
ノイズを少なくするため、各回路への電源ラインを別々
に形成しなければ彦らがかったが、本発明によれば、電
源ラインを共通にすることができ、配線の占める面積も
減少される。

〔効果〕

り上曲明したごとくこの発明に係る増幅回路は、オペア
ンプの反転入力端子を、オフセットキャンセル用コンデ
ンサとアナログスイッチを介して接地点ではなく回路の
入力端子に接続しである。そのため、グランドラインが
不要となり、かつ出力電圧の振軸１を最小限に抑え力か
らオペアンプのオフセット市川をキャンセルさせること
ができる。

その結果、正確な出力電圧が得られるとともにコンデン
サおよび出力段に流される電流が少なくガってグランド
ラインおよび電源ラインを共通にする他回路への悪影響
が防止される。

また、上記発明を適用した増幅回路を同一半導体基板上
に形成されたＡ／Ｄ変換回路、Ｄ　／　Ａ変換回路へ基
準電圧を供給するバッファアンプとして用いた場合には
、グランドラインおよび電源ラインを通して回シ込むノ
イズが抑えられて変換精度が向上される。また、上記増
幅回路はグランドラインが不要であシ、かつアナログス
イッチの数も少々〈て済むため、これを用いた半導体集
積回路の占有面積が減少され、チップサイズを縮減でき
る。

しか吃、電源ラインのノイズの発生が抑えられるため上
記増幅回路とＡ／Ｄ、Ｄ／Ａ変換回路等の他回路への電
源ラインを共通にすることができ、これによって、配線
の占有面積が減少され、さらにチップサイズを縮減でき
るように力るという効果がある。

以上本発明者によってかされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではかく、その要旨を逸脱しかい範囲で種々質更可
能であることはいうまで本かい。

例えば、上記第９図の実施例においては、外部から基準
電圧が内部のバッファアンプに供給されるようにされて
いるが、この発明は、チップ内部で本とになる基準電圧
を発生させるようにしたものに本適用できる本のである
。

【図面の簡単な説明】

第１図はオフセットキャンセル機能を備えた増築３図は
本発明に係る増幅回路の一実施例を示＄５図は制御信号
および出力波形を示すタイミングチャート、 第６図はクロ１．クジエネレータの一例を示す回路図、 第７図はコンデンサの構造の一例を示す半導体基板の断
面欽明図、 第８図は本発明に係る増幅回路の他の実施例を示す回路
図、 鎖９図は第２の発明に係る半導体集積回路装置の一実施
例を示すブロヅク構成図である。 ｌ・・・差動増幅器（オペアンプ）、１ａ・・・非反転
入力端子、１ｂ・・・反転入力端子、２・・・コンデン
サ、３・・・入力端子、Ｑ＋−Ｑｓ・・・アナログスイ
ッチ（スイッチＭＯθＦ　ＩＴ　）、φ１．φｂ・・・
制御信号（りａヴク信号）、ｖｏｆｆ・・・オフセット
電圧、２１・・・Ａ　／　Ｄ変換回路、２２・・・Ｄ／
Ａ変換回路、２４．２５・・・バッファアンプ。 第　　１　　図 第２図 第　　３　　図 デ 第　　５　　図 第　　６　図 第　　７　図 ／Ｊ　　／４ １　　　／＜’、）

Claims (1)

1. 【特許請求の範囲】 １、信号源に結合される入力端子と、反転入力端子と非
   反転入力端子と出力端子とを持つ差動増幅段と、その一
   方の端子が上記反転入力端子に結合され上記差動増幅段
   のオフセラ）１圧と実質的に等しい電圧をその端子間に
   保持すべきコンデンサと、上記非反転入力端子及び上記
   コンデンサの他方の端子全上記入力端子に結合させかつ
   上記コンデンサの上記一方の端子全上記出力端子に結合
   させる第１スイツチ状態と上記入力端子に供給される信
   号とその信号に対して実質的に差信号全構成する信号と
   を上記非反転入力端子と上記コンデンサの上記一方の端
   子との間に供給せしめる第２スイ、チ状態とを持つよう
   にスイッチ制御される複数のスイッチ素子とを備えて彦
   ることを特徴とする増幅回路。 ２、上記増幅回路はＡ　／　Ｄ変換回路もしくはＤ／Ａ
   変換回路に供給すべき基準電圧を増幅するためのバッフ
   ァアンプを構成し、かつ上記増幅回路と上記Ａ／Ｄもし
   くはＤ　／　Ａ変換回路とが１つの集積回路として同一
   の半導体基板上に形成されてなることを％徴とする半導
   体集積回路装置。 ３、上記増幅回路と、上記増幅回路から出力される基準
   電圧管受ける上記Ａ／ＤもしくはＤ／Ａ変挽回路とは、
   共通の電源ラインを介して電源電圧が供給されるように
   されてなることＶ％徴とする特許請求の範囲第２項記載
   の半導体集積回路装置