JP2835347B2 - サンプリンングされたアナログ電流蓄積用回路 - Google Patents

Description

【発明の詳細な説明】 本発明はサンプリングされたアナログ電流蓄積用回路
に関するものである。

容易に集積され得る回路を用いてアナログ信号を処理
するために切り替えコンデンサ技術（スイッチト・キャ
パシタ・テクニック）が用いられてきた。占有面積のせ
いで大きい値の抵抗を集積することは困難であった。更
に集積によって生産される抵抗とコンデンサの値の間の
関係は、不正確な時定数を招来するので好ましくないか
ら、集積化が要求されるときはコンデンサの等価抵抗を
用いる技術により電荷パケットの操作による処理を伴う
が、等価抵抗を回路の中または外へ切り替えてアナログ
信号を処理することは行われてきた。

切り替えコンデンサ技術は広く用いられてきたとはい
え、特定の欠点を有する。コンデンサの容量値が信号レ
ベルによって大きく変化してはならないので、線形特性
のコンデンサを生産することが必要である。これはコン
デンサの極板用に２個のポリシリコン（多結晶珪素）層
を設けることによりCMOS集積回路で達成される。然し乍
ら、ディジタル回路の集積用に用いられる標準CMOS工程
は２重ポリシリコン層を使用しない。従ってディジタル
回路と同一チップ上に形成される切り替えコンデンサ回
路は付加的な加工工程を要求される。切り替えコンデン
サ回路では演算増幅器用に要求される補償コンデンサと
共に２重ポリシリコン層切り替えコンデンサが全シリコ
ン面積を大きな比率で占有する。これは比較的大きいチ
ップを生産する結果を導く。更に、多くの切り替えコン
デンサシステムでは、各増幅器とスイッチとの回路を適
切に作動させるためにはこれらを個別に設計しかつ独特
の環境に対して最適にされねばならない。

出願人が英国出願中の出願番号No.8721758号は ａ） 各サンプルが既に電流の形でない場合には、各サ
ンプルを電流に変換する工程と、 ｂ） 所定の比率で現在のサンプリング周期の入力サン
プル電流を１つまたはもっと先行するサンプリング周期
の入力サンプル電流から得られる電流に結合する工程
と、 ｃ） 連続するサンプリング周期に工程ｂ）により作ら
れた結合された電流から処理された出力信号を得る工程
と、 を含むサンプリングされたアナログ電気信号を処理する
方法を開示している。

この方法は、従来の切り替えコンデンサ回路の場合に
処理量が電荷であるのに対し、電流とし得ることを発見
したことに基づいて得られたものである。この方法の特
徴は、処理される変化量が電荷ではなく電流であること
である。従って、切り替えコンデンサ回路では信号処理
は、電荷を加算，減算または蓄積することにより達成さ
れる。これに対し上述の方法では、以下に切り替え電流
信号処理と称するごとく、電流サンプルを計測，加算，
減算または蓄積することによって信号処理が達成され
る。操作される実際の電気的量が異なるとはいえ、電気
的量の処理には相当な類似点が存在する。特に、切り替
えコンデンサ回路へのＺ変換の応用に関する全ての数学
は、取り扱われる量として電流を使用する数学にも同等
に有効である。

操作量として電流を選択すると多くの利点を得ること
ができる。この技術は高品質の線形特性コンデンサを必
要としない。直接の影響として、線形特性コンデンサを
製作するために切り替えコンデンサ内に用いられる第２
のポリシリコン層を廃止することが可能となる。その場
合には、ディジタル回路の集積用に用いられる標準CMOS
工程がこの方法を使用する回路の実施手段として用いら
れ得る。これは真のVLSIの互換性を与える。大面積２重
ポリシリコン層切り替えコンデンサは必要なく、新しい
方法用のコンデンサとしては、小さい値を有し線形であ
る必要はないが単一性の電荷／電圧関係を有するコンデ
ンサであることが単に必要であり、それはゲート酸化物
または拡散コンデンサとして実現され得る。それゆえ
に、所定の機能に対する器具の大きさが、切り替えコン
デンサの相当部分よりも小さくなる。更に、チップ面積
の減少もまたより小さい幾何学MOS工程の使用から得ら
れる。より古い粗末な工程で設計された回路がレイアウ
トの幾何学的縮小によるマスク製造とエッチング技術の
発達の利益を得られるようにした。MOS装置のチャネル
の幅／長さの比が一定に保持されてさえも、増幅器設定
時間やスイッチ抵抗のような回路パラメータが有害に変
化し得るのだから、切り替えコンデンサ回路では幾何学
的縮小は一般的に使用可能ではない。

切り替えコンデンサシステムでは、各増幅器とスイッ
チとは回路が適切に動作するために、個別に設計されそ
れの独特な環境に対して最適に利用されねばならない。
切り替え電流信号処理方法と反対に、動作の性質上各IC
工程用に１つだけ設計されるべき２個の基本的回路要
素、すなわち低入力インピーダンス高出力インピーダン
スの電流鏡像（ミラー）回路とアナログ電流メモリを使
用することが認められる。勿論、各換算係数について分
離された電流鏡像回路を設計することが必要である。そ
れゆえ、一旦独特のシステム形態が定められると、この
新しい技術を用いる回路設計に費される時間は、切り替
えコンデンサ接近法に必要な時間に比較して大幅に減少
され得る。この切り替え電流信号処理方法によって可能
にされた回路の個別のユニット的（細胞状）の性質は、
半注文生産が適用される途を開く。

この方法の主要な欠点はそれの不連続な動作の影響で
ある。切り替えコンデンサ信号処理システムまたは信号
サンプリングが行われる何らかのシステムにおけるごと
く、何らかのアンチ・エイリアシング濾波の形が最初の
サンプリングと保持動作の前に要求される。全体回路機
能の複雑さの増加を表現するのこととは別に、アンチエ
イリアス濾波器が第２のポリシリコン層を必要とする
か、またはモノリシック構造のための他の工程修正が必
要が場合には、この技術のVLSI互換性（コンパチビリテ
ィ）があやうくなる。

本出願人の英国出願中の出願番号No.8721758号に開示
された方法を実現するためには、サンプリングされたア
ナログ電流を蓄積するための回路が要求される。従って
そのような回路を提供することが本発明の目的である。

本発明は、電流入力端子，電流出力端子，第１と第２
の重複しないクロック信号により制御される第１と第２
のスイッチ，および第１と第２の蓄積セルを具えるサン
プリングされたアナログ電流蓄積用回路を提供し、ここ
で、電流入力端子は第１のスイッチにより第１の蓄積セ
ルへ結合されまた第１の蓄積セルは第２のスイッチによ
り第２の蓄積セルへ結合され、第２の蓄積セルの出力端
子が電流出力端子へ結合されている。

この回路の出力端子は、第２のスイッチが開いている
時はいつでも有効と考えられる。スイッチは引き続くサ
ンプリング周期での電流に差違があるように第２の蓄積
セルに電流を設定するためには有限時間を要するから第
２のスイッチが閉じられた場合には明らかに出力電流は
変化する値を有する。

各蓄積セルがゲートとソース電極との間にコンデンサ
を有する電界効果トランジスタを含む。サンプリング周
波数が十分高い場合には、トランジスタのゲート〜ソー
ス電圧がコンデンサの充電により一定に保持され、それ
で出力電流を一定に保つ。

各蓄積セル中で電界効果トランジスタが電流鏡像回路
の出力分枝を形成する。第１および第２のスイッチが電
流鏡像回路の入力および出力分枝を孤立させるために配
設され、第１の電流鏡像回路の出力分枝が第２の電流鏡
像回路の入力分枝へ接続される。

電流鏡像回路の電流分枝間のスイッチの準備は２つの
分枝の絶縁を可能にし、一方第２のスイッチが開かれた
場合に第１の蓄積セルの出力用の通路を与える。

電流鏡像回路の少なくとも１つがそれの入力分枝と出
力分枝の間の１でない電流比を有し得る。第２の電流鏡
像回路は複数の出力分枝を有し得る。

これはこの回路が１と異なる電流利得を有し、実行さ
れるべき種々の回路機能を可能にする展開能力を有する
ことを可能にする。

以下、本発明の一実施例を図面を参照しつつ例示によ
って説明する。

第１図に示される回路は２個のｐチャネル電界効果ト
ランジスタ（FET）T4およびT8により形成された第１の
電流鏡像回路の入力分枝へ接続された電流入力端子１を
有する。FET T4およびT8のゲート電極は、第２図に示さ
れるクロック信号φ_Ａにより制御されるスイッチS1によ
って結合される。コンデンサCAがFET T8のゲートとソー
ス電極の間に接続され、スイッチS1によりFET T4のゲー
トから絶縁される。第１の電流鏡像回路の出力分枝を形
成するFET T8のドレインが、ドレイン電極が電流出力端
子６の接続されたｎチャネルFET T12により出力分枝が
形成される第２の電流鏡像回路の入力分枝を形成するｎ
チャネルFET T9のドレイン電極へ接続される。FET T9お
よびT12のゲート電極は第２図に示されるクロック信号
φ_Ｂにより制御されるスイッチS2によって結合される。
コンデンサCBがFET T12のゲートとソース電極の間に接
続され、スイッチS2によりFET T9のゲートから絶縁され
ている。

動作中に入力電流サンプルがサンプリング周期P_nの間
入力端子１へ供給され、クロックφ_Ａの間スイッチS1が
閉じられ、それ故FET T4のドレインへ印加される入力電
流がFET T8のドレインで鏡像化される。同時に、コンデ
ンサCAがFET T8のゲート／ソース電圧へ充電されるよう
になる。サンプリング周期P_n中の期間φ_Ａの最後でスイ
ッチS1が開くが、しかしコンデンサCAの充電によってFE
T T8を通る電流は保持される。重複しないクロック信号
φ_Ｂがサンプリング周期P_nの間に起った場合、スイッチ
S2が閉じられ、FET T12のドレイン電流がFET T9のドレ
イン電流を鏡像化する。同時に、コンデンサCBがFET T1
2のゲート／ソース電位へ充電される。サンプリング周
期P_n中の期間φ_Ｂの最後でスイッチS2が開くが、しかし
コンデンサCBの充電によってFET T12を通る電流は保持
される。かくして、サンプリング周期P_n中のクロック期
間φ_Ｂの最後からサンプリング周期P_n+1中のクロック期
間φ_Ｂの最初まで、この回路によって与えられる出力電
流はサンプリング周期P_nのクロック期間φ_Ａの間の入力
電流と等しい。

かくして、我々が各サンプリング周期中の各φ_Ａクロ
ックの間の電流であるべき電流の真の状態を定義する場
合には、入力電流I_iと出力電流I_oとの間の関係は I_o（ｎ）＝I_i（ｎ−１） と書かれ得る。

明らかに、第１図に示された回路構成を縦続接続する
ことにより、入力電流は１サンプリング周期により多い
期間蓄積され得る。代りに新しい入力電流が各サンプリ
ング周期に印加されない場合には、クロック信号波形φ
_Ａとφ_Ｂの適当な選択が１サンプリング周期蓄積よりも
大きい蓄積を与え得る。更に、入力への出力電流の選択
的なフィードバックによって、１サンプリング周期蓄積
よりも大きい蓄積が達成され得る。すなわち、再循環メ
モリが出力端子６を入力端子１へ接続することにより形
成され得る。

第１図に示された回路構成は、入力電流の１サンプル
周期遅延を与えるため、あるいはそのような構成を複数
個縦続接続することにより複数サンプリング周期遅延を
与えるために用いられ得る。１サンプリング周期より小
さい遅延は、FET T4およびT8により形成された電流鏡像
回路に第２の出力分枝を備え、この第２の出力分枝を例
えばクロックφ_Ｂを用いて適当にクロックすることによ
って達成され得る。

入力電流と出力電流を等しくすることが望まれた場合
には、両電流鏡像回路が１の電流比を持つかあるいは１
ではないが補足し合う電流比を持てばよい。望まれた出
力電流が入力電流の倍数あるいは約数であった場合に
は、電流鏡像回路の電流比の適当な選択によって達成さ
れる。

電流比の選択はFETの大きさの選択またはソースデジ
ェネレーションレジスタ値の選択によって普通のやり方
で達成され得る。

第３図は、次に続く第３〜５図を参照しての記述で
は、電流メモリ54と、第１の電流鏡像回路52と、第２の
電流鏡像回路55と、合計用結節点53と呼ばれる、第１図
に示されたような回路装置を具えた積分器を示す。この
積分器はサンプリング電流の形で入力信号を受け取る入
力端子51と積分された入力が有効になる出力端子56を有
する。

動作において、電流サンプルが入力端子51へ供給さ
れ、入力電流サンプルは電流鏡像回路52の出力端子に複
製される。積分器が零にリセットされていると想定し、
最初の電流パルスが生じた場合にそれが電流メモリ54に
蓄積される。次のサンプリング周期に入力端子51へ印加
された入力電流サンプルはこのとき電流鏡像回路55の出
力端子の電流と合計される。電流鏡像回路55の出力端子
の電流は前のサンプリング周期の間に電流メモリ54中に
蓄積された電流である。合計用結節点53で合計された電
流はこのとき電流メモリ54の入力端子へ供給される。だ
から第１のサンプリング周期の間は積分器の出力は零で
ある。第２のサンプリング周期の間は、電流メモリ54の
出力は第１のサンプリング周期の間に印加された電流に
等しくなり、だから積分器の出力もまた第１のサンプリ
ング周期の間に印加された電流に等しくなる。また、第
２のサンプリング周期の間に電流メモリ54の入力端子は
第２のサンプリング周期の間の電流と電流メモリ54の出
力端子から得た第１のサンプリング周期の間の電流との
合計を受け取り、従って第３のサンプリング周期の間
は、電流メモリ54の出力に等しいと推定される積分器の
出力は、第１のサンプリング周期の間の電流と第２のサ
ンプリング周期の間の電流を加えたものに等しくなる。
それ故、この構成は連続するサンプリング周期でのサン
プル電流を連続的に加え、積分器がリセットされてから
起った各サンプリング周期における電流の合計を出力端
子に作り出す。これは両方の電流鏡像回路52および55の
利得が１に等しいことを想定する。これは必ずしもこの
状況ではないことは明らかで、利得は積分器に望まれた
特性を与えるために選択され得る。例えば、電流鏡像回
路55の利得が１より小さく設定された場合には損失性積
分器が与えられる。電流鏡像回路52の利得がαに等しく
また電流鏡像回路55の利得がβに等しいこと、および積
分器が零に設定されてからｎ回のサンプリング周期が経
過したことを想定した場合には、第ｎ番目のサンプリン
グ周期の間の積分器の電流出力は I_OUT（ｎ）＝β×I_OUT（ｎ−１）＋α×I_IN（ｎ−
１） となる。

第６図はαが0.5に設定され、第１の場合にはβが1.0
に設定されて第２の場合にはβが0.8に設定された第３
図に示される積分器の応答を示す。この第１の場合は理
想的積分器を示し、第２の場合は損失性積分器を示す。

第４図は第３図に示された形の積分器のトランジスタ
レベルの回路図である。第４図に示したように、電流鏡
像回路52は２個の電界効果トランジスタ（FET）T1およ
びT2から形成される。トランジスタT2のドレインにより
形成される電流鏡像回路52の出力端子は合計用結節点53
へ接続される。トランジスタT4のソースは電流メモリ54
に入力端子である。電流メモリはトランジスタT4,T8,T
6,およびT9、コンデンサCAおよびCB、それから２個のス
イッチS1およびS2を具える。スイッチS1およびS2は、ク
ロック発生器からのパルスφ_Ａおよびφ_Ｂによって動か
される。これらのパルスは重複せず、サンプリング速度
で生じ、すなわちφ_Ａとφ_Ｂパルスが各サンプリング周
期中に存在する。積分器がリセットされることを想定す
ると、１サンプリング周期中に入力端子51へ印加される
入力信号電流は合計用結節点53へ、だから電流メモリ54
の入力端子へ印加されるトランジスタT2の出力端子で鏡
像化される。サンプリング周期の第１の部分φ_Ａの間
は、スイッチS1が閉じられ、従ってトランジスタT8がト
ランジスタT4へ印加される電流を鏡像化する。同時にコ
ンデンサCAがトランジスタT8のおよびまたトランジスタ
T4のゲート〜ソース電位まで充電する。第１の部分φ_Ａ
の最後でスイッチS1が開かれた場合、コンデンサCAの充
電がトランジスタT8のゲート〜ソース電位を保持し、だ
から電流はそれを通って流れる。サンプリング周期の第
２の重複しない部分φ_Ｂの間は、スイッチS2が閉じら
れ、そのときトランジスタT9およびT6が電流鏡像回路を
形成し、トランジスタT9は入力分枝となり、トランジス
タT6が出力分枝となる。スイッチS2が閉られる期間φ_Ｂ
の間は、トランジスタT6により作られた出力電流はトラ
ンジスタT9へ印加される入力電流を鏡像化し、同時にコ
ンデンサCBがトランジスタT6のゲート〜ソース電位へ充
電される。従って、スイッチS2が開かれた場合に、トラ
ンジスタT6を通る電流コンデンサCBに蓄積された電圧に
よって保持される。それ故、サンプリング周期（ｎ−
１）の間の出力は、サンプリング周期（ｎ）中の期間φ
_ＢまでトランジスタT6上に保持される。トランジスタT1
2のゲート〜ソース電位はまたコンデンサCB上の充電に
より決定され、積分器の出力電流はトランジスタT12を
通る電流から得られる。これはトランジスタT6を通る電
流に比例し、比例定数はトランジスタT6およびT12の大
きさに依存する。

第４図に示した実施例では、電流鏡像回路52はトラン
ジスタT1およびT2で形成され、電流メモリ54はトランジ
スタT4,T8,T6,T9、コンデンサCAおよびCB、スイッチS1
およびS2で形成され、また電流鏡像回路55はコンデンサ
CBとトランジスタT6およびT12とで形成される。期間φ
_Ｂの間はトランジスタT9がまた電流鏡像回路55の一部を
形成する。

第４図に示した回路は一方向電流にのみ適している。
基準に対して正および負の値を有する信号を賄うため
に、まただから両方向の入力電流を生じるために、この
回路は2I_biasのピーク電流を取り扱うように設計され、
一方入力端子51へ一方向性電流を提供すると想定して、
±I_biasのピーク〜ピーク範囲を有することを入力電流
に許すバイアス電流I_biasに入力電流が加えられる。第
５図に示した構成は第４図に示した構成に似ているが、
バイアス電流に重畳された双方向性入力電流を処理し、
同様の形すなわちバイアス電流I_biasに重畳された双方
向性信号電流の形を有する出力電流を作り出すことを可
能にするバイアス電流の付加的電源を具えている。第５
図において、第４図の構成要素と同一機能を有する構成
要素には同一の参照符号を付した。

第５図に示した回路はトランジスタT2のドレインと正
の電源線との間に電流源60を有する。電流源60は電流α
I_biasを与え、ここにαはトランジスタT1およびT2を具
える電流鏡像回路の利得である。従って、入力電流I
_bias＋ｉが入力端子51へ印加された場合、電流 αｉ＝α（I_bias＋ｉ）−αI_bias が線70上の合計用結節点53に供給される。別の電流源61
が負の電源線と合計用結節点53との間に接続される。電
流αｉは双方向性であるから、電流メモリの入力端子で
トランジスタT4に接続されるダイオードが逆バアイスさ
れることを防止するためにそれをバイアス電流に重畳さ
れることが必要である。電源61は線70上の電流αｉへ加
えられるバイアス電流I_biasを作るために配置される。
電流メモリ54はトランジスタT4とT8およびT9とT6により
それぞれ形成される第１および第２の切り替え電流鏡像
回路を具える。トランジスタT9およびT6により形成され
る第２の電流鏡像回路はまた電流鏡像回路55をも形成
し、またトランジスタT6が電流βI_memを作り、トランジ
スタT12が電流I_memを作るように配置される。電流I_mem
はi_o＋I_biasに等しく、ここでi_oは積分された入力電流
である。

電流Imemはバイアス電流を含みまただから電流βI_mem
はβI_biasを含むから、バイアス電流が信号電流と同様
に積分されることを防止するために、電流βI_biasをト
ランジスタT6により作られた電流から減算し、線72を経
て合計用結節点53へフィードバックされることが必要で
ある。それ故に、電流源62が正の電源線とトランジスタ
T6のドレインとの間に接続され、この電流源62はトラン
ジスタT6により作られた電流から減算される電流βI
_biasを作るために配置される。

トランジスタT9とT12との間の電流比は1:1であり、だ
からトランジスタT12により作られる電流はI_memに等し
く従ってi_o＋I_biasであることは注意されるべきであ
る。トランジスタT13およびT14により形成された電流鏡
像回路は1:1の電流比を有するように配設され、入力電
流の方向に出力電流の方向をそろえるために単に反転さ
れるように備えられる。それの備えることは望まれる機
能によって任意であり、従って入力電流に関して出力電
流の反転が望まれた場合には出力電流はトランジスタT1
2のドレインから取られ得る。

最良の特性に対しては、電流鏡像回路52および55は高
い出力インピーダンスを持たねばならぬ。図面では簡単
化のために、電流鏡像回路は単純なトランジスタの対と
して示されてきた。然し乍ら、電流鏡像回路におけるト
ランジスタの縦続接続が電流鏡像回路の出力インピーダ
ンスの増加のために用いられ得る。２つのそのような電
流鏡像回路が米国特許明細書第4550284号および第45830
37号に開示された。第3,4または５図に示される配置に
用いられ得る更に別の縦続接続電流鏡像回路が第７図に
示される。

第７図に示したこの電流鏡像回路は線510上に入力端
子を有する。この電流鏡像回路は入力分枝内に２個の縦
続接続されたトランジスタT50およびT52と出力分枝内に
別の２個の縦続接続されたトランジスタT51およびT53で
形成され、出力端子は線512から得られる。トランジス
タT54を具え線511上に入力端子を有する別の分枝は、ト
ランジスタT52およびT53用のバイアス電流を作るために
備えられる。トランジスタT54はトランジスタT52および
T53のゲート幅対長さ比の1/4のゲート幅対長さ比を有す
る。電流鏡像回路の分枝内のトランジスタの縦続接続を
伸ばすことが可能である。第３の縦続接続されたトラン
ジスタが接続され得て、その場合には入力および出力分
枝の第３のトランジスタをバイアスするために、更に別
のバイアス分枝が必要である。この更に別のバイアス分
枝のトランジスタは第３のトランジスタのゲート幅対長
さ比の1/9のゲート幅対長さ比を有する。これらのバイ
アスする配置は電流鏡像回路への入力信号に対して最大
のダイナミックレンジを有する。最大のダイナミックレ
ンジを要求されない場合には、縦続接続されたトランジ
スタは固定したバイアス電位から供給され得る。電流鏡
像回路の特性を改良するために電流鏡像回路になされ得
るその他の修正は動的要素の整合であって、それによっ
て入力および出力分枝が所定のクロック速度と得られる
出力電流で連続的に交換される。この技術は電流鏡像回
路の２つの分枝の間のトランジスタの不整合を補償する
ために用いられ得る。動的要素の整合については1983年
６月16日付の“エレクトロニクス”中のRudy van de Pl
asscheによる“動的要素の整合がチップ上に釣合のない
変換器を置く”と題される文章に記載されている。

本発明は理想的な積分器と損失性積分器の両者への応
用について述べられたが、然し乍ら、本発明の応用の分
野は回路のこの特別の形式かなたへ伸びる。例えば、切
り替えコンデンサ技術によって製作され得るいかなる信
号処理回路でも、切り替え電流技術とここでよばれた本
発明に従った技術を用いる等価な構成を有する。従っ
て、切り替えコンデンサ形回路内の電荷の取り扱いは切
り替え電流形回路内の電流の取り扱いによって置き換え
られ得る。丁度電荷がサンプリングされたバイアス上に
加算されまた減算され得るように、電流もサンプリング
されたバイアス上に加算されまた減算され得る。

この開示を読むことにより、その他の修正がこの技術
に熟達した人には解かるであろう。そのような修正は、
サンプリングされたアナログ電気信号処理システムおよ
びその構成部品の配設，製造および使用で既に知られた
他の特徴を含み、それはここに既に述べられた特徴の代
わりにまたは加えて使用され得る。

【図面の簡単な説明】

第１図はサンプリングされたアナログ信号蓄積のための
本発明に従った回路構成の一実施例の回路であり、 第２図は第１図の実施例中のスイッチを制御するための
クロック信号を示し、 第３図は本発明に従った回路構成がその中に組み込まれ
た積分器をブロック図の形で示し、 第４図は第３図に示した積分器の第１のトランジスタレ
ベルの実施例であり、 第５図は正および負極性の両極性の信号に対する準備を
有する第３図に示した積分器の第２のトランジスタレベ
ルの実施例であり、 第６図は第５図に示した積分器の応答を図解する曲線を
示し、 第７図は第3,4または５図に示した積分器に用いるのに
適した電流鏡像回路の実施例を示す。 1,51……入力端子、6,56……出力端子 52,55……電流鏡像回路、53……合計用結節点 54……電流メモリ、60,61,62……電流源 70,72,510,511,512……線

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】電流入力端子，電流出力端子，第１と第２
   の重複しないクロック信号により制御される第１と第２
   のスイッチ，および第１と第２の蓄積セルを具えるサン
   プリングされたアナログ電流蓄積用回路において、電流
   入力端子は第１のスイッチにより第１の蓄積セルへ結合
   され、また第１の蓄積セルは第２のスイッチにより第２
   の蓄積セルへ結合され、第２の蓄積セルの出力端子が電
   流出力端子へ結合されているサンプリングされたアナロ
   グ電流蓄積用回路。
2. 【請求項２】各蓄積セルがゲートとソース電極との間に
   コンデンサを有するトランジスタを含む請求項１記載の
   サンプリングされたアナログ電流蓄積用回路。
3. 【請求項３】各蓄積セル中で電界効果トランジスタが電
   流鏡像回路の出力分枝を形成する請求項２記載のサンプ
   リングされたアナログ電流蓄積用回路。
4. 【請求項４】第１および第２のスイッチが電流鏡像回路
   の入力および出力の分枝を孤立させるために配置され、
   第１の電流鏡像回路の出力分枝が第２の電流鏡像回路の
   入力分枝へ接続される請求項３記載のサンプリングされ
   たアナログ電流蓄積用回路。
5. 【請求項５】電流鏡像回路の少なくとも１つがそれの入
   力分枝と出力分枝の間の１でない電流比を有する請求項
   ３または４記載のサンプリングされたアナログ電流蓄積
   用回路。
6. 【請求項６】第２の電流鏡像回路が複数の出力分枝を有
   する請求項３〜５のいずれか１項記載のサンプリングさ
   れたアナログ電流蓄積用回路。